JPWO2016157313A1 - 薄膜トランジスタ及び表示パネル - Google Patents

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Abstract

オフ電流を低減することができる薄膜トランジスタ及び該薄膜トランジスタを備える表示パネルを提供する。薄膜トランジスタは、基板の表面に形成されたゲート電極と、ゲート電極の上側に形成されたポリシリコン層と、ポリシリコン層を覆うように形成されたアモルファスシリコン層と、アモルファスシリコン層の上側に形成されたｎ＋シリコン層と、ｎ＋シリコン層上に形成されたソース電極及びドレイン電極とを備え、ポリシリコン層、ソース電極及びドレイン電極を基板の表面に射影した射影状態でポリシリコン層の一部と、ソース電極及びドレイン電極それぞれの一部とが重なるようにしてあり、射影状態でソース電極及びドレイン電極間に位置するポリシリコン層の、ソース電極及びドレイン電極間の長さ方向に直交する幅方向の最小寸法は、ソース電極及びドレイン電極の幅方向の寸法より小さい。

Description

本発明は、薄膜トランジスタ及び該薄膜トランジスタを備える表示パネルに関する。
ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）方式の液晶ディスプレイは、ＴＦＴ基板とＲ（赤）、Ｇ（緑）、Ｂ（青）の色を有するカラーフィルタ基板とを所要の隙間を設けて貼り合わせ、ＴＦＴ基板とカラーフィルタ基板との間に液晶を注入し、液晶分子による光の透過率を画素毎に制御することにより、映像を表示することができる。
ＴＦＴ基板には、データ線及び走査線が縦横方向に格子状に配線され、データ線と走査線とが交差する箇所にＴＦＴで構成される画素を形成してある。また、複数の画素で構成される表示領域の周囲には、ＴＦＴで構成されデータ線及び走査線を駆動する駆動回路を形成してある。
ＴＦＴには半導体（シリコン）の結晶状態により、非結晶状態のａ−Ｓｉ（amorphous Silicon：アモルファスシリコン）ＴＦＴと多結晶状態のｐ−Ｓｉ（polycrystalline Silicon：ポリシリコン）ＴＦＴの２種類がある。ａ−ＳｉＴＦＴは、抵抗が高く漏れ電流（リーク電流）が小さい。また、ｐ−ＳｉＴＦＴは、ａ−ＳｉＴＦＴに比べて電子の移動度が格段に大きい。このため、表示領域を構成する各画素には、漏れ電流の小さいａ−ＳｉＴＦＴを使用し、駆動回路には電子の移動度が大きいｐ−ＳｉＴＦＴが使用される。
一方で、ＴＦＴを構造面から見ると、一般的には、ａ−ＳｉＴＦＴでは、ゲート電極を最下層に配置したボトムゲートの構造が用いられ、ｐ−ＳｉＴＦＴでは、半導体膜の上側にゲート電極を配置するトップゲートの構造が用いられる。しかし、１枚の基板に構造の異なるＴＦＴを形成すると製造プロセスが複雑になる。
そこで、ボトムゲート構造のＴＦＴにおいて、ｐ−Ｓｉ層を覆ってａ−Ｓｉ層を形成し、ｐ−Ｓｉ層とソース電極及びドレイン電極とが直接接触しない構造とした液晶表示装置が開示されている（特許文献１参照）。
特許第５２２６２５９号公報
特許文献１の液晶表示装置にあっては、予め基板全体にａ−Ｓｉ層を形成しておき、基板全体にレーザーを照射してａ−Ｓｉ層を多結晶状態のｐ−Ｓｉ層に変化させている。そして結晶化後に、露光、現像、エッチング工程を経てソース電極とドレイン電極との間のチャネル領域全体にｐ−Ｓｉ層を形成している。しかし、ｐ−Ｓｉ層は電子の移動度が大きい半面、オフ電流（漏れ電流とも称する）が増加するという問題がある。トップゲート構造のＴＦＴでは、オフ電流を低減する方法として、例えば、ＬＤＤ（Light Doped Drain）などの構造を採用することができるものの、製造工程数が増加し、コストアップとなる課題がある。
本発明は斯かる事情に鑑みてなされたものであり、オフ電流を低減することができる薄膜トランジスタ及び該薄膜トランジスタを備える表示パネルを提供することを目的とする。
本発明に係る薄膜トランジスタは、薄膜トランジスタにおいて、基板の表面に形成されたゲート電極と、該ゲート電極の上側に形成されたポリシリコン層と、該ポリシリコン層を覆うように形成されたアモルファスシリコン層と、該アモルファスシリコン層の上側に形成されたｎ＋シリコン層と、該ｎ＋シリコン層上に形成されたソース電極及びドレイン電極とを備え、前記ポリシリコン層、ソース電極及びドレイン電極を前記基板の表面に射影した射影状態で前記ポリシリコン層の一部と、前記ソース電極及びドレイン電極それぞれの一部とが重なるようにしてあり、前記射影状態で前記ソース電極及びドレイン電極間に位置する前記ポリシリコン層の、前記ソース電極及びドレイン電極間の長さ方向に直交する幅方向の最小寸法は、前記ソース電極及びドレイン電極の前記幅方向の寸法より小さいことを特徴とする。
本発明にあっては、薄膜トランジスタは、基板の表面に形成されたゲート電極と、ゲート電極の上側に形成されたポリシリコン層（ｐ−Ｓｉ膜とも称する）と、ポリシリコン層を覆うように形成されたアモルファスシリコン層（ａ−Ｓｉ膜とも称する）と、アモルファスシリコン層の上側に形成されたｎ＋シリコン層と、ｎ＋シリコン層上に形成されたソース電極及びドレイン電極とを備える。そして、ポリシリコン層、ソース電極及びドレイン電極を基板の表面に射影した射影状態で、ポリシリコン層の一部と、ソース電極及びドレイン電極それぞれの一部とが重なるようにしてある。アモルファスシリコン層は、抵抗が大きくオフ電流（漏れ電流）が小さい。また、ポリシリコン層は、アモルファスシリコン層に比べて電子の移動度が格段に大きい。
すなわち、ソース電極とドレイン電極との間のチャネル領域は、ポリシリコン層と、ポリシリコン層を覆うように形成されたアモルファスシリコン層とで構成されている。前述の射影状態で、ソース電極及びドレイン電極間に位置するポリシリコン層の、ソース電極及びドレイン電極間の長さ方向に直交する幅方向の最小寸法は、ソース電極及びドレイン電極の幅方向の寸法より小さい。幅方向は、ソース電極とドレイン電極との間のチャネル領域の長さ方向に直交する方向である。チャネル領域のポリシリコン層の幅方向の最小寸法を、ソース電極又はドレイン電極の幅方向の寸法より小さくすることにより、チャネル領域として、抵抗が大きいアモルファスシリコン層の領域が増えるので、ポリシリコン層の幅方向の寸法をソース電極又はドレイン電極の幅方向の寸法と同程度にする場合に比べて、オフ電流を小さくすることができる。また、前述の射影状態で、ポリシリコン層の一部と、ソース電極及びドレイン電極それぞれの一部とが重なるようにしてあるので、電子の移動度又はオン電流の低下を抑制することができる。
本発明に係る薄膜トランジスタは、前記射影状態で前記ポリシリコン層と、前記ソース電極及びドレイン電極の少なくとも一方とは、１又は複数の前記幅方向の境界線を介して重なるようにしてあり、前記ポリシリコン層とソース電極との境界線の全長又は前記ポリシリコン層とドレイン電極との境界線の全長は、前記ソース電極又はドレイン電極の前記幅方向の寸法より小さいことを特徴とする。
本発明にあっては、薄膜トランジスタは、前述の射影状態で、ポリシリコン層と、ソース電極及びドレイン電極の少なくとも一方とは、１又は複数の幅方向の境界線を介して重なるようにしてある。ポリシリコン層とソース電極とが境界線を介して重なっている場合には、ポリシリコン層とソース電極との境界線の全長は、ソース電極の幅方向の寸法より小さい。また、ポリシリコン層とドレイン電極とが境界線を介して重なっている場合には、ポリシリコン層とドレイン電極との境界線の全長は、ドレイン電極の幅方向の寸法より小さい。なお、境界線の全長とは、境界線が１つある場合には、境界線の幅方向の寸法であり、境界線が複数ある場合には、各境界線の幅方向の寸法の合計である。
境界線の全長をソース電極又はドレイン電極の幅方向の寸法より小さくすることにより、チャネル領域のうち、ソース電極又はドレイン電極に隣接する領域又は近傍の領域をアモルファスシリコン層にするので、オン電流の低下を抑制しつつオフ電流を小さくすることができる。
本発明に係る薄膜トランジスタは、前記ソース電極の前記幅方向の寸法に対する前記ポリシリコン層とソース電極との境界線の全長の割合、又は前記ドレイン電極の前記幅方向の寸法に対する前記ポリシリコン層とドレイン電極との境界線の全長の割合は、０．１より大きく、かつ０．７より小さいことを特徴とする。
本発明にあっては、ソース電極の幅方向の寸法に対するポリシリコン層とソース電極との境界線の全長の割合、又はドレイン電極の幅方向の寸法に対するポリシリコン層とドレイン電極との境界線の全長の割合は、０．１より大きく、かつ０．７より小さい。当該割合を０．１以下にすると、チャネル領域でのポリシリコン層の領域が減少するとともにアモルファスシリコン層の領域が増えるので、チャネル領域の電子の移動度が低下する。また、当該割合を０．７以上にすると、チャネル領域でのポリシリコン層の領域が増加するとともにアモルファスシリコン層の領域が減少するので、オフ電流が増加してしまう。当該割合を０．１より大きく、かつ０．７より小さくすることにより、チャネル領域での電子の移動度の低下を抑制しつつ（すなわち、オン電流を低下させることなく）オフ電流を低減することができる。
本発明に係る薄膜トランジスタは、前記アモルファスシリコン層は、前記ポリシリコン層の周囲に形成され該ポリシリコン層の厚みと同程度の厚みを有する第１のアモルファスシリコン層と、前記ポリシリコン層及び第１のアモルファスシリコン層の表面に形成された第２のアモルファスシリコン層とを有することを特徴とする。
本発明にあっては、アモルファスシリコン層は、ポリシリコン層の周囲に形成され、ポリシリコン層と同程度の厚みを有する第１のアモルファスシリコン層と、ポリシリコン層及び第１のアモルファスシリコン層の表面に形成された第２のアモルファスシリコン層とを有する。すなわち、ポリシリコン層は、ゲート電極の上側に形成された第１のアモルファスシリコン層のうち、チャネル領域に相当する領域だけを多結晶状態であるポリシリコン層に変化させたものであり、チャネル領域を形成するために、露光、現像及びエッチング処理の各処理を行っていないことが分かる。また、第２のアモルファスシリコン層は、ソース電極及びドレイン電極とチャネル領域とが直接接触しないようにするためのもので、オフ電流（漏れ電流）が小さい特性を用いている。これにより、オフ電流を低減することができる。
本発明に係る表示パネルは、前述の発明のいずれか１つに係る薄膜トランジスタを備えることを特徴とする。
本発明にあっては、オフ電流を低減することができる表示パネルを提供することができる。
本発明によれば、オフ電流を低減することができる。
本実施の形態の薄膜トランジスタの構造の第１実施例を示す要部平面模式図である。 図１のＩＩ−ＩＩ線から見た要部断面模式図である。 図１のＩＩＩ−ＩＩＩ線から見た要部断面模式図である。 本実施の形態の薄膜トランジスタの製造方法の一例を示す製造工程図である。 部分照射型レーザーの構成の一例を示す模式図である。 本実施の形態の薄膜トランジスタの構造の第２実施例を示す要部平面模式図である。 本実施の形態の薄膜トランジスタの構造の第３実施例を示す要部平面模式図である。 本実施の形態の薄膜トランジスタの構造の第３実施例を示す要部平面模式図である。 図７ＡのＩＩＸ−ＩＩＸ線から見た要部断面模式図である。 本実施の形態の薄膜トランジスタの構造の第４実施例を示す要部平面模式図である。 本実施の形態の薄膜トランジスタの構造の第５実施例を示す要部平面模式図である。 図１０のＸＩ−ＸＩ線から見た要部断面模式図である。 本実施の形態の薄膜トランジスタの構造の第６実施例を示す要部平面模式図である。 本実施の形態の薄膜トランジスタのＶｇ−Ｉｄ特性の一例を示す説明図である。 本実施の形態の薄膜トランジスタの移動度及びオフ電流の一例を示す模式図である。 従来の薄膜トランジスタの構造を示す要部断面模式図である。 従来の薄膜トランジスタの構造を示す要部平面模式図である。 従来の薄膜トランジスタの製造方法を示す製造工程図である。 従来の全面照射型レーザーの構成の一例を示す模式図である。
以下、本発明をその実施の形態を示す図面に基づいて説明する。図１は本実施の形態の薄膜トランジスタの構造の第１実施例を示す要部平面模式図であり、図２は図１のＩＩ−ＩＩ線から見た要部断面模式図であり、図３は図１のＩＩＩ−ＩＩＩ線から見た要部断面模式図である。図２、図３に示すように、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、ＴＦＴ基板とも称する）は、ガラス基板１（基板とも称する）の表面にゲート電極２を形成してあり、ゲート電極２を覆ってゲート絶縁膜３（例えば、ＳｉＯ2 膜、ＳｉＯ2 ／ＳｉＮ膜積層、ＳｉＮ膜、ＳｉＯＮ膜など）を形成してある。
また、図１〜図３に示すように、ゲート絶縁膜３の表面であってゲート電極２の上側には、ポリシリコン層５（ｐ−Ｓｉ膜とも称する。なお、ポリシリコン層には多結晶だけでなく、多結晶よりも比較的結晶粒径の小さい微結晶、あるいは、より結晶性の高い単結晶も含む）を形成してある。また、ポリシリコン層５を覆うように第１のアモルファスシリコン層４（ａ−Ｓｉ膜とも称する）及び第２のアモルファスシリコン層６（ａ−Ｓｉ膜とも称する）を形成してある。第１のアモルファスシリコン層４及び第２のアモルファスシリコン層６を纏めてアモルファスシリコン層と称する。
第２のアモルファスシリコン層６の表面の所要位置には、ｎ＋シリコン層７（ｎ＋Ｓｉ膜）を形成してある。ｎ＋シリコン層７は、ソース電極８及びドレイン電極９とのコンタクト層であり、リンやヒ素などの不純物濃度が高い半導体層である。
ｎ＋シリコン層７の表面、第２のアモルファスシリコン層６及び第１のアモルファスシリコン層４の側面、ゲート絶縁膜３の表面には、所要のパターンを有するソース電極８及びドレイン電極９を形成してある。
第１のアモルファスシリコン層４及び第２のアモルファスシリコン層６は、抵抗が大きくオフ電流（漏れ電流）が小さい。また、ポリシリコン層５は、アモルファスシリコン層に比べて電子の移動度が格段に大きい。そして、ソース電極８とドレイン電極９との間のチャネル領域は、ポリシリコン層５と、ポリシリコン層５を覆うように形成された第１のアモルファスシリコン層４及び第２のアモルファスシリコン層６とで構成されている。
ソース電極８及びドレイン電極９を覆うようにして、ＴＦＴ基板全体には、例えば、ＳｉＮで構成されるパッシベーション膜１０を形成してあり、パッシベーション膜１０の表面には有機膜１１を形成して表面を平坦化している。パッシベーション膜１０及び有機膜１１の所要の位置には、スルーホールを形成してあり、当該スルーホールを通して画素電極１２とドレイン電極９（及びソース電極８）とが導通するようにしてある。画素電極１２は、透明導電膜（例えば、ＩＴＯ）により形成されている。
図１は、第１のアモルファスシリコン層４、ポリシリコン層５、ソース電極８及びドレイン電極９を基板１の表面に射影した射影状態を模式的に示す。なお、図１には、簡便のため、第２のアモルファスシリコン層６及び他の構成を図示していない。図１に示すように、ポリシリコン層５の一部と、ソース電極８及びドレイン電極９それぞれの一部とが重なるようにしてある。また、図１において、ソース電極８及びドレイン電極９間の長さ方向、すなわちチャネル領域の長さ方向に直交する方向を幅方向と称する。図１の例では、ソース電極８及びドレイン電極９の幅方向の寸法をＷで示す。
図１に示すように、前述の射影状態で、ソース電極８及びドレイン電極９間に位置するポリシリコン層５の幅方向の最小寸法（図１では符号ｄで示す寸法）は、ソース電極８及びドレイン電極９の幅方向の寸法Ｗより小さい。
チャネル領域のポリシリコン層５の幅方向の最小寸法ｄを、ソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さくすることにより、チャネル領域として、抵抗が大きいアモルファスシリコン層４の領域が増えるので、ポリシリコン層の幅方向の寸法をソース電極又はドレイン電極の幅方向の寸法と同程度にする場合に比べて、オフ電流を小さくすることができる。また、図１に示すように、ポリシリコン層５の一部と、ソース電極８及びドレイン電極９それぞれの一部とが重なるようにしてあるので、電子の移動度又はオン電流の低下を抑制することができる。
また、図１に示すように、ポリシリコン層５と、ソース電極８及びドレイン電極９の少なくとも一方とは、１又は複数の幅方向の境界線を介して重なるようにしてある。図１の例では、ポリシリコン層５とソース電極８との幅方向の境界線の全長は、ソース電極８の幅方向の寸法Ｗに等しい。一方、ポリシリコン層５とドレイン電極９との幅方向の境界線の全長（図１の符号ｄで示す）は、ドレイン電極９の幅方向の寸法Ｗより小さい。なお、境界線の全長とは、境界線が１つある場合には、境界線の幅方向の寸法であり、境界線が複数ある場合には、各境界線の幅方向の寸法の合計である。
すなわち、前述の射影状態で見たとき、ポリシリコン層５のソース電極８側の略半分は、幅方向の寸法がソース電極８の幅方向の寸法Ｗより大きい矩形状をなすようにしてある。一方、ポリシリコン層５のドレイン電極９側の略半分は、幅方向の寸法ｄがドレイン電極９の幅方向の寸法Ｗより小さい矩形状をなすようにしてある。
境界線の全長をソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さくすることにより、チャネル領域のうち、ソース電極８又はドレイン電極９に隣接する領域又は近傍の領域をアモルファスシリコン層４にするので、オン電流の低下を抑制しつつオフ電流を小さくすることができる。
なお、図１の例では、ポリシリコン層５のドレイン電極９側の略半分を、幅方向の寸法ｄがドレイン電極９の幅方向の寸法Ｗより小さい矩形状をなすようにしてあるが、これに限定されるものではなく、ポリシリコン層５のソース電極８側の略半分を、幅方向の寸法がソース電極８の幅方向の寸法Ｗより小さい矩形状をなすようにしてもよい。
また、図２、図３に示すように、アモルファスシリコン層は、ポリシリコン層５の周囲に形成され、ポリシリコン層５と同程度の厚みを有する第１のアモルファスシリコン層４と、ポリシリコン層５及び第１のアモルファスシリコン層４の表面に形成された第２のアモルファスシリコン層６とを有する。
すなわち、ポリシリコン層５は、ゲート電極２の上側に形成された第１のアモルファスシリコン層４のうち、チャネル領域の一部の領域を多結晶状態であるポリシリコン層５に変化させたものであり、チャネル領域を形成するために、露光、現像及びエッチング処理の各処理を行っていないことが分かる。また、第２のアモルファスシリコン層６は、ソース電極８及びドレイン電極９とチャネル領域とが直接接触しないようにするためのもので、オフ電流（漏れ電流）が小さい特性を用いている。これにより、オフ電流を低減することができる。
図４は本実施の形態の薄膜トランジスタの製造方法の一例を示す製造工程図である。以下、本実施の形態の薄膜トランジスタの製造工程について説明する。図４に示すように、ガラス基板１上にゲート電極２を形成し（Ｓ１１）、ゲート電極２を覆ってガラス基板１の表面にゲート絶縁膜３を形成する（Ｓ１２）。
ゲート絶縁膜３が形成されたガラス基板１の表面に第１のアモルファスシリコン層としてのａ−Ｓｉ膜４を形成する（Ｓ１３）。ａ−Ｓｉ膜４をレーザーアニールするために、脱水素アニール処理を行い（Ｓ１４）、レーザー前洗浄を行う（Ｓ１５）。
次に、部分照射型レーザーによるａ−Ｓｉ膜４の結晶化を行う（Ｓ１６）。結晶化の工程は、アニール工程（レーザーアニール工程とも称する）であり、例えば、ａ−Ｓｉ膜４の所要箇所にマルチレンズアレイを介してエネルギービームを照射して当該所要箇所をポリシリコン層５（ｐ−Ｓｉ膜）に変化させる。所要箇所は、ゲート電極２の上側にあり、ソース・ドレイン間のチャネル領域である。この場合、ポリシリコン層５の平面視の形状は、例えば、図１に示すようにすることができる。エネルギービームは、例えば、アモルファスシリコン層（ａ−Ｓｉ膜）の吸収の大きい紫外光のエキシマレーザーを用いることができる。
図５は部分照射型レーザーの構成の一例を示す模式図である。図５に示すように、ａ−Ｓｉ膜４が表面に形成されたガラス基板１は不図示の載置台に載置され、図５中の矢印の方向に所要の速度で平行移動するようにしてある。ガラス基板１の上方には、ガラス基板１の移動方向と交差する方向に沿って個々のレンズが適長離隔して並んだマルチレンズアレイを配置してある。レーザー光源（不図示）からのレーザー光をマルチレンズアレイへ入射することにより、レーザー光は、レンズ毎に異なる光路を経由して離隔した複数の所要箇所に対して部分照射される。すなわち、部分レーザーアニールを行うことができる。これにより、ａ−Ｓｉ膜４のうち、チャネル領域の所要の領域だけを選択的にポリシリコン層５（ｐ−Ｓｉ膜）に変化させる。
次に、成膜前洗浄を行い（Ｓ１７）、アニール工程により多結晶状態となったポリシリコン層５及び第１のａ−Ｓｉ膜４を覆って第２のアモルファスシリコン層としてのａ−Ｓｉ膜６を形成する（Ｓ１８）。ａ−Ｓｉ膜６の表面にｎ＋Ｓｉ膜（ｎ＋シリコン層）７を形成する（Ｓ１９）。ｎ＋Ｓｉ膜７は、ソース電極８及びドレイン電極９とのコンタクト層であり、リンやヒ素などの不純物濃度が高い半導体層である。
次に、露光処理、現像処理を行い（Ｓ２０）、ｎ＋Ｓｉ膜（ｎ＋シリコン層）７に所要のパターンを形成する。所要のパターンは、ソース電極８、ドレイン電極９及び半導体層の配置又は構造に応じて適宜定めることができる。そして、半導体層を所要の構造とするために、ａ−Ｓｉ膜４、６及びｎ＋Ｓｉ膜７をエッチングし（Ｓ２１）、エッチング後のｎ＋Ｓｉ膜７上にソース電極８及びドレイン電極９を形成する（Ｓ２２）。
本実施の形態の製造方法によれば、基板全面にエネルギービーム（例えば、レーザー）を照射するのではなく、第１のアモルファスシリコン層４のうち、チャネル領域の所要の箇所（例えば、図１に例示するアモルファスシリコン層４）の第１アモルファスシリコン層４をそのままにしつつ、他の箇所の第１アモルファスシリコン層４、すなわちポリシリコン層５（例えば、図１に例示するポリシリコン層５）となる領域だけにエネルギービームを部分的に照射するので、アニール工程だけでチャネル領域を形成することができる。このため、チャンル領域を形成するため、基板表面全体に結晶化されたポリシリコン層に対して露光処理、現像処理及びエッチング処理の各工程が不要となり、製造工程を短縮することができる。
図６は本実施の形態の薄膜トランジスタの構造の第２実施例を示す要部平面模式図である。なお、図６において、ＩＩ−ＩＩ線から見た要部断面模式図は、図２と同様であり、ＩＩＩ−ＩＩＩ線から見た要部断面模式図は、図３と同様である。図６に示すように、第２実施例では、ポリシリコン層５のソース電極８側の略半分は、幅方向の寸法がソース電極８の幅方向の寸法Ｗより大きい矩形状をなすようにしてある。一方、ポリシリコン層５のドレイン電極９側の略半分は、幅方向の寸法ｄ１がドレイン電極９の幅方向の寸法Ｗより小さい一方の矩形状と幅方向の寸法ｄ２がドレイン電極９の幅方向の寸法Ｗより小さい他方の矩形状とを離隔して設けてある。この場合、ポリシリコン層５とドレイン電極９との幅方向の境界線の全長は、（ｄ１＋ｄ２）となり、（ｄ１＋ｄ２）＜Ｗの関係が成り立つ。
第２実施例の場合も第１実施例と同様に、境界線の全長（ｄ１＋ｄ２）をソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さくすることにより、チャネル領域のうち、ソース電極８又はドレイン電極９に隣接する領域又は近傍の領域をアモルファスシリコン層４にするので、オン電流の低下を抑制しつつオフ電流を小さくすることができる。
なお、図６の例では、ポリシリコン層５のドレイン電極９側の略半分を、幅方向の寸法（ｄ１＋ｄ２）がドレイン電極９の幅方向の寸法Ｗより小さい２つの矩形状をなすようにしてあるが、これに限定されるものではなく、ポリシリコン層５のソース電極８側の略半分を、幅方向の寸法がソース電極８の幅方向の寸法Ｗより小さい２つの矩形状をなすようにしてもよい。また、図６では、幅方向の寸法がｄ１、ｄ２の２つの矩形状の領域を２つ離隔して配置した構成であるが、３つ以上の矩形状の領域を配置するようにしてもよく、また形状は矩形状に限定されるものではなく、楕円状、三角形状、台形状など所要の形状とすることができる。
図７Ａ及び図７Ｂは本実施の形態の薄膜トランジスタの構造の第３実施例を示す要部平面模式図であり、図８は図７ＡのＩＩＸ−ＩＩＸ線から見た要部断面模式図である。なお、図７Ａにおいて、ＩＩ−ＩＩ線から見た要部断面模式図は、図２と同様である。図７Ａに示すように、第３実施例では、ポリシリコン層５の中央部は、幅方向の寸法がソース電極８又はドレイン電極９の幅方向の寸法Ｗより大きい矩形状をなすようにしてある。一方、ポリシリコン層５のドレイン電極９側の部分、及びポリシリコン層５のソース電極８側の部分は、幅方向の寸法ｄがソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さい矩形状をなすようにしてある。また、図７Ｂに示すように、ポリシリコン層５の中央部の幅方向の寸法が、ソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さくなるようにしてもよい。なお、図７Ｂの例では、ポリシリコン層５は、幅方向の寸法ｄが一定の長方形状をなすが、これに限定されるものではなく、ポリシリコン層５の中央部の幅寸法を、ポリシリコン層５のドレイン電極９側及びソース電極８側の部分の幅方向の寸法よりも大きくしつつ、ポリシリコン層５の中央部の幅方向の寸法がソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さくなるようにすることもできる。
ポリシリコン層５のソース電極８との境界線の全長ｄをソース電極８の幅方向の寸法Ｗより小さくし、ポリシリコン層５のドレイン電極９との境界線の全長ｄをドレイン電極９の幅方向の寸法Ｗより小さくすることにより、チャネル領域のうち、ソース電極８及びドレイン電極９に隣接する領域又は近傍の領域をアモルファスシリコン層４にするので、オフ電流をさらに小さくすることができる。
図９は本実施の形態の薄膜トランジスタの構造の第４実施例を示す要部平面模式図である。図７に例示した第３実施例との違いは、ポリシリコン層５のドレイン電極９側の部分の平面視の形状、及びポリシリコン層５のソース電極８側の部分の平面視の形状を台形状とし、ポリシリコン層５の中央部から各電極の方向に向かって幅方向の寸法が小さくなるようにしてある。これにより、ポリシリコン層５とソース電極８及びドレイン電極９との境界線の長さを短くしてオフ電流を低減するとともに、ポリシリコン層５の平面視の面積を大きくしてオン電流の低下をさらに抑制することができる。
図１０は本実施の形態の薄膜トランジスタの構造の第５実施例を示す要部平面模式図であり、図１１は図１０のＸＩ−ＸＩ線から見た要部断面模式図である。図１０に示すように、第５実施例では、ポリシリコン層５の中央部は、幅方向の寸法ｄがソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さい矩形状をなすようにしてある。一方、ポリシリコン層５のドレイン電極９側の部分、及びポリシリコン層５のソース電極８側の部分は、幅方向の寸法がソース電極８又はドレイン電極９の幅方向の寸法Ｗより大きい矩形状をなすようにしてある。
上述のように、チャネル領域のポリシリコン層５の幅方向の最小寸法ｄを、ソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さくすることにより、チャネル領域として、抵抗が大きいアモルファスシリコン層４の領域が増えるので、ポリシリコン層の幅方向の寸法をソース電極又はドレイン電極の幅方向の寸法と同程度にする場合に比べて、オフ電流を小さくすることができる。
図１２は本実施の形態の薄膜トランジスタの構造の第６実施例を示す要部平面模式図である。なお、図１２において、ＸＩ−ＸＩ線から見た要部断面模式図は、図１１と同様である。第６実施例は、第５実施例と異なり、ポリシリコン層５の中央部は、幅方向の寸法ｄ１がソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さい一方の矩形状と、幅方向の寸法ｄ２がソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さい他方の矩形状とを離隔して設けてある。この場合、ポリシリコン層５の幅方向の最小寸法は、（ｄ１＋ｄ２）となり、（ｄ１＋ｄ２）＜Ｗの関係が成り立つ。
第６実施例の場合も第５実施例の場合と同様に、チャネル領域のポリシリコン層５の幅方向の最小寸法ｄを、ソース電極８又はドレイン電極９の幅方向の寸法Ｗより小さくすることにより、チャネル領域として、抵抗が大きいアモルファスシリコン層４の領域が増えるので、ポリシリコン層の幅方向の寸法をソース電極又はドレイン電極の幅方向の寸法と同程度にする場合に比べて、オフ電流を小さくすることができる。
図１３は本実施の形態の薄膜トランジスタのＶｇ−Ｉｄ特性の一例を示す説明図である。図１３において、横軸はＶｇ（ゲート電圧）を示し、縦軸はＩｄ（ドレイン電流）を示す。また、図１３中符号Ａで示す曲線は、図１〜図３に例示した第１実施例の特性を示し、符号Ｂで示す曲線は、図６に例示する第２実施例の特性を示す。一方、符号Ｃで示す曲線は、後述の図１５及び図１６で示すような従来のＴＦＴであって、チャネル領域をポリシリコン層とし、ソース電極、ドレイン電極及びポリシリコン層をガラス基板の表面に射影したときに、ソース電極及びドレイン電極それぞれの一部とポリシリコン層の一部とが重なる場合に特性を示す。また、符号Ｄで示す曲線は、チャネル領域をアモルファスシリコン層で構成した従来のＴＦＴの特性を示す。また、便宜上、オン電流はゲート電圧Ｖｇが２５Ｖの場合のドレイン電流Ｉｄとし、オフ電流はゲート電圧Ｖｇが-１５Ｖの場合のドレイン電流Ｉｄとしている。
図１３の符号Ｃで示すように、図１５及び図１６で示すような従来のＴＦＴの場合、平面視のチャネル領域全体がポリシリコン層で構成されているので、オン電流は大きいが、オフ電流が大きくなるというデメリットがある。また、符号Ｄで示すような従来のＴＦＴの場合、平面視のチャネル領域全体がアモルファスシリコン層で構成されているので、オフ電流を小さくすることはできるが、オン電流も小さくなるというデメリットがある。
一方、符号Ａ及びＢで示す本実施の形態の薄膜トランジスタの場合には、オン電流の低下を抑制しつつオフ電流を小さくすることができる。また、符号Ａで示す第１実施例の場合には、符号Ｂで示す第２実施例の場合よりも、さらにオフ電流を小さくすることができる。
図１４は本実施の形態の薄膜トランジスタの移動度及びオフ電流の一例を示す模式図である。図１４において、横軸は、ソース電極８又はドレイン電極９の幅方向の寸法Ｗに対するポリシリコン層５の幅方向の寸法の割合ｒを示し、縦軸は、移動度及びオフ電流を示す。図１４に示すように、薄膜トランジスタの移動度は、割合ｒが増加するのに応じて増加する特性を有する。また、薄膜トランジスタのオフ電流も、割合ｒが増加するのに応じて増加する特性を有する。なお、図１４中の移動度及びオフ電流を示す直線は、簡便のため模式的に表したものであり、実際の特性とは異なる場合もある。
本実施の形態の薄膜トランジスタは、ソース電極８の幅方向の寸法に対するポリシリコン層５とソース電極８との境界線の全長の割合ｒ、又はドレイン電極９の幅方向の寸法に対するポリシリコン層５とドレイン電極９との境界線の全長の割合ｒは、０．１より大きく、かつ０．７より小さい。当該割合ｒを０．１以下にすると、チャネル領域でのポリシリコン層５の領域が減少するとともにアモルファスシリコン層４の領域が増えるので、チャネル領域の電子の移動度が低下する。図１４の例では、例えば、電子の移動度が許容値より小さくなる。
また、当該割合ｒを０．７以上にすると、チャネル領域でのポリシリコン層５の領域が増加するとともにアモルファスシリコン層４の領域が減少するので、オフ電流が増加してしまう。図１４の例では、例えば、オフ電流が許容値より大きくなる。
当該割合ｒを０．１より大きく、かつ０．７より小さくすることにより、チャネル領域での電子の移動度の低下を抑制しつつ（すなわち、オン電流を低下させることなく）オフ電流を低減することができる。
次に、比較例として従来のＴＦＴについて説明する。図１５は従来の薄膜トランジスタの構造を示す要部断面模式図であり、図１６は従来の薄膜トランジスタの構造を示す要部平面模式図である。従来の薄膜トランジスタは、ガラス基板１０１の表面にゲート電極１０２を形成してあり、ゲート電極１０２を覆ってゲート絶縁膜１０３を形成してある。ゲート絶縁膜１０３の表面であってゲート電極１０２の上側には、ポリシリコン層（ｐｏｌｙ−Ｓｉ膜）１０４を形成してある。
ポリシリコン層１０４を覆うようしてアモルファスシリコン層（ａ−Ｓｉ膜）１０５を形成してある。アモルファスシリコン層１０５の表面の所要位置には、ｎ＋シリコン層（ｎ＋Ｓｉ膜）１０６を形成してある。ｎ＋シリコン層１０６の表面、アモルファスシリコン層１０５の側面、ゲート絶縁膜１０３の表面には、所要のパターンを有するソース電極１０７及びドレイン電極１０８を形成してある。また、図１６に示すように、チャネル領域全体がポリシリコン層１０４で形成されている。このため、電子の移動度は大きいが、オフ電流が大きくなってしまうという問題がある。
図１７は従来の薄膜トランジスタの製造方法を示す製造工程図である。図１７に示すように、ガラス基板１０１上にゲート電極１０２を形成し（Ｓ１０１）、ゲート電極１０２を覆ってガラス基板１０１の表面にゲート絶縁膜１０３を形成する（Ｓ１０２）。
ゲート絶縁膜１０３が形成されたガラス基板１０１の表面にａ−Ｓｉ膜を形成する（Ｓ１０３）。ａ−Ｓｉ膜をレーザーアニールするために、脱水素アニール処理を行い（Ｓ１０４）、レーザー前洗浄を行う（Ｓ１０５）。
次に、全面照射型レーザーによるａ−Ｓｉ膜の結晶化を行う（Ｓ１０６）。
図１８は従来の全面照射型レーザーの構成の一例を示す模式図である。図１８に示すように、ａ−Ｓｉ膜が表面に形成されたガラス基板１０１は不図示の載置台に載置され、図１５中の矢印の方向に所要の速度で平行移動するようにしてある。ガラス基板１０１の上方には、ガラス基板１０１の幅方向（平行移動の方向と交差する方向）と略同寸法の長さを有するミラーを配置してある。レーザー光源（不図示）からのレーザー光をミラーへ入射することにより、レーザー光は、ガラス基板１０１表面の全面に照射される。これにより、ａ−Ｓｉ膜がすべてポリシリコン層（ｐ−Ｓｉ膜）に変化する。
次に、ガラス基板１０１表面の全体に形成されたポリシリコン層（ｐ−Ｓｉ膜）に対して露光処理及び現像処理を行い（Ｓ１０７）、さらにエッチング処理を行う（Ｓ１０８）。これにより、チャネル領域としてのポリシリコン層１０４を形成する。
次に、成膜前洗浄を行い（Ｓ１０９）、ポリシリコン層１０４を覆ってａ−Ｓｉ膜１０５を形成する（Ｓ１１０）。ａ−Ｓｉ膜１０５の表面にｎ＋Ｓｉ膜（ｎ＋シリコン層）１０６を形成する（Ｓ１１１）。
次に、露光処理、現像処理を行い（Ｓ１１２）、半導体層を所要の構造とするために、ａ−Ｓｉ膜１０５及びｎ＋Ｓｉ膜１０６をエッチングし（Ｓ１１３）、エッチング後のｎ＋Ｓｉ膜１０６上にソース電極１０７及びドレイン電極１０８を形成する（Ｓ１１４）。
図１８に示すように、基板表面の全体に形成されたアモルファスシリコン層に対してエネルギービーム（例えば、レーザー）を基板全面に照射してポリシリコン層に変化させた後、ポリシリコン層に対して露光、現像及びエッチング処理の各工程を行ってチャネル領域を形成する従来の場合に比べて、本実施の形態の製造方法によれば、基板全面にエネルギービーム（例えば、レーザー）を照射するのではなく、第１アモルファスシリコン層のうち、チャネル領域の所要の領域だけにエネルギービームを部分的に照射するので、アニール工程だけでチャネル領域内のポリシリコン層を形成することができる。このため、チャンル領域を形成するための露光、現像及びエッチング処理の各工程（図１８で示すステップＳ１０７及びＳ１０８の工程）が不要となり、製造工程を短縮することができる。
本実施の形態の薄膜トランジスタは、表示パネルに用いることができる。すなわち、本実施の形態の薄膜トランジスタ（ＴＦＴ基板）と、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の色を有するカラーフィルタ基板とを所要の隙間を設けて貼り合わせ、ＴＦＴ基板とカラーフィルタ基板との間に液晶を注入することにより、ＴＦＴ方式の液晶表示パネル（液晶ディスプレイ）を製造することができる。これにより、オフ電流の少ない表示パネルを提供することができる。
１ ガラス基板（基板）
２ ゲート電極
３ ゲート絶縁膜
４ 第１のアモルファスシリコン層
５ ポリシリコン層
６ 第２のアモルファスシリコン層
７ ｎ＋シリコン層
８ ソース電極
９ ドレイン電極

Claims (5)

  1. 薄膜トランジスタにおいて、
    基板の表面に形成されたゲート電極と、
    該ゲート電極の上側に形成されたポリシリコン層と、
    該ポリシリコン層を覆うように形成されたアモルファスシリコン層と、
    該アモルファスシリコン層の上側に形成されたｎ＋シリコン層と、
    該ｎ＋シリコン層上に形成されたソース電極及びドレイン電極と
    を備え、
    前記ポリシリコン層、ソース電極及びドレイン電極を前記基板の表面に射影した射影状態で前記ポリシリコン層の一部と、前記ソース電極及びドレイン電極それぞれの一部とが重なるようにしてあり、
    前記射影状態で前記ソース電極及びドレイン電極間に位置する前記ポリシリコン層の、前記ソース電極及びドレイン電極間の長さ方向に直交する幅方向の最小寸法は、前記ソース電極及びドレイン電極の前記幅方向の寸法より小さいことを特徴とする薄膜トランジスタ。
  2. 前記射影状態で前記ポリシリコン層と、前記ソース電極及びドレイン電極の少なくとも一方とは、１又は複数の前記幅方向の境界線を介して重なるようにしてあり、
    前記ポリシリコン層とソース電極との境界線の全長又は前記ポリシリコン層とドレイン電極との境界線の全長は、前記ソース電極又はドレイン電極の前記幅方向の寸法より小さいことを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記ソース電極の前記幅方向の寸法に対する前記ポリシリコン層とソース電極との境界線の全長の割合、又は前記ドレイン電極の前記幅方向の寸法に対する前記ポリシリコン層とドレイン電極との境界線の全長の割合は、０．１より大きく、かつ０．７より小さいことを特徴とする請求項２に記載の薄膜トランジスタ。
  4. 前記アモルファスシリコン層は、
    前記ポリシリコン層の周囲に形成され該ポリシリコン層の厚みと同程度の厚みを有する第１のアモルファスシリコン層と、
    前記ポリシリコン層及び第１のアモルファスシリコン層の表面に形成された第２のアモルファスシリコン層と
    を有することを特徴とする請求項１から請求項３までのいずれか１項に記載の薄膜トランジスタ。
  5. 請求項１から請求項４までのいずれか１項に記載の薄膜トランジスタを備えることを特徴とする表示パネル。
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