JPWO2014147705A1 - 制御・監視信号伝送システム - Google Patents

Abstract

【課題】電線を共通データ信号線として使用し、１種類のスタート信号を使用する伝送同期方式によりデータの伝送を行いながら、伝送クロックを高速にすることなく、所定の被制御装置や入力部或いは出力部の伝送応答の高速化を可能とするとともに、同じ仕様の子局を高速データの伝送と低速データの伝送に用いることを可能とする。【解決手段】伝送クロックの１周期毎に、所定の電源電圧のレベルとなっていない後半または前半内における予め定められた所定の期間をデータ信号エリアとし、更に、第一のエリアと第二のエリアとに時分割する。第一のサイクルカウンタを備える子局は第一のエリアに第一の監視信号を重畳する。第一のサイクルカウンタのカウント値より小さい数を最大カウント値とする第二のサイクルカウンタを備える子局は、第二のエリアに第二の監視信号を重畳する。【選択図】 図１

Description

本発明は、制御部に接続された親局と複数の出力部および入力部、或いは複数の被制御装置に対応する複数の子局との間の信号線を省配線化し共通データ信号線で接続し、伝送クロックで同期させるなどの伝送同期方式によりデータの伝送を行う制御・監視信号伝送システムに関する。

制御部と、複数の出力部と入力部、或いは複数の被制御装置を備える制御システムにおいて、配線の数を減らす、所謂省配線化が広く実施されている。そして、その省配線化の一般的な手法として、複数の出力部と入力部、或いは被制御装置から延出される信号線の各々を制御部に直接繋ぐパラレル接続に代えて、パラレル信号とシリアル信号の変換機能を備えた親局と複数の子局を、制御部と複数の出力部と入力部、或いは複数の被制御装置にそれぞれ接続し、親局と複数の子局との間で共通データ信号線を介してシリアル信号によりデータ授受を行う方式が広く採用されている。

上記省配線化における共通データ信号線としては、電源への接続に使用されている一般的な二線式の電線が、使い勝手も良く好適である。しかしながら、汎用電線（以下、電線という）を共通データ信号線とする場合、伝送クロックを１００ｋＨｚ以下の低速にしなければ伝送を確実に行うことが難しくなり、伝送クロックを低速にするとシステムの伝送応答速度が遅くなるという問題があった。

そこで、電線を共通データ信号線として使用することを前提とした制御・監視信号伝送システムにおいて、信号伝送の速度を高めるための提案がなされている。例えば、特開２００２−１５２８６４号公報に開示されている制御・監視信号伝送システム（第一従来技術）では、クロックの１周期毎の後半の電源電圧のレベルの立ち上がり時に生じる過渡電流を監視信号として検出することにより、電源を含むクロック信号に、制御部から被制御装置への制御信号に加えて入力部から制御部への監視信号を重畳することを可能とし、信号伝送の速度を従来の２倍以上に高速化することが可能とされている。

また、特開２００２−２７１８７８号公報に開示されている制御・監視信号伝送システム（第二従来技術）では、制御部から被制御装置への制御信号を所定のデューティ比の２値（電源電圧のレベルとこれ以外のレベル）信号とするとともに、入力部から制御部への監視信号を電流信号の有無として電源電圧のレベルの立ち上がり時に検出することとし、これにより、電源を含むクロック信号に、制御部から被制御装置への制御信号に加えて、入力部から制御部への監視信号をも重畳することを可能としている。すなわち、共通データ信号線の伝送信号において制御信号又は監視信号を伝送する期間を別々に設ける必要をなくし、制御部と被制御装置或いは入力部との間の双方向の信号伝送を同時に行うことを可能とし、信号伝送の速度（レート）を従来の２倍に高速化することが可能とされている。

更に、特開２００３−１５２７４８号公報に開示されている制御・監視信号伝送システム（第三従来技術）では、クロック信号に、第１及び第２の制御信号及び第１及び第２の監視信号を重畳し、２重化した制御信号及び監視信号の一方を短い周期で伝送すべき高速データ（第１の制御及び監視データ信号）の伝送に、他方を長い周期での伝送で十分な低速データ（第２の制御及び監視データ信号）の伝送に用いることで、高速データの伝送の間に低速データを挿入せず、高速データの伝送のサイクルタイムが長くなることを防止し、高速データを満足な伝送速度で伝送することを可能としている。

特開２００２−１５２８６４号公報 特開２００２−２７１８７８号公報 特開２００３−１５２７４８号公報

上記第一従来技術および第二従来技術は、制御部側から被制御装置に対して伝送される制御信号と、被制御装置側に設けられた入力部から制御部に対して伝送される監視信号を、伝送クロックの同じ周期に重畳することを基本とするものである。すなわち、伝送クロックの１周期に、制御信号または監視信号の一方のみが重畳されていた、それ以前の方式と比較し、伝送クロックの１周期あたりの伝送量を２倍にするものである。

しかしながら、上記第一従来技術および第二従来技術では、伝送信号のスタート信号から次のスタート信号までの１フレームサイクルで伝送できるデータ量は増えるが、伝送応答速度は、依然として伝送信号の１フレームサイクルとなる。すなわち、所定の被制御装置の入力部として、伝送信号の１フレームの所定の位置に割り付けられる伝送同期方式では、所定の被制御装置の入力部がデータの伝送を行えるのは１フレームサイクルで１回のみとなるため、伝送応答速度は伝送信号の１フレームサイクルに制約されてしまい、１フレームサイクルよりも速い応答が必要とされる装置は、伝送クロックを高速にしなければ適用できないという問題があった。

これに対し、上記第三従来技術では、短スタート信号及び長スタート信号を形成し、高速データの伝送期間（高速データリフレッシュタイム）及び低速データの伝送期間（低速データリフレッシュタイム）を区別することにより、高速データの伝送信号の１フレームの長さを調整して伝送応答速度を上げることが可能となる。しかしながら、２種類のスタート信号を使用する必要があるため、１種類のスタート信号のみが使用されているシステムには適用できないという問題があった。更に、高速データと低速データとで、伝送信号の種類（電圧と電流、周波数とパルス幅など）が異なっているため、高速データの伝送に用いる子局と低速データの伝送に用いる子局では伝送信号仕様が異なり、それぞれの用途に専用の子局を用意する必要があったため、コストが高くなる、汎用性が低い、などの問題もあった。

そこで本発明は、電線を共通データ信号線として使用し、１種類のスタート信号を使用する伝送同期方式によりデータの伝送を行いながら、伝送クロックを高速にすることなく、所定の被制御装置や入力部或いは出力部の伝送応答の高速化を可能とするとともに、同じ仕様の子局を高速データの伝送と低速データの伝送に用いることを可能とする制御・監視信号伝送システムを提供することを目的とする。

本発明に係る制御・監視信号伝送システムでは、親局と複数の子局が共通データ信号線で接続され、前記共通データ信号線に伝送される伝送信号は、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、伝送クロックの１周期毎に、その前半または後半が所定の電源電圧のレベルとされ、前記電源電圧のレベルとなっていない後半または前半内における予め定められた所定の期間がデータ信号エリアとされたものである。前記データ信号エリアは、制御信号または第一の監視信号が重畳される第一のエリアと、第二の監視信号が重畳される第二のエリアとに時分割される。そして、前記伝送信号のスタート信号の終了を起点としてカウントを開始し、カウンタ値が前記伝送信号の１フレームサイクルの前記伝送クロックの数に相当する第一のサイクルカウンタを備える前記子局は、前記第一のエリアに前記第一の監視信号を重畳する。また、前記伝送信号のスタート信号の終了を起点としてカウントを開始し、前記第一のサイクルカウンタのカウント値より小さい数を最大カウント値とする第二のサイクルカウンタを備える前記子局は、前記第二のエリアに前記第二の監視信号を重畳する。

なお、本発明において、第二のサイクルカウンタは、伝送信号のスタート信号の終了を起点として開始されたカウントが最大値に到達した場合、次のスタート信号の起点までカウントを停止することなく、カウントを繰り返すことになる。

本発明に係る制御・監視信号伝送システムでは、カウンタ値が伝送信号の１フレームサイクルの伝送クロックの数に相当する第一のサイクルカウンタ（以下、低速用サイクルカウンタという）と、第一のサイクルカウンタのカウント値より小さい数を最大カウント値とする第二のサイクルカウンタ（以下、高速用サイクルカウンタという）が使用される。そして、高速用サイクルカウンタを備える子局によって伝送信号に重畳される第二の監視信号は、伝送信号の１フレームサイクルより短いサイクルで、低速用サイクルカウンタを備えた子局により重畳される第一の監視信号と異なるタイミング（第二のエリア）で重畳される。そのため、第二の監視信号は、第一の監視信号よりも短いサイクルで、第一の監視信号と区別可能な信号として得ることができる。従って、所定の高速入力子局は第二の監視信号を利用することにより、伝送信号の１フレームサイクルよりも短い時間で所定の入力信号を高速スキャンすることができ、入力子局よりも高速の伝送応答が可能となる。すなわち、１種類のスタート信号を使用する伝送同期方式によりデータの伝送を行いながら、伝送クロックを高速にすることなく、所定の被制御装置や入力部或いは出力部の伝送応答の高速化が可能となる。しかも、第一の監視信号と第二の監視信号とは、重畳されるタイミングが異なるため、信号の種類を同じものとしても区別が可能となる。従って、第一のエリアと第二のエリアのタイミングを選択することにより、同じ種類の信号に対応する同じ伝送信号仕様の子局を、第一の監視信号を用いる低速データの伝送と、第二の監視信号を用いる高速データの伝送のどちらにも使用することが可能となる。

本発明に係る制御・監視信号伝送システムの概略構成を示すシステム構成図である。 親局のシステム構成図である。 子局入力部のブロック図である。 高速子局入力部のブロック図である。 子局出力部のブロック図である。 親局と子局との間で授受される伝送信号から抽出されるデータを低速用データと高速用データに分けて示す伝送信号の模式図である。

図１〜６を参照しながら、本発明に係る制御・監視信号伝送システムの実施例を説明する。
図１に示すように、この制御・監視信号伝送システムは、制御部１および共通データ信号線ＤＰ、ＤＮ（以下、伝送ラインということがある）に接続された単一の親局２と、前記共通データ信号線ＤＰ、ＤＮに接続された入出力子局４、出力子局６、入力子局７および高速入力子局１０の複数で構成される。なお、図１においては、図示の便宜上、各々の子局が一つずつ示されているが、共通データ信号線ＤＰ、ＤＮに接続される子局の種類や数に制限は無い。

入出力子局４、出力子局６、入力子局７および高速入力子局１０は、制御部１の出力指示に応じて動作する出力部８に対する信号出力処理と、制御部１への入力情報を取り入れる入力部９からの入力信号処理のいずれかまたは双方を行うものである。なお、出力部８とは、例えば、アクチュエータ、（ステッピング）モータ、ソレノイド、電磁弁、リレー、サイリスタ、ランプ等であり、入力部９とは、例えば、リードスイッチ、マイクロスイッチ、押釦スイッチ、光電スイッチ、各種センサ等である。入出力子局４は、出力部８と入力部９で構成される被制御装置５に接続され、出力子局６は出力部８のみに接続され、入力子局７および高速入力子局１０は入力部９にのみ接続されている。また、出力子局６は出力部８を内包するもの（出力部一体型子局８０）であってもよく、入力子局７および高速入力子局１０は入力部９を内包するもの（入力部一体型子局９０、入力部一体型高速子局１１０）であってもよい。

制御部１は、例えばプログラマブルコントローラ、コンピュータ等であり、制御並列データ１３を送出する出力ユニット１１と、入出力子局４および入力子局７からの監視信号から抽出される監視データに基づき得られた監視並列データ１５を受け取る入力ユニット１２と、高速入力子局１０からの監視信号から抽出される監視データに基づき得られた高速監視並列データ１６を受け取る高速入力ユニット１４を有する。そして、これら出力ユニット１１、入力ユニット１２、高速入力ユニット１４が親局２に接続されている。

親局６は、図２に示すように、出力データ部２１、タイミング発生部２３、親局出力部２４、親局入力部２５、入力データ部２６、高速入力データ部２８を備える。そして、共通データ信号線ＤＰ、ＤＮに接続され、本発明の伝送信号に相当する一連のパルス状信号である制御信号（以下、伝送クロック信号というものとする）を共通データ信号線ＤＰ、ＤＮに送出するとともに、入出力子局４、出力子局６、入力子局７、または高速入力子局１０（以下、これらの複数をまとめて示す場合は「子局４、６、７、１０」などという）から送出された監視信号から抽出された監視並列データ１５および高速監視並列データ１６を制御部１の入力ユニット１２および高速入力ユニット１４へ送出する。

出力データ部２１は、制御部１の出力ユニット１１からの制御並列データ１３をシリアルデータとして親局出力部２４へ引き渡す。

タイミング発生部２３は、発振回路（ＯＳＣ）３１とタイミング発生手段３２からなり、ＯＳＣ３１を基にタイミング発生手段３２が、このシステムのタイミングクロックを生成し親局出力部２４、親局入力部２５に引き渡す。

親局出力部２４は、制御データ発生手段３３とラインドライバ３４からなる。制御データ発生手段３３が、出力データ部２１から受けたデータと、タイミング発生部２３から受けたタイミングクロックに基づき、ラインドライバ３４を介して共通データ信号線ＤＰ、ＤＮに一連のパルス状信号として伝送クロック信号を送出する。

伝送クロック信号は、図６に示すように、スタート信号ＳＴに続く制御・監視データ領域を有するものとなっている。制御・監視データ領域は、親局２から送出される制御信号のデータ（以下、伝送制御データという）と子局４、７、１０から送出される監視信号のデータ（以下、伝送監視データという）とで構成される。そして、伝送クロック信号のパルス（本発明の伝送クロックに相当）は、図６に示すように、１周期の後半が電源電圧のレベル（この実施例では＋２４Ｖ）とされ、電源電圧のレベルとなっていない低電位レベルのパルス前半がデータ信号エリアとされている。データ信号エリアは、そのパルス幅間隔が制御信号のデータを表すとともに、そこに重畳される電流の有無が監視信号のデータを表すものとなっている。また、入出力子局４或いは入力子局７からの第一の監視信号が重畳される第一のエリア（図６に示すデータ信号エリアの後半エリアｂであり、以下、後半エリアｂという）と、高速入力子局１０からの第二の監視信号が重畳される第二のエリア（図６に示すデータ信号エリアの前半エリアａであり、以下、前半エリアａという）とに時分割されている。なお、この実施例では、伝送クロック信号の１周期をｔ０とした時、データ信号エリアのパルス幅間隔は（１／２）ｔ０から（３／４）ｔ０まで拡張されるが、制御部１から入力される制御並列データ１３の各データの値に応じたものであれば、その幅に制限はなく適宜に決めればよい。更に、伝送クロック信号の１周期の前半を電源電圧のレベルとし、後半を低電位レベルとしてもよい。

スタート信号ＳＴは、伝送クロック信号の高電位レベルと同じ電位レベルであって、伝送クロック信号の１周期より長い信号となっている。

親局入力部２５は監視信号検出手段３５と第一監視データ抽出手段３６で構成される。監視信号検出手段３５は、共通データ信号線ＤＰ、ＤＮを経由して入出力子局４、入力子局７および高速入力子局１０から送出された監視信号を検出する。監視信号のデータ値は、既述のように低電位レベルに重畳される電流の有無で表されており、スタート信号ＳＴが送信された後、入出力子局４、入力子局７および高速入力子局１０の各々から監視信号を受け取るものとなっている。そして、監視信号検出手段３５で検出された監視信号は、第一監視データ抽出手段３６に引き渡される。第一監視データ抽出手段３６は、タイミング発生手段３２からの後半エリアｂのタイミングに同期して、後半エリアｂに重畳された監視信号のデータを抽出する。そして、第一の監視信号のデータを直列の入力データとして入力データ部２６に送出する。

親局入力部２５は、また、第二監視データ抽出手段３７を備える。第二監視データ抽出手段３７は、タイミング発生手段３２からの前半エリアａのタイミングに同期して、前半エリアａに重畳された監視信号のデータをを抽出する。そして、第二の監視信号のデータを直列の入力データとして高速入力データ部２８に送出する。

入力データ部２６は、親局入力部２５から受け取った直列の入力データを並列（パラレル）データに変換し、監視並列データ１５として制御部１の入力ユニット１２へ送出する。また、高速入力データ部２８は、第二監視データ抽出手段３７から受け取った直列の入力データを並列（パラレル）データに変換し、高速監視並列データ１６として制御部１の高速入力ユニット１４へ送出する。

入力子局７は、図３に示すように、伝送受信手段４１、アドレス抽出手段４３、第一監視データ送信手段４５、低速用アドレスデータ記憶手段５１、低速用サイクルカウンタ最大値記憶手段５２、入力手段７１を有する子局入力部７０を備える。なお、この実施例の入力子局７は、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが子局入力部７０として機能するものとなっている。処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるが、子局入力部７０を構成する上記各手段のそれぞれの処理におけるＣＰＵ、ＲＡＭおよびＲＯＭとの関係は、説明の便宜上、図示を省略するものとする。

伝送受信手段４１は、共通データ信号線ＤＰ、ＤＮに伝送される伝送クロック信号を受けて、これをアドレス抽出手段４３に引き渡す。

アドレス抽出手段４３は、伝送クロック信号の始まりを示すスタート信号ＳＴの終了を起点としてパルスをカウントし、そのカウント値が低速用アドレスデータ記憶手段５１で設定された先頭のアドレスデータに基づく自局のアドレスデータと一致する後半エリアｂのタイミングで第一監視データ送信手段４５を有効にする。

第一監視データ送信手段４５は、アドレス抽出手段４３から引き渡された上記の一致するタイミングにより有効とされ、入力手段７１から引き渡されるデータに基づいて、トランジスタＴＲのベース電流を“ｏｎ”または“ｏｆｆ”とする。ベース電流が“ｏｎ”の場合、トランジスタＴＲは”ｏｎ”となり、共通データ信号線ＤＰ、ＤＮに監視信号である電流信号が出力される。

低速用サイクルカウンタ最大値記憶手段５２は、アドレス抽出手段４３とあわせて低速用サイクルカウンタとして機能するもので、アドレス抽出手段４３におけるパルスのカウントの最大値を設定する。この実施例では、伝送信号の１フレームサイクルのパルス（伝送クロック）の数は、図６に示すように２５６であるため、０が開始番地であることから最大値として２５５が記憶される。

入力手段７１は、入力部９からの入力データに基づき、監視データを第一監視データ送信手段４５に引き渡す。

高速入力子局１０も、入力子局７と同様に、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが高速子局入力部１００として機能するものとなっている。そして、子局入力部７０のＭＣＵと同様に、高速入力子局１０の処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。

図４に示すように、高速子局入力部１００の機能構成は、図３に示す子局入力部７０の第一監視データ送信手段４５、低速用アドレスデータ記憶手段５１、低速用サイクルカウンタ最大値記憶手段５２を、それぞれ、第二監視データ送信手段４６、高速用アドレスデータ記憶手段５３、高速用サイクルカウンタ最大値記憶手段５４に置き換えたものであり、その他は入力子局部７０と同じである。そこで、図４において、子局入力部７０と実質的に同じ部位には同符号を付し、その説明を簡略化または省略する。

高速用アドレスデータ記憶手段５３は、低速用アドレスデータ記憶手段５１と同じ機能を有するが、設定されるアドレスデータが異なるものとなっている。低速用アドレスデータは、伝送信号の１フレームサイクルのパルスの数を最大値として、それ以下の範囲で任意に設定されるデータであるが、高速用アドレスデータは、低速用アドレスデータの最大値（伝送信号の１フレームサイクルの数）より小さい数を最大値として、それより小さい範囲で設定されるものとなっている。この実施例では、低速用アドレスデータは２５５以下の範囲で設定され、高速用アドレスデータは３以下（０が開始番地であるため）の範囲で設定されるものとなっている。

高速用サイクルカウンタ最大値記憶手段５４は、低速用サイクルカウンタ最大値記憶手段５２と同様に、アドレス抽出手段４３におけるパルスのカウントの最大値を設定する。そして、アドレス抽出手段４３とあわせて高速用サイクルカウンタとして機能するものとなっている。ただし、低速用サイクルカウンタ最大値記憶手段５２で設定されるカウントの最大値は、伝送信号の１フレームサイクルのパルスの数であるのに対し、高速用サイクルカウンタ最大値記憶手段５４で設定されるカウントの最大値は、低速用サイクルカウンタ最大値記憶手段５２で記憶されているカウント値より小さい数となる。この高速用サイクルカウンタ最大値記憶手段５４で設定されるカウントの最大値が小さいほど、伝送応答は速いものとなる。なお、この実施例では０が開始番地であることから最大値として３が記憶される。

第二監視データ送信手段４６は、アドレス抽出手段４３から引き渡される、高速アドレスデータ設定手段５３で設定された自局のアドレスデータと一致する前半エリアａのタイミングにより有効とされ、入力手段７１から引き渡されるデータに基づいて、トランジスタＴＲのベース電流を“ｏｎ”または“ｏｆｆ”とする。ベース電流が“ｏｎ”の場合、トランジスタＴＲは”ｏｎ”となり、共通データ信号線ＤＰ、ＤＮに監視信号である電流信号が出力される。

出力子局６および入出力子局４も、入力子局７と同様、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、これらＭＣＵが子局出力部６０或いは子局入出力部４０として機能するものとなっている。そして、子局入力部７０のＭＣＵと同様に、出力子局６或いは入出力子局４の処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。

図５に示すように、子局出力部６０の機能構成は、図３に示す子局入力部７０の第一監視データ送信手段４５を第一制御データ抽出手段４４に、入力手段７１を出力手段６１に置き換えたものであり、その他は入力子局部７０と同じである。そこで、図５において、子局入力部７０と実質的に同じ部位には同符号を付し、その説明を簡略化または省略する。

第一制御データ抽出手段４３は、アドレス抽出手段４３において低速用アドレスデータ記憶手段５１で設定された先頭のアドレスデータに基づく自局のアドレスデータと一致したときに引き渡される伝送クロック信号からデータ値を抽出し子局制御データを出力手段６１に引き渡す。なお、子局出力部６０のアドレス抽出手段４３も、子局入力部７０のアドレス抽出手段４３と同様に、２５６進カウンタ（第一アドレスカウンタ設定手段５２）と、２５６以下の範囲で設定されるアドレスデータ（第一アドレスデータ）に基づきデータを抽出する。

出力手段６１は、第一制御データ抽出手段４３から引き渡された子局制御データに基づく出力情報を出力部８に出力し、出力部を動作させ、或いは停止させる。

子局入出力部４０の機能構成は、子局出力部６０と子局入力部７０を組み合わせた双方の機能を備えた構成であり、各々の構成要素は子局出力部６０と子局入力部７０と同じであるため説明を省略する。

この制御・監視信号伝送システムでは、低速用アドレスが設定されている入力子局７から送出される第一の監視信号は、後半エリアｂに重畳され、この第一の監視信号に基づき、図６の上段に示すように、親局２で低速データとして抽出される。入力子局７に低速用アドレスを設定する低速用アドレスデータは、記述のように、伝送信号の１フレームサイクルのパルスの数を最大値として、それ以下の範囲で任意に設定されるデータである。従って、第一の監視信号は、各入力子局７から１フレームサイクルに１回のみ出力されることとなり、低速データの伝送応答速度Ｔｃは、伝送クロック信号の１フレームサイクルと等しくなる。

一方、高速用アドレスが設定されている高速入力子局１０から送出される第二の監視信号は、前半エリアａに重畳され、この第二の監視信号に基づき、図６の下段に示すように、親局２で高速データとして抽出される。高速入力子局１０に高速用アドレスを設定する高速用アドレスデータは、記述のように、低速用アドレスデータの最大値（伝送信号の１フレームサイクルの数）より小さい数を最大値として、それより小さい範囲で設定されるデータである。そして、この実施例では、開始番地を０として最大値３とされている。従って、第二の監視信号は、各高速入力子局１０から伝送クロック４つ毎に出力されることとなり、高速データの伝送応答周期Ｔｈｃは低速データの伝送応答周期Ｔｃの１／６４（４÷２５６）となる。つまり、６４倍の伝送応答速度となる。なお、高速入力子局１０の入力数は、この実施例では多くても４つである。

１ 制御部
２ 親局
４ 入出力子局
５ 被制御装置
６ 出力子局
７ 入力子局
８ 出力部
９ 入力部
１１ 出力ユニット
１２ 入力ユニット
１３ 高速入力ユニット
１４ 制御並列データ
１５ 監視並列データ
１６ 高速理監視並列データ
２１ 出力データ部
２３ タイミング発生部
２４ 親局出力部
２５ 親局入力部
２６ 入力データ部
２８ 高速入力データ部
３１ ＯＳＣ（発振回路）
３２ タイミング発生手段
３３ 制御データ発生手段
３４ ラインドライバ
３５ 監視信号検出手段
３６ 第一監視データ抽出手段
３７ 第二監視データ抽出手段
４０ 子局入出力部
４１ 伝送受信手段
４３ アドレス抽出手段
４４ 制御データ抽出手段
４５ 第一監視データ送信手段
４６ 第二監視データ送信手段
５１ 低速用アドレスデータ記憶手段
５２ 低速用サイクルカウンタ最大値記憶手段
５３ 高速用アドレスデータ記憶手段
５４ 高速用サイクルカウンタ最大値手段
６１ 出力手段
７１ 入力手段
８０ 出力部一体型子局
９０ 入力部一体型子局
１００ 高速子局入力部
１１０ 入力部一体型高速子局
ＴＲ トランジスタ

Claims (1)

1. 親局と複数の子局が共通データ信号線で接続され、
   前記共通データ信号線に伝送される伝送信号は、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、伝送クロックの１周期毎に、その前半または後半が所定の電源電圧のレベルとされ、前記電源電圧のレベルとなっていない後半または前半内における予め定められた所定の期間がデータ信号エリアとされたものであり、
   前記データ信号エリアは、第一の監視信号が重畳される第一のエリアと、第二の監視信号が重畳される第二のエリアとに時分割され、
   前記伝送信号のスタート信号の終了を起点としてカウントを開始し、カウンタ値が前記伝送信号の１フレームサイクルの前記伝送クロックの数に相当する第一のサイクルカウンタを備える前記子局は、前記第一のエリアに前記第一の監視信号を重畳し、
   前記伝送信号のスタート信号の終了を起点としてカウントを開始し、前記第一のサイクルカウンタのカウント値より小さい数を最大カウント値とする第二のサイクルカウンタを備える前記子局は、前記第二のエリアに前記第二の監視信号を重畳することを特徴とする制御・監視信号伝送システム。
   
   

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