JPWO2014115561A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JPWO2014115561A1
JPWO2014115561A1 JP2014558509A JP2014558509A JPWO2014115561A1 JP WO2014115561 A1 JPWO2014115561 A1 JP WO2014115561A1 JP 2014558509 A JP2014558509 A JP 2014558509A JP 2014558509 A JP2014558509 A JP 2014558509A JP WO2014115561 A1 JPWO2014115561 A1 JP WO2014115561A1
Authority
JP
Japan
Prior art keywords
electrode pad
conductive
conductive post
region
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014558509A
Other languages
English (en)
Other versions
JP6032294B2 (ja
Inventor
瑶子 中村
瑶子 中村
典弘 梨子田
典弘 梨子田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Application granted granted Critical
Publication of JP6032294B2 publication Critical patent/JP6032294B2/ja
Publication of JPWO2014115561A1 publication Critical patent/JPWO2014115561A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/11318—Manufacturing methods by local deposition of the material of the bump connector in liquid form by dispensing droplets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

半導体チップ個々の実装品質を向上させることができる半導体装置を提供する。本発明の半導体装置は、半導体チップと、前記半導体チップの一方の面に備えた第１電極パッド及び第２電極パッドと、前記第１電極パッドに接合材で接合された第１導電性ポストと、前記第２電極パッドに接合材で接合された複数の第２導電性ポストと、前記半導体チップの一方の面に対向して配置され、前記第１導電性ポストおよび前記第２導電性ポストが接続される電気回路が形成されたプリント基板とを備え、前記第１導電性ポストに近い側の前記第２導電性ポストは、前記第１導電性ポストの前記接合材と前記第２導電性ポストの前記接合材とが結合しない距離の短絡防止領域を避けて配列されている。

Description

本発明は、半導体装置内の絶縁基板に実装された半導体チップの電極が、導電性ポストを介して前記半導体装置内に封止されたプリント基板へ電気的に接続された半導体装置に関する。
電力変換装置、無停電電源装置、工作機械、産業用ロボット等では、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やパワーＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のパワー半導体素子を搭載した半導体装置が使用されている。
この半導体装置として、導電パターン付絶縁基板の表裏に銅ブロックを配置し、おもて側の銅ブロックにＩＧＢＴチップ及びダイオードチップを配置し、ＩＧＢＴチップ及びダイオードチップとプリント基板との間を複数のインプラントピンで接続するようにした半導体装置が提案されている（例えば、特許文献１参照）。
また、他の半導体装置として、絶縁板上に形成された金属箔上に接合された少なくとも一つの半導体素子（半導体チップ）と、半導体素子（半導体チップ）に対向して配置されたプリント基板と、このプリント基板の第１及び第２の主面に形成された金属箔の少なくとも一つと半導体素子（半導体チップ）の主電極の少なくとも一つとを電気的に接続する複数のポスト電極とを備えた半導体装置が提案されている（例えば、特許文献２参照）。
この特許文献２に記載の半導体装置は、図１２及び図１３に示すように、半導体チップの主電極が複数のポスト電極（導電性ポスト）により電気的に接続されるタイプの半導体モジュールである。半導体モジュール２０１は、絶縁基板２０２と、絶縁基板２０２に対向させたインプラントプリント基板２０３（以下、単にプリント基板と称す）とがアンダーフィル材，樹脂材，等２０４により封止されて一体的になった構造を有する。絶縁基板２０２上には、複数の半導体チップ２０５が実装されている。
さらに、この半導体モジュール２０１は、樹脂ケースによりパッケージングされ（図示せず）、例えば、汎用ＩＧＢＴモジュールとして機能する。絶縁基板２０２は、絶縁板２０６と、絶縁板２０６の下面にＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）法で形成された金属箔２０７と、絶縁板２０６の上面に同じくＤＣＢ法で形成された複数の金属箔２０８とを備えている。金属箔２０８の上には、錫（Ｓｎ）−銀（Ａｇ）系の鉛フリーの半田層２０９を介して半導体チップ２０５が接合されている。
また、プリント基板２０３は例えば、樹脂層２１３を中心部に配置し、その上面と下面に金属箔２１４がパターン化されて形成され、これら金属箔２１４が保護層２１５で覆われて多層構造とされている。このプリント基板２０３には、複数のスルホール２１０が設けられている。このスルホール２１０内には、上面及び下面の金属箔２１４間を電気的に接続する薄厚の筒状めっき層（図示しない）が設けられ、円筒状のポスト電極（導電性ポスト）２１１が筒状めっきを介して注入（インプラント）されている。
さらに、半導体チップ２０５は、図１２に示すように、上面中央部に比較的大面積で配設されたエミッタ電極パッド２０５ａと、このエミッタ電極パッド２０５ａの前方端部との間に形成された比較的小面積のゲート電極パッド２０５ｂとを備えている。そして、エミッタ電極パッド２０５ａには、例えば１列５本のポスト電極（導電性ポスト）２１１が２列平行に接合されている。また、ゲート電極パッド２０５ｂには１本のポスト電極（導電性ポスト）２１２が接合されている。
また、半導体装置に搭載された大電流用の半導体チップでは、発熱量が多いので半導体チップの温度分布を均一化するために、種々の方策がとられている。
例えば、上部電極層の抵抗の場所的分布の影響を受け、上部電極層内における複数の接続部の平面配置条件に依存して温度上昇分布が定まる大電流用の半導体装置において、ジグザグ状に接続部を配置することにより、半導体チップの温度分布を均一化するようにした半導体装置が提案されている（例えば、特許文献３参照）。
また、ＩＧＢＴのエミッタ電極が形成されている面側に、セラミックス材の支持体に設けた複数の貫通孔に銅ポストを形成した電極用部材を半田接合し、エミッタ電極に複数の銅ポストを半田接合することにより、ＩＧＢＴに発生する熱が電極部材へと移動して放熱されるとともに、ＩＧＢＴの構成材料と銅との間に熱膨張率差があっても、半田接合界面に加わる応力を低減して歪を小さく抑え、クラックの発生を減少させるようにした半導体装置が提案されている（例えば、特許文献４参照）。この特許文献４に記載された半導体装置では、支持体の中央部の銅ポストの断面積（径）を周縁部の銅ポストの径より大きくして熱応力の小さい中央部に断面積の大きな銅ポストを形成し、熱応力の大きい縁部に断面積の小さい銅ポストを数多く配置するようにしている。このため、半田層を厚くするとともに、半田接合界面でのクラックの発生を抑えるようにしている。
この他、放熱性が劣る表面電極の中央部の温度上昇を抑制するために、半導体素子から表面電極の中央部及び金属ワイヤを介して外部電極に至るまでの合成抵抗を、半導体素子から表面電極の周縁部及び金属ワイヤを介して外部電極に至るまでの合成抵抗より大きくするか、または、金属ワイヤを表面電極の周縁部のみに接合する等の手法により、放熱性が劣る表面電極の中央部の温度上昇を抑制するようにした半導体装置も提案されている（例えば、特許文献５参照）。
さらに、ＩＧＢＴ等のパワー半導体装置は、チップ面の発熱による温度分布を均一化するために、ＩＧＢＴ等の半導体チップの表裏のチップ面に電極を備え、オン動作時に一方のチップ面の電極と他方のチップ面の電極の間で電流が流れる半導体装置であり、半導体チップの一方のチップ面の電極には複数のワイヤが不均一な配置分布で接続され、且つ、所定の基準に基づいて、一方のチップ面の周辺部に接続されるワイヤの本数は一方のチップ面の中心部に接続されるワイヤの本数よりも大きくするようにした半導体装置も提案されている（例えば、特許文献６参照）。
国際公開第２０１１／０８３７３７号パンフレット 特開２００９−６４８５２号公報 特開２００６−６６７０４号公報 特開２００６−２３７４２９号公報 特開２００３−１８８３７８号公報 特開２００８−１８６９５７号公報
しかしながら、上記特許文献１〜６に記載された従来例にあっては、半導体チップの温度上昇に着目して導電性ポストを半導体チップの一面の電極に接合するようにしているだけで、半導体チップの一面に二つ以上の電極パッドが配置されている場合に、電極パッド間での半田による短絡については全く考慮されていない。
すなわち、例えば特許文献２に記載されている半導体装置について説明すると、前述した図１２及び図１３に示すように、絶縁基板２０２の上面に形成された金属箔２０８上に半田２０９を介して半導体チップ２０５が載置されている。半導体チップ２０５のエミッタ電極パッド２０５ａには１列５本のポスト電極（導電性ポスト）２１１が２列平行に接合され、このエミッタ電極パッド２０５ａと端面との間に配置されたゲート電極パッド２０５ｂに１本のポスト電極（導電性ポスト）２１２が接合されている。このため、エミッタ電極パッド２０５ａに接合されたポスト電極２１１と、ゲート電極パッド２０５ｂに接合されるポスト電極２１２との間の間隔が短くなる。したがって、両ポスト電極２１１及び２１２の半田による接合時に個々のポスト電極２１１，２１２に形成されるフィレットによりエミッタ電極パッド２０５ａとゲート電極パッド２０５ｂとの間の半田の体積が増えやすく、それぞれの電極パッド側に半田が分離しない状態となるブリッジが形成されるおそれがある。このため、エミッタ電極パッド２０５ａ及びゲート電極パッド２０５ｂ間の短絡による接続不良が発生する場合がある。
また、同様に、半導体チップ２０５と絶縁基板２０２との間や半導体チップ２０５とポスト電極２１１及び２１２を固定したプリント基板２０３との間に大きな位置ズレが生じた際には、それぞれの電極パッドに対応するポスト電極が決まった位置に配置されず、異なった電極へ接合されるおそれもあり、エミッタ電極パッド２０５ａ及びゲート電極パッド２０５ｂ間に接続不良が発生するという未解決の課題がある。
また、ナノＡｇ等に代表される金属粒子などの固体拡散接合材を用いた場合においても、接合時の加圧等のプロセスにより接合材が水平面へ広がる場合があるため、上記半田と同じく半導体チップのそれぞれの電極パッド上の接合材が接触し、短絡による接続不良が発生する場合もあるという未解決の課題がある。
さらに、最近適用が進むＳｉＣ半導体等に代表されるワイドバンドギャップ（ＷＢＧ：Ｗｉｄｅ ｂａｎｄｇａｐ）デバイスは、ウエハの欠陥による歩留りの都合上、２ｍｍ〜５ｍｍ角程度の小型半導体チップのマルチチップ実装を図ることにより、大容量化する必要がある。この小型半導体チップは従来のＳｉを用いた場合と比較してＤＣＢ基板と半導体チップ間及び半導体チップと導電性ポストを有するプリント基板との位置決めが難しく、所定の電極パッドと導電性ポストとの接合が難しくなる上に、多くの半導体チップを用いて並列接続するため、上記のような半導体チップの接続不良が起こるとモジュールの歩留りを向上させることが困難であると予想されるという未解決の課題がある。
そこで、本発明は、上述した従来例の未解決の課題に着目してなされたものであり、半導体チップ個々の実装品質を向上させることができる半導体装置を提供することを目的としている。
上記目的を達成するために、本発明に係る半導体装置の一態様は、半導体チップと、この半導体チップの一方の面に備えた第１電極パッド及び第２電極パッドと、第１電極パッドに接合材で接合された第１導電性ポストと、第２電極パッドに接合材で接合された複数の第２導電性ポストと、半導体チップの一方の面に対向して配置され、第１導電性ポストおよび第２導電性ポストが接続される電気回路が形成されたプリント基板とを備えている。そして、第１導電性ポストに近い側の前記第２導電性ポストは、第１導電性ポストの接合材と第２導電性ポストの前記接合材とが結合しない距離の短絡防止領域を避けて配列されている。
第１電極パッドと第２電極パッドとのギャップは、第１導電性ポストおよび第２導電性ポストの直径、第１電極パッドおよび第２電極パッドの幅、半田の量などを検討して決定される。概ね、このギャップは５０μｍ以上２００μｍ以下が望ましく、１００μｍがより望ましい。
本発明によれば、半導体チップの一方の面に備えた第１電極パッド及び第２電極パッドに個別に接合材で接合された第１導電性ポスト及び複数の第２導電性ポストとを有する場合に、第１導電性ポストに近い側の第２導電性ポストを、第１導電性ポストの接合材と第２の導電性ポストの接合材とが結合しない距離の短絡防止領域を避けて配列したので、第１導電性ポストと、この第１導電性ポストに近い側の第２導電性ポストとが接合材で短絡されることを確実に防止することができる。したがって、半導体チップ個々の実装品質を向上させることができる。
本発明の半導体装置における等価回路の例を示す回路図である。 本発明の第１の実施形態を示す断面図である。 本発明の第１の実施形態の半導体チップの平面図である。 本発明の第１の実施形態の半導体チップの導電性ポストを接合した状態の平面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明する図である。 本発明の第２の実施形態を示す半導体チップの平面図である。 本発明の第３の実施形態を示す半導体チップの平面図であり、（ａ）は中間サブ領域の導電性ポストの間隔が外側サブ領域の導電性ポストの間隔より狭く設定した例を示し、（ｂ）は中間サブ領域の導電性ポストの間隔が外側サブ領域の導電性ポスト間隔より広く設定した例を示す。 本発明の第４の実施形態を示す半導体チップの平面図である。 本発明の第５の実施形態を示す半導体チップの平面図であり、（ａ）は内側サブ領域及び中間サブ領域の導電性ピン間隔に対して外側サブ領域の導電性ピン間隔を狭く設定した例を示し、（ｂ）は中間サブ領域への導電性ピンの配置を省略した例を示す。 本発明の第６の実施形態を示す半導体チップの平面図である。 本発明に係る半導体装置としてのパワー半導体モジュールの第７の実施形態を示す断面図である。 従来例を示す平面図である。 は図１２のＡ−Ａ線上の断面図である。
以下、本発明の実施の形態の一例について図面を参照して説明する。
図１は、本発明の半導体装置における等価回路の例を示す回路図である。この半導体装置は、第１トランジスタＱ１、第１ダイオードＤ１、第２トランジスタＱ２、第２ダイオードＤ２、第１コレクタ端子Ｃ１、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２、中間端子Ｃ２／Ｅ１、第２エミッタ端子Ｅ２を備えている。
第１トランジスタＧ１のコレクタと、第１ダイオードＤ１のカソードが電気的に接続され、第１トランジスタＧ１のエミッタと、第１ダイオードＤ１のアノードが電気的に接続されている。第２トランジスタＧ２のコレクタと、第２ダイオードＤ２のカソードが電気的に接続され、第２トランジスタＧ２のエミッタと、第２ダイオードＤ２のアノードが電気的に接続されている。
第１コレクタ端子Ｃ１は、第１トランジスタＧ１のコレクタと、第１ダイオードＤ１のカソードに電気的に接続されている。第１ゲート端子Ｇ１は、第１トランジスタＧ１のゲートと電気的に接続されている。第２ゲート端子Ｇ２は、第２トランジスタＧ２のゲートと電気的に接続されている。中間端子Ｃ２／Ｅ１は、第１トランジスタＧ１のエミッタと、第１ダイオードＤ１のアノードと、第２トランジスタＧ２のコレクタと、第２ダイオードＤ２のカソードに電気的に接続されている。第２エミッタ端子Ｅ２は、第２トランジスタＧ２のエミッタと電気的に接続されている。
本発明の半導体装置は、第１トランジスタＧ１と第２トランジスタＧ２に、例えばＩＧＢＴやパワーＭＯＳＦＥＴなどのスイッチングデバイスを用いられる。第１ダイオードＤ１と第２ダイオードＤ２は、フリー・ホイーリング・ダイオードとして用いられている。
図２は、本発明の第１の実施形態を示す断面図である。定格電流の大きなパワー半導体装置用のトランジスタでは、定格電流の小さな半導体チップを並列に用いて全体として定格電流を大きくすることが行なわれる。図２には、図１の破線で示した第１トランジスタと、第１コレクタ端子Ｃ１の部分を２つの半導体素子１１Ａ，１１Ｂおよび２つのピン状導電体２０でそれぞれ並列に形成したものを示している。
絶縁基板１２は、伝熱性の良いアルミナ等のセラミックス基板１５と、このセラミックス基板１５の表裏面に個別に貼り付けられた銅板１６ａ及び１６ｂとで構成されている。
絶縁基板１２のおもて面側の銅板１６ａには、銅板１６ａ上に配置された複数のパワーデバイスの間を接続するための所定の半導体回路１３が形成されている。
図２では図示しないが、半導体チップ１１Ａ及び１１Ｂのおもて面には、制御電極パッド１１ａと、エミッタ電極パッド１１ｂとが形成され、半導体チップ１１Ａ及び１１Ｂの裏面には、おもて面のエミッタ電極パッド１１ｂへ対向する位置にコレクタ電極パッドがそれぞれ形成されている。そして、絶縁基板１２の銅板１６ａは、半導体チップ１１Ａ及び１１Ｂの裏面にある各コレクタ電極パッドが半田１７を介して電気的に接続されている。半導体チップ１１Ａ及び１１Ｂは、シリコン基板で形成したものでもよいし、ＳｉＣ基板で形成したものでもよい。
ピン状導電体２０（第１コレクタ端子Ｃ１）は、絶縁基板１２の銅板１６ａに電気的に接続されている。半導体チップ１１Ａ及び１１Ｂの上方には、配線回路を構成するプリント基板１４が半導体チップ１１Ａ及び１１Ｂの上面から所定距離離間して備えられている。
第１導電性ポスト１８ａは、制御電極パッド１１ａとプリント基板１４の配線回路とを半田１９を介してそれぞれ電気的に接続している。
複数の第２導電性ポスト１８ｂは、エミッタ電極パッド１１ｂとプリント基板１４の配線回路とを半田１９を介してそれぞれ電気的に接続している。
樹脂封止材２４は、ピン状導電体２０（第１コレクタ端子Ｃ１）の一端と、絶縁基板１２の裏面の銅板１６ｂを外部に露出した状態で、絶縁基板１２、半導体チップ１１Ａ及び１１Ｂ、制御電極パッド１１ａ、エミッタ電極パッド１１ｂ、コレクタ電極パッド、ピン状導電体２０（第１コレクタ端子Ｃ１）、第１導電性ポスト１８ａ、第２導電性ポスト１８ｂ、および、プリント基板１４等を封止している。
図２では、絶縁基板１２の銅板１６ａ上で、第１トランジスタＱ１を構成する半導体チップ１１Ａ及び１１Ｂと、その背後に第１ダイオードＤ１を構成する半導体チップ（図示せず）とが前後方向に配置された状態を示している。すなわち、第１トランジスタＱ１と第１ダイオードＤ１は、絶縁基板１２の銅板１６ａとプリント基板１４とによって、逆並列に接続されている。上述のように、プリント基板１４には、一方の面となる裏面から下方に延長して一本の第１導電性ポスト１８ａと複数本の第２導電性ポスト１８ｂが配設されている。ピン状導電体２０（第１コレクタ端子Ｃ１）は、絶縁基板に上方へ向かって配設され、プリント基板１４を貫通して外部に導出される。
なお、図１のように半導体チップ１１Ａ及び１１Ｂを絶縁基板１２の銅板１６ａ上で左右方向に配置せずに、前後方向に並べて配置することもできる。
図３に示すように、半導体チップ１１Ａ及び１１Ｂは、おもて面側に、比較的小さな面積を有する制御電極パッド１１ａが形成され、半導体チップの中央部に比較的大きな面積を有するエミッタ電極パッド１１ｂが形成されている。制御電極パッド１１ａは、上記第１電極パッドとしてベース電極の役割を果たしている。エミッタ電極パッド１１ｂは、上記第２電極パッドに相当する。
図４に、制御電極パッド１１ａ上の第１導電性ポスト１８ａと、エミッタ電極パッド１１ｂ上の第２導電性ポスト１８ｂの配置を例示した。図４では、第１導電性ポスト１８ａを１本、第２導電性ポスト１８ｂを９本用いている。エミッタ電極１１ｂは、プリント基板１４を介して図示しない外部接続用端子（エミッタ端子Ｅ１）を構成するピン状導電体（ピン端子）へ電気的に接続されている。
各半導体チップ１１Ａ及び１１Ｂのエミッタ電極パッド１１ｂには、制御電極パッド１１ａに接合される第１導電性ポスト１８ａの近傍領域に、例えば第１導電性ポスト１８ａが制御電極パッド１１ａの中心に接合された状態における第１導電性ポスト１８ａの中心を中心とする半円形の導電性ポストの接合を禁止する短絡防止領域Ａｓが設定されている。
この短絡防止領域Ａｓは、接合材としての例えば半田による第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂの接合時に、隣接する第１導電性ポスト１８ａと第２導電性ポスト１８ｂに個別にフィレットが形成される際に、両者のフィレットが互いに結合してブリッジが形成されることを防止できる程度の半径以上の半径を有する半円状に設定されている。好ましくは、絶縁基板１２の銅板１６ａ上の半導体チップ１１Ａ及び１１Ｂの設置位置と、第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂを有するプリント基板１４の設置位置との水平面内の相対位置ズレが許容最大値であるときに、第１導電性ポスト１８ａと、この第１導電性ポスト１８ａに一番近い第２導電性ポスト１８ｂとにそれぞれ形成されるフィレットが互いに結合しない半径に設定されている。
したがって、プリント基板１４に固定された各第２導電性ポスト１８ｂは、エミッタ電極パッド１１ｂの半導体チップ１１Ａ及び１１Ｂの短絡防止領域Ａｓの外側で且つエミッタ電極パッド１１ｂの周縁部に沿って配列されるようにプリント基板１４に位置決めして例えば半田等の接合部材によって固定されている。
すなわち、エミッタ電極パッド１１ｂへの第２導電性ポスト１８ｂの接合形態が、図４に示すように、中央部と制御電極パッド１１ａ側を開けた状態となるように第２導電性ポスト１８ｂがプリント基板１４に平面から見て例えば逆Ｕ状に配列されて位置決め固定されている。
そして、パワー半導体モジュール１０の各構成要素は、例えば熱硬化性樹脂のエポキシ樹脂材料による樹脂封止材２４によってモールド成型され、保護される。その結果、パワー半導体モジュール１０の外形は、全体として平面視で矩形形状をなす直方体状のモールド成形体２５として形成されている。このとき、絶縁基板１２の裏面側の銅板１６ｂは、その下面がモールド成形体２５の底面と面一か底面より僅かに突出している。
次に、上記構成を有する本発明のパワー半導体モジュールの製造方法について図５を伴って説明する。なお、制御電極パッド１１ａ及び第１導電性ポスト１８ａは、図５中で図示していないが、下記文章で説明している。
先ず、図５（ａ）に示すように、絶縁基板１２の銅板１６ａ上に半田等の接合材１７によって半導体チップ１１Ａ及び１１Ｂを実装する。
次いで、図５（ｂ）に示すように、絶縁基板１２に実装された半導体チップ１１Ａ及び１１Ｂにおいて、制御電極パッド１１ａ上とエミッタ電極パッド１１ｂ上に、制御電極パッド１１ａの第１導電性ポスト１８ａと接合する位置、及び、エミッタ電極パッド１１ｂの第２導電性ポスト１８ｂと接合する位置にそれぞれ接合材２１を塗布する。
例えば、接合材２１として液相接合するペースト状半田（接合材）２１を使用する場合、ディスペンサー等を用いてペースト状半田（接合材）２１を部分的に塗布する。ペースト状半田２１の塗布量は、第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂが制御電極パッド１１ａ及びエミッタ電極パッド１１ｂ上に、それぞれ接合後の所定の半田厚さに対応する体積となるように塗布する。
ワイドバンドギャップ（ＷＢＧ）デバイスを用いられた半導体装置の製造に使用する半田としては、ワイドバンドギャップ（ＷＢＧ）デバイスの高温動作に対応するため高温鉛フリー半田を用いる。具体的には、ＳｎＡｇＣｕＮｉＧｅ系半田、Ｓｎ３．５％Ａｇ半田等のＳｎＡｇ系半田、Ｓｎ５％Ｓｂ半田等のＳｎＳｂ系半田、ＳｎＡｇＣｕ系半田、ＳｎＡｇＢｉ系半田、ＳｎＣｕＢｉ系半田、ＳｎＣｕ系半田、ＳｎＡｕ系半田、ＡｕＳｉ系半田、ＡｇＳｉ系半田、ＡｇＧｅ系半田等が該当する。
これらの高温鉛フリー半田の特徴として、濡れ性の低下が懸念されるため、ブリッジを形成させないために制御電極パッド１１ａ付近の第２導電性ポスト１８ｂは短絡防止領域Ａｓの外側に配置する。
次いで、図５（ｃ）に示すように、絶縁基板１２の銅板１６ａに形成した嵌合孔２２内に外部接続用端子（コレクタ端子Ｃ１）としてのピン状導電体（ピン端子）２０を嵌合させる。次いで、ピン状導電体２０をプリント基板１４に形成した貫通孔１４ａに挿通させ、ピン状導電体２０を案内としてプリント基板１４を半導体チップ１１Ａ及び１１Ｂの上方から下降させる。
そして、プリント基板１４に固定された第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂは、ペースト状半田２１に接触した状態で、リフロー炉へ導入してリフロー処理する。これにより、第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂは、制御電極パッド１１ａ及びエミッタ電極パッド１１ｂにそれぞれ接合される。
各半導体チップ１１Ａ及び１１Ｂのエミッタ電極パッド１１ｂには短絡防止領域Ａｓが設定されているので、この短絡防止領域Ａｓ内には導電性ポスト１８ｂが接合されることがない。このため、制御電極パッド１１ａに接合される第１導電性ポスト１８ａと、第１導電性ポスト１８ａに隣接する第２導電性ポスト１８ｂとの間に、半田付け時に発生する各フィレットが互いに連結することがない十分な間隔を確保できる。したがって、第１導電性ポスト１８ａに形成されるフィレットとこれに一番近い第２導電性ポスト１８ｂに形成されるフィレットとがブリッジ状態となることを確実に防止することができ、制御電極パッド１１ａ及びエミッタ電極パッド１１ｂ間の短絡を確実に防止することができる。
その後、接合された絶縁基板１２と、半導体チップ１１Ａ及び１１Ｂと、プリント基板１４とを熱硬化性樹脂のエポキシ樹脂材料による樹脂封止材２４よってモールド成型して半導体装置としてのパワー半導体モジュール１０が形成される。
このように、上記第１の実施形態によると、半導体チップ１１Ａ及び１１Ｂの一面に複数の電極パッド１１ａ，１１ｂが形成されている場合に、多くの第２導電性ポスト１８ｂが接合される電極パッド１１ｂの制御電極パッド１１ａの近傍領域に短絡防止領域Ａｓを形成している。このため、電極パッド１１ａ及び１１ｂに第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂを半田付けする際に、第１導電性ポスト１８ａとこれに隣接する第２導電性ポスト１８ｂとの間に半田付けの際に形成される各フィレットが結合することがない十分な間隔を確保することができる。
したがって、第１導電性ポスト１８ａと第２導電性ポスト１８ｂとの間にフィレットが結合してブリッジ状態が生じることを確実に防止することができ、電極パッド１１ａと電極パッド１１ｂとの間の短絡を確実に防止することができ、接続不良の発生を回避することができる。これにより、パワー半導体モジュール１０の半導体チップ個々の実装品質を向上させることができ、パワー半導体モジュール１０の信頼性を確保することができる。
しかも、中央部の第２導電性ポスト数に対して周辺部の第２導電性ポスト１８ｂの数が多く設定されているので、パワーサイクル信頼性試験において熱の影響を受け易い半導体チップの中央部でのクラック等による劣化を回避することができ、寿命の長いパワー半導体モジュールを提供することができる。
なお、上記第１の実施形態では、半導体チップ１１Ａ及び１１Ｂの電極パッド１１ａ及び１１ｂと、プリント基板１４に固定した第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂとをそれぞれ半田付けする場合について説明したがこれに限定されるものはない。すなわち、接合材として半田に代えてナノＡｇに代表される金属粒子を用いた固相拡散接合材を適用することができる。
このように、接合材として固相拡散接合材を適用する場合には、半導体チップ１１Ａ及び１１Ｂの第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂの接合位置に固相拡散接合材を部分的にディスペンサー等により塗布する。そして、固相拡散接合材上にプリント基板１４に固定された第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂを接触させた状態で、加熱・加圧することにより、第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂは、固相拡散接合材を介して電極パッド１１ａ及び１１ｂとそれぞれ電気的に接合される。
このように、固相拡散接合材を用いたパワー半導体モジュール１０の製造方法においても、半導体チップ１１Ａ及び１１Ｂに短絡防止領域Ａｓが形成されている。このため、加圧加熱接合等のプロセスにより固相拡散接合材が水平面に拡がる場合に、それぞれの半導体チップ１１Ａ及び１１Ｂ上の異なる電極パッド上に塗布された固相拡散接合材が接触することがなく、接合材の短絡による接続不良を回避することができる。
次に、本発明の第２の実施形態について図６を伴って説明する。
この第２の実施形態は、複数の第２導電性ポスト１８ｂを円弧状に配列したものである。
すなわち、第２の実施形態では、図６に示すように、第２導電性ポスト１８ｂがエミッタ電極パッド１１ｂ上に半円形の短絡防止領域Ａｓ内を除く外側位置に円弧状例えばＣ字状に配置されている。
この第２の実施形態によると、エミッタ電極パッド１１ｂ上に配置する第２導電性ポスト１８ｂが短絡防止領域Ａｓを避ける外側に円弧状に配列されているので、上述した第１の実施形態と同様の作用効果を得ることができる。
次に、本発明の第３の実施形態を図７（ａ）及び図７（ｂ）を伴って説明する。
この第３の実施形態は、半導体チップ１１Ａ及び１１Ｂのエミッタ電極パッド１１ｂを制御電極パッド１１ａから離れる方向に分割したものである。
すなわち、第３の実施形態では、図７（ａ）及び図７（ｂ）に示すように、半導体チップ１１Ａ及び１１Ｂのエミッタ電極パッド１１ｂを制御電極パッド１１ａから後方に離れる方向に例えば３分割して、内側サブ領域ＳＡ１、中間サブ領域ＳＡ２及び外側サブ領域ＳＡ３を形成している。
そして、図７（ａ）の例では、内側サブ領域ＳＡ１では、前述した短絡防止領域Ａｓを避ける外側位置となる左右両端側に第２導電性ポスト１８ｂが一本ずつ配置されている。また、中間サブ領域ＳＡ２には、第２導電性ポスト１８ｂが、内側サブ領域ＳＡ１の第２導電性ポスト１８ｂに対応して左右両側に一本ずつ配置されているとともに、中央部に互いに接触するように３本の第２導電性ポスト１８ｂが配置されている。さらに、外側サブ領域ＳＡ３には、中間サブ領域ＳＡ２の左右両側の第２導電性ポスト１８ｂ及び左右方向の中央部の第２導電性ポスト１８ｂとの３本が配置されている。
また、図７（ｂ）の例では、内側サブ領域ＳＡ１では、前述した短絡防止領域Ａｓを避ける外側位置となる左右両端側に第２導電性ポスト１８ｂが一本ずつ配置されている。また、中間サブ領域ＳＡ２には、第２導電性ポスト１８ｂが、内側サブ領域ＳＡ１の第２導電性ポスト１８ｂより中央寄りの左右位置に一本ずつ配置されている。さらに、外側サブ領域ＳＡ３には、内側サブ領域ＳＡ１の左右両側の第２導電性ポスト１８ｂに対応して左右両側に１本ずつ配置されているとともに、これらの間に等間隔で２本の第２導電性ポスト１８ｂが配置されている。
この第３の実施形態によると、半導体チップ１１Ａ及び１１Ｂのエミッタ電極パッド１１ｂを制御電極パッド１１ａから後方へ離れる方向に３分割して内側サブ領域ＳＡ１、中間サブ領域ＳＡ２及び外側サブ領域ＳＡ３を形成し、各サブ領域ＳＡ１〜ＳＡ３にそれぞれ短絡防止領域Ａｓを避ける外側位置に第２導電性ポスト１８ｂを配置しているので、前述した第１及び第２の実施形態と同様の作用効果を得ることができる。
次に、本発明の第４の実施形態について図８に伴って説明する。
この第４の実施形態では、サブ領域での発熱量の偏りを防止するようにしたものである。
すなわち、第４の実施形態では、図８に示すように、半導体チップ１１Ａ及び１１Ｂのエミッタ電極パッド１１ｂが、前述した第３の実施形態と同様に、内側サブ領域ＳＡ１、中間サブ領域ＳＡ２及び外側サブ領域ＳＡ３に３分割されている。
そして、内側サブ領域ＳＡ１には、短絡防止領域Ａｓを避ける外側となる左右両側位置に１本ずつ第２導電性ポスト１８ｂを配置している。中間サブ領域ＳＡ２には、内側サブ領域ＳＡ１の左右の第２導電性ポスト１８ｂと同じ位置に第２導電性ポスト１８ｂが１本ずつ配置されているとともに、中央位置に１本の第２導電性ポスト１８ｂが配置され、計３本の第２導電性ポスト１８ｂが等間隔で配置されている。さらに、外側サブ領域ＳＡ３には、中間サブ領域ＳＡ２と同様の位置に３本の第２導電性ポスト１８ｂが等間隔で配置されている。
この第４の実施形態によると、半導体チップ１１Ａ及び１１Ｂのエミッタ電極パッド１１ｂを制御電極パッド１１ａから後方へ離れる方向に３分割して内側サブ領域ＳＡ１、中間サブ領域ＳＡ２及び外側サブ領域ＳＡ３を形成し、各サブ領域ＳＡ１〜ＳＡ３にそれぞれ短絡防止領域Ａｓを避ける外側位置に第２導電性ポスト１８ｂを配置しているので、前述した第１及び第２の実施形態と同様の作用効果を得ることができる。
しかも、中間サブ領域ＳＡ２と外側サブ領域ＳＡ３とで同列で同数の第２導電性ポスト１８ｂが等間隔で配置されているので、前述した第３の実施形態のように、第２導電性ポスト１８ｂの配置を粗密状態とする場合に生じる発熱量の偏りを防止して均一な発熱を行うことができる。すなわち、第２導電性ポスト１８ｂ同士が近接配置されて第２導電性ポスト１８ｂと接合している面積が大きいと、半導体チップ１１Ａ，１１Ｂに電流が流れた際に、半導体チップ１１Ａ，１１Ｂの抵抗が大きくなり、この分発熱量が増加し、発熱量の偏りを発生する。
しかしながら、第４の実施形態では、中間サブ領域ＳＡ２及び外側サブ領域ＳＡ３において、等間隔で等しい本数の第２導電性ポスト１８ｂが配置されているので、中間サブ領域ＳＡ２及び外側サブ領域ＳＡ３での第２導電性ポスト１８ｂによる抵抗値が過大になる領域がなく、発熱量を抑制することができる。
したがって、熱ストレスを少なくして第２導電性ポスト１８ｂと半田等の接合材、半導体チップ１１Ａ，１１Ｂの線膨張係数差による接続部分の不良（接合材クラック、剥離、半田引張応力により発生する半導体チップのクラック、ショート等）を抑制し、信頼性を向上させることができる。
次に、本発明の第５の実施形態について図９を伴って説明する。
この第５の実施形態では、半導体チップ１１Ａ，１１Ｂの中央部での発熱量を抑制するようにしたものである。
すなわち、第５の実施形態では、図９（ａ）に示すように、前述した第４の実施形態における図８の構成において、中間サブ領域ＳＡ２の左右方向の中央部の第２導電性ポスト１８ｂを省略したことを除いては図８と同様の構成を有する。
この図９（ａ）の構成によると、半導体チップ１１Ａ，１１Ｂの中央部に位置する中間サブ領域ＳＡ２の左右方向の中央部の第２導電性ポスト１８ｂを省略したことにより、半導体チップ１１Ａ，１１Ｂへの通電時に、中間サブ領域ＳＡ２の中央部の抵抗をさらに減少させることができ、半導体チップ１１Ａ，１１Ｂの中央部の発熱量をより抑制することができる。
さらには、図９（ｂ）に示すように、内側サブ領域ＳＡ１及び外側サブ領域ＳＡ３にそれぞれ左右両側位置に図９（ａ）に比較して径の太い第２導電性ポスト１８ｂを１本ずつ配置し、中間サブ領域ＳＡ２への第２導電性ポストの配置を省略することによっても、半導体チップ１１Ａ，１１Ｂの中央部の発熱量をより抑制することができる。この場合、半導体チップ１１Ａ，１１Ｂのエミッタ電極パッド１１ｂで必要な通電量は第２導電性ポスト１８ｂの径を太くすることにより賄うことができる。
なお、上記第３〜第５の実施形態においては、各サブ領域ＳＡ１〜ＳＡ３を長方形に形成した場合について説明したが、これに限定されるものではなく、制御電極パッド１１ａの第１導電性ポスト１８ａを中心とする円弧状に形成したり、ドッグレッグ状に形成したりすることができる。
次に、本発明の第６の実施形態について図１０を伴って説明する。
この第６の実施形態では、エミッタ電極パッドの分割方向をゲート電極パッドから離れる方向と直交する方向に分割するようにしたものである。
すなわち、第６の実施形態では、図１０に示すように、半導体チップ１１Ａ，１１Ｂのエミッタ電極パッド１１ｂを制御電極パッド１１ａから後方に離れる方向と直交する方向に例えば３分割して、左側サブ領域ＳＡ４、中央サブ領域ＳＡ５及び右側サブ領域ＳＡ６Ａを形成している。そして、左側サブ領域ＳＡ４及び右側サブ領域ＳＡ６には前側から後方に掛けて３本の第２導電性ポスト１８ｂを等間隔でそれぞれ配置している。中央サブ領域ＳＡ５には、短絡防止領域Ａｓを避ける外側に左右のサブ領域ＳＡ４及びＳＡ６と同列に２本の第２導電性ポスト１８ｂを配置している。
この第６の実施形態によると、半導体チップ１１Ａ及び１１Ｂのエミッタ電極パッド１１ｂを制御電極パッド１１ａから後方へ離れる方向と直交する方向に３分割して左側サブ領域ＳＡ４、中央サブ領域ＳＡ５及び右側サブ領域ＳＡ６を形成し、各サブ領域ＳＡ４〜ＳＡ６にそれぞれ短絡防止領域Ａｓを避ける外側位置に第２導電性ポスト１８ｂを配置しているので、前述した第１〜第５の実施形態と同様の作用効果を得ることができる。
しかも、第６の実施形態では、各サブ領域ＳＡ４〜ＳＡ６において、第２導電性ポスト１８ｂが疎密を生じることなく均一に配置されているので、半導体チップ１１Ａ，１１Ｂの発熱量を均一化できる。
なお、上記第６の実施形態においては、中央サブ領域ＳＡ５に２本の第２導電性ポスト１８ｂを配置する場合について説明したが、前述した第５の実施形態と同様に、中央サブ領域ＳＡ５の中央位置の第２導電性ポスト１８ｂを省略することにより、半導体チップ１１Ａ，１１Ｂの中央部の発熱量を減少させるようにしてもよい。
また、上記第１〜第６の実施形態では、半導体チップ１１Ａ及び１１Ｂに絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を搭載している場合について説明したが、これに限定されるものではなく、パワーＭＯＳＦＥＴを搭載する場合にも本発明を適用することができる。
さらに、配置する導電性ポストの本数及び位置は上記実施形態に限定されるものではなく、該当するモジュールや半導体チップの低下に対応した径や本数に基づいて任意に決定することができる。
また、上記第１〜第６の実施形態では、単に短絡阻止領域Ａｓを設ける場合について説明したが、これに限定されるものではなく、短絡阻止領域Ａｓ上に絶縁層を形成するようにしてもよい。
また、上記第１〜第６の実施形態では、半導体チップ１１Ａ，１１Ｂを搭載した絶縁基板１２及びプリント基板１４を樹脂封止材２４でモールド成型する場合について説明した。しかしながら、本発明は、上記構成に限定されるものではなく、図１１に示す構成を有するパワー半導体モジュール３４にも適用することができる。すなわち、パワー半導体モジュール３４は、金属性の放熱ベース３１上に半導体チップ１１Ａ，１１Ｂを搭載した絶縁基板１２を配置し、半導体チップ１１Ａ，１１Ｂとプリント基板１４に形成した第１導電性ポスト１８ａ及び第２導電性ポスト１８ｂとを半田１９によって電気的に接合されている。この接合状態で、外側を囲う樹脂ケース３２で覆い、この樹脂ケース３２内にゲル状絶縁封止材３３を充填することによりパワー半導体モジュール３４を形成する。
１０…パワー半導体モジュール
１１Ａ，１１Ｂ…半導体チップ
１１ａ…制御電極パッド（第１電極パッド）
１１ｂ…エミッタ電極パッド（第２電極パッド）
１２…絶縁基板
１３…半導体回路
１４…プリント基板
１４ａ…貫通孔
１５…セラミックス基板
１６ａ，１６ｂ…銅板
１７…半田（接合材）
１８ａ…第１導電性ポスト
１８ｂ…第２導電性ポスト
１９…半田（接合材）
２０…ピン状導電体（コレクタ端子Ｃ１）
２１…ペースト状半田（接合材）
２２…嵌合孔
２４…樹脂封止材
２５…モールド成形体
３１…放熱ベース
３２…樹脂ケース
３３…ゲル状絶縁封止材
３４…パワー半導体モジュール
Ｓａ…短絡防止領域
Ｑ１…第１トランジスタ
Ｑ２…第２トランジスタＣ１…コレクタ端子
Ｃ２／Ｅ１・・・中間端子
Ｄ１…第１ダイオード
Ｄ２…第２ダイオード
Ｇ１…第１ゲート端子
Ｇ２…第２ゲート端子
Ｅ２…第２エミッタ端子
ＳＡ１…内側サブ領域
ＳＡ２…中間サブ領域
ＳＡ３…外側サブ領域
ＳＡ４…左側サブ領域
ＳＡ５…中央サブ領域
ＳＡ６…右側サブ領域
また、同様に、半導体チップ２０５と絶縁基板２０２との間や半導体チップ２０５とポスト電極２１１及び２１２を固定したプリント基板２０３との間に大きな位置ズレが生じた際には、それぞれの電極パッドに対応するポスト電極が決まった位置に配置されず、異なった電極パッドへ接合されるおそれもあり、エミッタ電極パッド２０５ａ及びゲート電極パッド２０５ｂ間に接続不良が発生するという未解決の課題がある。
また、ナノＡｇ等に代表される金属粒子などの固体拡散接合材を用いた場合においても、接合時の加圧等のプロセスにより接合材が水平面へ広がる場合があるため、上記半田と同じく半導体チップのそれぞれの電極パッド上の接合材が接触し、短絡による接続不良が発生する場合もあるという未解決の課題がある。
上記目的を達成するために、本発明に係る半導体装置の一態様は、半導体チップと、この半導体チップの一方の面に備えた第１電極パッド及び第２電極パッドと、第１電極パッドに接合材で接合された第１導電性ポストと、第２電極パッドに接合材で接合された複数の第２導電性ポストと、半導体チップの一方の面に対向して配置され、第１導電性ポストおよび第２導電性ポストが接続される電気回路が形成されたプリント基板とを備えている。そして、第１電極パッドは、第２電極パッドの一辺中間部分に対向して配置され、複数の第２導電性ポストは、第１導電性ポストに近い側に配列される２つの第２導電性ポスト間に、第１導電性ポストの接合材と第２導電性ポストの接合材とが結合しない距離の短絡防止領域の一部が位置する配列とされている。
第１電極パッドと第２電極パッドとのギャップは、第１導電性ポストおよび第２導電性ポストの直径、第１電極パッドおよび第２電極パッドの幅、半田の量などを検討して決定される。概ね、このギャップは５０μｍ以上２００μｍ以下が望ましく、１００μｍがより望ましい。
本発明の半導体装置における等価回路の例を示す回路図である。 本発明の第１の実施形態を示す断面図である。 本発明の第１の実施形態の半導体チップの平面図である。 本発明の第１の実施形態の半導体チップの導電性ポストを接合した状態の平面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明する図である。 本発明の第２の実施形態を示す半導体チップの平面図である。 本発明の第３の実施形態を示す半導体チップの平面図であり、（ａ）は中間サブ領域の導電性ポストの間隔が外側サブ領域の導電性ポストの間隔より狭く設定した例を示し、（ｂ）は中間サブ領域の導電性ポストの間隔が外側サブ領域の導電性ポスト間隔より広く設定した例を示す。 本発明の第４の実施形態を示す半導体チップの平面図である。 本発明の第５の実施形態を示す半導体チップの平面図であり、（ａ）は内側サブ領域及び中間サブ領域の導電性ポスト間隔に対して外側サブ領域の導電性ポスト間隔を狭く設定した例を示し、（ｂ）は中間サブ領域への導電性ポストの配置を省略した例を示す。 本発明の第６の実施形態を示す半導体チップの平面図である。 本発明に係る半導体装置としてのパワー半導体モジュールの第７の実施形態を示す断面図である。 従来例を示す平面図である。 は図１２のＡ−Ａ線上の断面図である。
以下、本発明の実施の形態の一例について図面を参照して説明する。
図１は、本発明の半導体装置における等価回路の例を示す回路図である。この半導体装置は、第１トランジスタＱ１、第１ダイオードＤ１、第２トランジスタＱ２、第２ダイオードＤ２、第１コレクタ端子Ｃ１、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２、中間端子Ｃ２／Ｅ１、第２エミッタ端子Ｅ２を備えている。
第１トランジスタＱ１のコレクタと、第１ダイオードＤ１のカソードが電気的に接続され、第１トランジスタＱ１のエミッタと、第１ダイオードＤ１のアノードが電気的に接続されている。第２トランジスタＱ２のコレクタと、第２ダイオードＤ２のカソードが電気的に接続され、第２トランジスタＱ２のエミッタと、第２ダイオードＤ２のアノードが電気的に接続されている。
第１コレクタ端子Ｃ１は、第１トランジスタＱ１のコレクタと、第１ダイオードＤ１のカソードに電気的に接続されている。第１ゲート端子Ｇ１は、第１トランジスタＱ１のゲートと電気的に接続されている。第２ゲート端子Ｇ２は、第２トランジスタＱ２のゲートと電気的に接続されている。中間端子Ｃ２／Ｅ１は、第１トランジスタＱ１のエミッタと、第１ダイオードＤ１のアノードと、第２トランジスタＱ２のコレクタと、第２ダイオードＤ２のカソードに電気的に接続されている。第２エミッタ端子Ｅ２は、第２トランジスタＱ２のエミッタと電気的に接続されている。
本発明の半導体装置は、第１トランジスタＱ１と第２トランジスタＱ２に、例えばＩＧＢＴやパワーＭＯＳＦＥＴなどのスイッチングデバイスを用いられる。第１ダイオードＤ１と第２ダイオードＤ２は、フリー・ホイーリング・ダイオードとして用いられている。
図３に示すように、半導体チップ１１Ａ及び１１Ｂは、おもて面側に、比較的小さな面積を有する制御電極パッド１１ａが形成され、半導体チップの中央部に比較的大きな面積を有するエミッタ電極パッド１１ｂが形成されている。制御電極パッド１１ａは、上記第１電極パッドとしてベース電極の役割を果たしている。エミッタ電極パッド１１ｂは、上記第２電極パッドに相当する。
図４に、制御電極パッド１１ａ上の第１導電性ポスト１８ａと、エミッタ電極パッド１１ｂ上の第２導電性ポスト１８ｂの配置を例示した。図４では、第１導電性ポスト１８ａを１本、第２導電性ポスト１８ｂを９本用いている。エミッタ電極パッド１１ｂは、プリント基板１４を介して図示しない外部接続用端子（エミッタ端子Ｅ１）を構成するピン状導電体（ピン端子）へ電気的に接続されている。
次に、本発明の第６の実施形態について図１０を伴って説明する。
この第６の実施形態では、エミッタ電極パッドの分割方向をゲート電極パッドから離れる方向と直交する方向に分割するようにしたものである。
すなわち、第６の実施形態では、図１０に示すように、半導体チップ１１Ａ，１１Ｂのエミッタ電極パッド１１ｂを制御電極パッド１１ａから後方に離れる方向と直交する方向に例えば３分割して、左側サブ領域ＳＡ４、中央サブ領域ＳＡ５及び右側サブ領域ＳＡ６を形成している。そして、左側サブ領域ＳＡ４及び右側サブ領域ＳＡ６には前側から後方に掛けて３本の第２導電性ポスト１８ｂを等間隔でそれぞれ配置している。中央サブ領域ＳＡ５には、短絡防止領域Ａｓを避ける外側に左右のサブ領域ＳＡ４及びＳＡ６と同列に２本の第２導電性ポスト１８ｂを配置している。
１０…パワー半導体モジュール
１１Ａ，１１Ｂ…半導体チップ
１１ａ…制御電極パッド（第１電極パッド）
１１ｂ…エミッタ電極パッド（第２電極パッド）
１２…絶縁基板
１３…半導体回路
１４…プリント基板
１４ａ…貫通孔
１５…セラミックス基板
１６ａ，１６ｂ…銅板
１７…半田（接合材）
１８ａ…第１導電性ポスト
１８ｂ…第２導電性ポスト
１９…半田（接合材）
２０…ピン状導電体（コレクタ端子Ｃ１）
２１…ペースト状半田（接合材）
２２…嵌合孔
２４…樹脂封止材
２５…モールド成形体
３１…放熱ベース
３２…樹脂ケース
３３…ゲル状絶縁封止材
３４…パワー半導体モジュール
Ａｓ…短絡防止領域
Ｑ１…第１トランジスタ
Ｑ２…第２トランジスタ
Ｃ１…コレクタ端子
Ｃ２／Ｅ１・・・中間端子
Ｄ１…第１ダイオード
Ｄ２…第２ダイオード
Ｇ１…第１ゲート端子
Ｇ２…第２ゲート端子
Ｅ２…第２エミッタ端子
ＳＡ１…内側サブ領域
ＳＡ２…中間サブ領域
ＳＡ３…外側サブ領域
ＳＡ４…左側サブ領域
ＳＡ５…中央サブ領域
ＳＡ６…右側サブ領域
上記目的を達成するために、本発明に係る半導体装置の一態様は、半導体チップと、半導体チップの一方の面に備えた第１電極パッド及び第２電極パッドと、第１電極パッドに接合材で接合された第１導電性ポストと、第２電極パッドに接合材で接合された複数の第２導電性ポストと、半導体チップの一方の面に対向して配置され、第１導電性ポストおよび第２導電性ポストが接続される電気回路が形成されたプリント基板とを備えている。そして、第１電極パッドは、第２電極パッドの一辺中間部分に対向して配置され、第１導電性ポストに近い側の第２導電性ポストは、前記第１導電性ポストの前記接合材と前記第２導電性ポストの前記接合材とが結合しない距離の短絡防止領域を避けて配列され、且つ第１導電性ポストに近い側に配列される２つの第２導電性ポスト間に、短絡防止領域の一部が位置している。

Claims (8)

  1. 半導体チップと、
    前記半導体チップの一方の面に備えた第１電極パッド及び第２電極パッドと、
    前記第１電極パッドに接合材で接合された第１導電性ポストと、
    前記第２電極パッドに接合材で接合された複数の第２導電性ポストと、
    前記半導体チップの一方の面に対向して配置され、前記第１導電性ポストおよび前記第２導電性ポストが接続される電気回路が形成されたプリント基板とを備え、
    前記第１導電性ポストに近い側の前記第２導電性ポストは、前記第１導電性ポストの前記接合材と前記第２導電性ポストの前記接合材とが結合しない距離の短絡防止領域を避けて配列された
    ことを特徴とする半導体装置。
  2. 前記第１電極パッドは、前記第２電極パッドの一辺中間部分に対向して配置され、
    前記第１導電性ポストに近い側に配列される前記第２導電性ポストは、前記第２電極パッドの前記一辺の両端側で、前記短絡防止領域外の位置に接合される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１電極パッドは、前記第２電極パッドの一辺中間部分に対向して配置され、
    前記複数の第２導電性ポストは、円弧状で、かつ、前記第１導電性ポストに近い側に配列される２つの前記第２導電性ポスト間に前記短絡防止領域の一部が位置する配列である
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１導電性ポストに近い側に配列される２つの前記第２導電性ポストの間隔は、他の前記第２導電性ポストの間隔よりも広いことを特徴とする請求項３に記載の半導体装置。
  5. 前記短絡防止領域の上面に絶縁層を備えたことを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記絶縁層は、前記第１導電性ポストと前記第１電極パッドとの接合領域および第２導電性ポストと前記第２電極パッドとの接合領域を除いて、前記第１電極パッド、前記第２電極パッド、および前記半導体チップの表面をカバーしていることを特徴とする請求項５に記載の半導体装置。
  7. 前記第２電極パッドは、前記第１電極パッドから離れる方向に複数のサブ領域に分割され、前記複数のサブ領域は、配線で接続されていることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
  8. 前記第２電極パッドは、前記第１電極パッドから離れる方向に直交して複数のサブ領域に分割され、前記複数のサブ領域は、配線で接続されていることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
JP2014558509A 2013-01-25 2014-01-24 半導体装置 Expired - Fee Related JP6032294B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013012261 2013-01-25
JP2013012261 2013-01-25
PCT/JP2014/000371 WO2014115561A1 (ja) 2013-01-25 2014-01-24 半導体装置

Publications (2)

Publication Number Publication Date
JP6032294B2 JP6032294B2 (ja) 2016-11-24
JPWO2014115561A1 true JPWO2014115561A1 (ja) 2017-01-26

Family

ID=51227353

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014558509A Expired - Fee Related JP6032294B2 (ja) 2013-01-25 2014-01-24 半導体装置

Country Status (4)

Country Link
US (1) US9418916B2 (ja)
JP (1) JP6032294B2 (ja)
CN (1) CN104641459B (ja)
WO (1) WO2014115561A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013035655A1 (ja) * 2011-09-09 2013-03-14 株式会社村田製作所 モジュール基板
WO2015064197A1 (ja) * 2013-10-29 2015-05-07 富士電機株式会社 半導体モジュール
JP6369228B2 (ja) 2014-08-29 2018-08-08 富士電機株式会社 半導体装置
US9911712B2 (en) * 2015-10-26 2018-03-06 Semiconductor Components Industries, Llc Clip and related methods
CN108292642B (zh) * 2015-11-25 2021-04-30 三菱电机株式会社 电力用半导体装置
JP2017224736A (ja) * 2016-06-15 2017-12-21 富士電機株式会社 半導体装置、製造方法、及び導電性ポスト
US9984968B2 (en) * 2016-06-30 2018-05-29 Semiconductor Components Industries, Llc Semiconductor package and related methods
US11367669B2 (en) * 2016-11-21 2022-06-21 Rohm Co., Ltd. Power module and fabrication method of the same, graphite plate, and power supply equipment
JP6470328B2 (ja) * 2017-02-09 2019-02-13 株式会社東芝 半導体モジュール
JP6809294B2 (ja) * 2017-03-02 2021-01-06 三菱電機株式会社 パワーモジュール
JP7025948B2 (ja) * 2018-02-13 2022-02-25 ローム株式会社 半導体装置および半導体装置の製造方法
JP2022020941A (ja) * 2020-07-21 2022-02-02 新光電気工業株式会社 半導体装置
JP2022045180A (ja) * 2020-09-08 2022-03-18 富士電機株式会社 半導体装置
US20240038620A1 (en) * 2022-07-29 2024-02-01 Google Llc Pin Fin Placement Assembly for Forming Temperature Control Element Utilized in Device Die Packages
WO2024058144A1 (ja) * 2022-09-16 2024-03-21 ヌヴォトンテクノロジージャパン株式会社 半導体装置および実装基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188378A (ja) 2001-12-14 2003-07-04 Mitsubishi Electric Corp 半導体装置
JP2006066704A (ja) 2004-08-27 2006-03-09 Toyota Motor Corp 半導体装置
JP4613077B2 (ja) 2005-02-28 2011-01-12 株式会社オクテック 半導体装置、電極用部材および電極用部材の製造方法
JP4659534B2 (ja) * 2005-07-04 2011-03-30 三菱電機株式会社 半導体装置
JP4881752B2 (ja) * 2007-01-29 2012-02-22 本田技研工業株式会社 半導体装置の製造方法
JP5241177B2 (ja) * 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
JP5245485B2 (ja) * 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
JP5083226B2 (ja) * 2009-01-14 2012-11-28 富士電機株式会社 半導体装置およびその製造方法
JP5581043B2 (ja) * 2009-11-24 2014-08-27 イビデン株式会社 半導体装置及びその製造方法
JP5527330B2 (ja) 2010-01-05 2014-06-18 富士電機株式会社 半導体装置用ユニットおよび半導体装置
JP5691475B2 (ja) * 2010-12-15 2015-04-01 富士電機株式会社 半導体装置およびその製造方法
US20120175688A1 (en) * 2011-01-10 2012-07-12 International Rectifier Corporation Semiconductor Package with Reduced On-Resistance and Top Metal Spreading Resistance with Application to Power Transistor Packaging

Also Published As

Publication number Publication date
JP6032294B2 (ja) 2016-11-24
US9418916B2 (en) 2016-08-16
US20150179551A1 (en) 2015-06-25
CN104641459B (zh) 2017-08-11
WO2014115561A1 (ja) 2014-07-31
CN104641459A (zh) 2015-05-20

Similar Documents

Publication Publication Date Title
JP6032294B2 (ja) 半導体装置
US10559538B2 (en) Power module
JP5930070B2 (ja) 半導体装置
JP6261642B2 (ja) 電力半導体装置
JP5525024B2 (ja) 半導体装置及び半導体装置の製造方法
JP2019216214A (ja) 半導体装置、リードフレーム及び半導体装置の製造方法
KR102586458B1 (ko) 반도체 서브 어셈블리 및 반도체 파워 모듈
JP6054345B2 (ja) 半導体装置及び半導体装置の製造方法
JP5826234B2 (ja) 半導体装置及び半導体装置の製造方法
JP6379799B2 (ja) 半導体装置
JP5429413B2 (ja) 半導体装置
JP2013008748A (ja) 半導体装置
JP5177174B2 (ja) 半導体装置
JP5083294B2 (ja) 電力用半導体装置
JP5418654B2 (ja) 半導体装置
JP5971543B2 (ja) 半導体モジュール、及び半導体チップ実装方法
JP5533983B2 (ja) 半導体装置
JP5682511B2 (ja) 半導体モジュール
JP2021125546A (ja) 半導体モジュール及び半導体モジュールの製造方法
CN107210281B (zh) 带有改进的键合连接结构的功率半导体模块
US11552021B2 (en) Semiconductor device, semiconductor manufacturing apparatus and method of manufacturing semiconductor device having printed circuit board and insulating board with complementary warps
TWI763429B (zh) 半導體裝置
CN111602240B (zh) 树脂封装型半导体装置
JP2023128114A (ja) 半導体装置
JP2016009819A (ja) パワー半導体モジュールおよびその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160927

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161010

R150 Certificate of patent or registration of utility model

Ref document number: 6032294

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees