JPWO2014097644A1 - 電子部品パッケージおよびその製造方法 - Google Patents

電子部品パッケージおよびその製造方法 Download PDF

Info

Publication number
JPWO2014097644A1
JPWO2014097644A1 JP2014528751A JP2014528751A JPWO2014097644A1 JP WO2014097644 A1 JPWO2014097644 A1 JP WO2014097644A1 JP 2014528751 A JP2014528751 A JP 2014528751A JP 2014528751 A JP2014528751 A JP 2014528751A JP WO2014097644 A1 JPWO2014097644 A1 JP WO2014097644A1
Authority
JP
Japan
Prior art keywords
electronic component
layer
metal
plating layer
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014528751A
Other languages
English (en)
Other versions
JP5624698B1 (ja
Inventor
貴志 一柳
貴志 一柳
中谷 誠一
誠一 中谷
山下 嘉久
嘉久 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP5624698B1 publication Critical patent/JP5624698B1/ja
Publication of JPWO2014097644A1 publication Critical patent/JPWO2014097644A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64Heat extraction or cooling elements
    • H01L33/647Heat extraction or cooling elements the elements conducting electric current to or from the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/0066Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52Encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Led Device Packages (AREA)

Abstract

本発明に係る電子部品パッケージの製造方法は、(i)電子部品の電極が封止樹脂層の表面から露出するように電子部品が封止樹脂層に埋設されたパッケージ前駆体を形成する工程、(ii)貫通孔を有する金属箔を封止樹脂層の表面に設ける工程であって、貫通孔が電子部品の電極に対向して位置付けられるように金属箔を設ける工程、および、(iii)金属箔に対して金属めっき層を形成する工程を含む。工程(iii)では、乾式めっき法を実施した後で湿式めっき法を実施して金属めっき層を形成しており、金属めっき層によって金属箔の貫通孔が充填され、金属めっき層と金属箔とが一体化される。

Description

本発明は、電子部品パッケージおよびその製造方法に関する。より詳細には、本発明は電子部品を備えたパッケージ品およびその製造方法に関する。
電子機器の進展に伴い、エレクトロニクス分野では様々な実装技術が開発されている。例示すると、ICやインダクタなどの電子部品の実装技術(パッケージング技術)として、回路基板やリードフレームを用いた実装技術が存在する。つまり、一般的な電子部品のパッケージ形態としては「回路基板を用いたパッケージ」および「リードフレーム・タイプのパッケージ」などが存在する。
「回路基板を用いたパッケージ」(図5(a)参照)は、回路基板上に電子部品が実装された形態を有している。かかるパッケージの種類としては「ワイヤーボンディング型(W/B型)」と「フリップチップ型(F/C型)」とが一般に存在する。「リードフレーム・タイプのパッケージ」(図5(b)参照)は、リードやダイパッドなどから成るリードフレームを含んだ形態を有している。リードフレーム・タイプのパッケージ、回路基板を用いたパッケージともに、各種の電子部品がはんだ付けなどでボンディングされている。
特開2010−80528号公報 特開平10−223832号公報 特開2011-134817号公報
しかしながら、従来の技術においては、放熱特性および高密度実装における接続信頼性の点で十分ではないという問題がある。
本発明は、かかる点に鑑みてなされたものであり、放熱特性および高密度実装における接続信頼性の向上を実現する電子部品パッケージおよびその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る電子部品パッケージを製造するための方法は、
(i)電子部品の電極が封止樹脂層の表面から露出するように電子部品が封止樹脂層に埋設されたパッケージ前駆体を形成する工程、
(ii)貫通孔を有する金属箔を封止樹脂層の表面に設ける工程であって、貫通孔が電子部品の電極に対向して位置付けられるように金属箔を設ける工程、
(iii)金属箔に対して金属めっき層を形成する工程を含み、
工程(iii)では、乾式めっき法を実施した後で湿式めっき法を実施して金属めっき層を形成しており、金属めっき層によって金属箔の貫通孔が充填され、金属めっき層と金属箔とが一体化されることを特徴とする。
また、本発明の一態様では、上記製造方法によって得られる電子部品パッケージも提供される。かかる電子部品パッケージは、
封止樹脂層、
封止樹脂層に埋設された電子部品、および
封止樹脂層上に形成され、かつ電子部品の電極に接合されている金属配線層
を有して成り、
金属配線層が、電子部品の電極に対して直接的に接合した金属めっき層および金属めっき層と一体化した金属箔から構成されており、また、
金属めっき層が乾式めっき層と湿式めっき層とから成る2層構造を有し、乾式めっき層が電子部品の電極に直接的に接触するように屈曲した形態を有する一方、湿式めっき層が屈曲した形態に起因して形成された乾式めっき層の窪み部を満たして金属箔上に厚みを有する形態を有することを特徴とする。
本発明の電子部品パッケージによれば、放熱特性および高密度実装における接続信頼性の向上を実現することができる。
図1は、本発明の電子部品パッケージの製造方法を模式的に示した工程断面図である。 図2は、本発明の実施態様の電子部品パッケージの概略断面図である。 図3は、本発明の別の実施態様の電子部品パッケージの概略断面図である。 図4は、本発明の他の実施態様の電子部品パッケージの概略断面図である。 図5は、従来技術の電子部品パッケージの構成態様を模式的に示した断面図である。
(本発明の基礎となった知見)
本発明者は、「背景技術」の欄において記載した従来のパッケージ技術に関し、以下の問題が生じることを見出した。
「回路基板を用いたパッケージ」(図5(a)参照)は高密度実装を実現できるが、回路基板を用いているため、放熱を十分に行うことができない。又、基板自体のコストもかかる。更に、ワイヤーボンディグやフリップチップ実装を行うためのコストも無視できない。それ故、更なるコスト低減が望まれている。又、「リードフレーム・タイプのパッケージ」(図5(b)参照)は、リードフレームで微細加工が困難であるため、高密度な実装には向かない問題を有している。
又、はんだ付けが両パッケージになされているため、全体を樹脂で封止した場合、いわゆる“はんだフラッシュ”の問題が懸念される。すなわち、はんだ付けにおける加熱に際して、パッケージ内の部品接合に用いられているはんだ材料が、再溶融してしまい短絡を起こしたりするおそれがある。それ故、接続信頼性が十分ではない問題を有している。
本発明はかかる事情に鑑みて為されたものである。すなわち、本発明の主たる目的は、(1)放熱特性が良好であり、(2)実装コストを削減でき、又、(3)接続信頼性が十分である電子部品パッケージおよびその製造方法を提供することである。
このため、本願発明者らは、従来技術の延長線上で対応するのではなく、新たな方向で対処することによって上記目的の達成を試みた。その結果、上記目的が達成された電子部品パッケージおよびその製造方法の発明に至った。具体的には、本発明の一態様では、電子部品パッケージを製造するための方法であって、
(i)電子部品の電極が封止樹脂層の表面から露出するように電子部品が封止樹脂層に埋設されたパッケージ前駆体を形成する工程、
(ii)貫通孔を有する金属箔を封止樹脂層の表面に設ける工程であって、貫通孔が電子部品の電極に対向して位置付けられるように金属箔を設ける工程、
(iii)金属箔に対して金属めっき層を形成する工程を含み、
工程(iii)では、乾式めっき法を実施した後で湿式めっき法を実施して金属めっき層を形成しており、金属めっき層によって金属箔の貫通孔が充填され、金属めっき層と金属箔とが一体化されることを特徴とする、電子部品パッケージを製造するための方法が提供される。
本発明の一態様では、電子部品の電極露出面上に厚みのある金属配線層が直接的に設けられているため、金属配線層を介して電子部品からの熱を効率良く放熱することができる。より具体的には、金属配線層を構成する金属箔が封止樹脂層に直接的に接しており、又、金属配線層を構成する金属めっき層が電子部品の電極に直接的に接しているため、金属箔および電子部品の電極を介して電子部品からの熱を効率良く放熱することができる。又、本発明では、パッケージ内においてはんだ接合を行っていない。それ故、はんだフラッシュなどの不都合は回避されており、接続信頼性の向上を図ることができる。更に、本発明の一態様では、基板を用いておらず、又、ワイヤーボンディングやフリップチップ実装などと比べて簡易なプロセスでパッケージング可能であるため、パッケージの低コスト化を図ることができる。
以下、本発明の一態様に係る電子部品パッケージおよびその製造方法について説明する。
まず、図1(a)に示すように、粘着性キャリア10を準備する。粘着性キャリア10は、例えば、基板と粘着層とから構成されたキャリアシートであってよい。つまり、図1(a)に示すように、支持基材12上に粘着層11が設けられた2層構造のキャリアシートを用いてよい。なお、支持基材12は可撓性を有していることが好ましい。
支持基材12としては、電子部品20の配置や封止樹脂層30の形成などのプロセスに支障をきたすものでなければ、いずれのシート状部材であってもよい。例えば、支持基材12の材質は、樹脂、金属および/またはセラミックなどであってよい。支持基材12の樹脂としては、例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート等のポリエステル樹脂、ポリメタクリル酸メチルなどのアクリル樹脂、ポリシクロオレフィン樹脂、ポリカーボネートなどを挙げることができる。支持基材12の金属としては、例えば、鉄、銅、アルミニウムもしくはそれらの合金などを挙げることができる。支持基材12のセラミックスとしては、例えば、アパタイト、アルミナ、シリカ、炭化ケイ素、窒化ケイ素、炭化ホウ素等を挙げることができる。支持基材12自体の厚さは、“シート状”ゆえ、好ましくは0.1mm〜2.0mm、より好ましくは0.2mm〜1.0mm(例えば、0.2mm)である。
一方、粘着層11は、電子部品20に対して粘着性を有するものであれば特に制限はない。例えば、粘着層11自体は、アクリル樹脂系接着剤、ウレタン樹脂系接着剤、シリコーン樹脂系粘着剤およびエポキシ樹脂系接着剤から成る群から選択される少なくとも1種以上の接着性材料を含んで成るものであってよい。粘着層11の厚さは、好ましくは2μm〜50μm、より好ましくは5μm〜20μm(例えば10μm)である。尚、粘着層11としては、粘着両面テープを用いてもよい(例えばPETフィルムなどの樹脂薄層の両主面に対して接着剤層が形成されたテープを用いてもよい)。
次に、図1(b)に示すように、粘着性キャリア10上に少なくとも1種類の電子部品20を配置する。つまり、粘着性キャリア10に対して電子部品20を貼り付ける。電子部品20は、エレクトロニクス実装分野で用いられる回路部品・回路素子であれば、いずれの種類のものを用いてよい。あくまでも例示にすぎないが、かかる電子部品の種類としては、IC(例えばコントロールIC)、インダクタ、半導体素子(例えば、MOS(金属酸化物半導体))、コンデンサ、パワー素子、発光素子(例えばLED)、チップ抵抗、チップコンデンサ、チップバリスタ、チップサーミスタ、その他チップ状の積層フィルター、接続端子などを挙げることができる。
電子部品20の配置は、その電極25部分が粘着性キャリア10と接するように行うことが好ましい。これによって、下記に示す剥離操作において電子部品20の電極25を好適に露出させることができる。
次に、図1(c)に示すように、電子部品20を覆うように粘着性キャリア10上に封止樹脂層30を形成する。封止樹脂層30は、樹脂原料をスピンコート法やドクターブレード法などにより粘着性キャリア10の粘着面に塗布した後で熱処理や光照射などに付すことによって設けることができる(即ち、塗布した樹脂原料を熱硬化または光硬化させることによって封止樹脂層30を設けることができる)。あるいは、別法にて粘着性キャリア10の粘着面に対して樹脂フィルムなどを貼り合わせることによって封止樹脂層30を設けてもよい。さらには、未硬化状態の粉体状もしくは液状の封止樹脂を金型に充填し、加熱硬化により封止樹脂層30を設けることができる。封止樹脂層30の材質は、絶縁性を供するものであればいずれの種類の材質であってもよく、例えば、エポキシ系樹脂やシリコーン系樹脂などであってよい。封止樹脂層30の厚さは、好ましくは0.5mm〜5.0mm程度、より好ましくは1.2mm〜1.8mm程度である。
次に、図1(d)に示すように、粘着性キャリア10を剥離し、それによって、封止樹脂層30の表面から電子部品20の電極25を露出させて、電子部品パッケージ前駆体100’を形成する。
次に、図1(e)、図1(f)に示すように、封止樹脂層30の露出面および電子部品20の電極25露出面と接するように貫通孔加工を行った金属箔40を設ける。この時、電子部品20の電極25に対向する箇所に金属箔40に設けた貫通孔が位置付けられるように位置合わせを行う。これにより、金属箔40に設けた貫通孔から電子部品20の電極25が露出する。なお、金属箔40の厚さは、好ましくは9μm〜2000μmであり、より好ましくは18μm〜1000μmである。又、金属箔40は、好ましくはCu(銅)、Ni(ニッケル)およびAl(アルミニウム)から成る群から選択される少なくとも1種類の金属材料を含んで成る。貫通孔の形成方法としては、エレクトロニクス実装分野で用いられている処理であれば特に制限はない。例えば、レジスト形成〜露光・現像〜エッチングなどを実施するフォトリソグラフィーを利用することによって所望のパターニング処理を実施してよい。この時、封止樹脂層30からBステージの状態で粘着性キャリア10を剥離し、金属箔40と位置合わせ後加熱加圧することで封止樹脂層30と金属箔40とを一体化させ、その後、本硬化することで封止樹脂層30と金属箔40との接着性を良好にすることができる。
次に、図1(g)に示すように、位置合わせを行った金属箔40に対して乾式めっき法を実施して乾式めっき層50を形成する。この乾式めっき層50のうち、金属箔40に設けた貫通孔内の乾式めっき層50は、電子部品20の電極25と直接的に接触し、又、貫通孔の輪郭形状に沿った屈曲形態を有するように形成される。
次に、図1(h)に示すように、位置合わせを行った金属箔40に対して湿式めっき法を実施して湿式めっき層60を形成する。この湿式めっき層60のうち、金属箔40に設けた貫通孔内の湿式めっき層60は、乾式めっき層50の窪み部を満たす、すなわち、埋めるように形成される。好ましくは、乾式めっき法を実施して100nm〜1000nmの厚さの乾式めっき層50を形成し、湿式めっき法を実施して1μm〜10μmの厚さ(但し、乾式めっき層の窪み部以外の領域における厚さに相当する)の湿式めっき層60を乾式めっき層上に形成する。つまり、乾式めっき層50は非常に薄いのに対して、湿式めっき層60は乾式めっき層50と比較すると厚く設けられる。
乾式めっき法によって形成される乾式めっき層50は、例えば、Ti(チタン)、Cr(クロム)およびNi(ニッケル)から成る群から選択される少なくとも1種類の金属材料を含んで成ることが好ましい。一方、湿式めっき法によって形成される湿式めっき層60は、Cu(銅)、Ni(ニッケル)およびAl(アルミニウム)から成る群から選択される少なくとも1種類の金属材料を含んで成ることが好ましい。なお、あくまでも例示にすぎないが、乾式めっき層50は、単一層として形成することに限らず、複数の層として形成してもよい。例えば、乾式めっき層50としては、スパッタリングによりTi薄膜層とCu薄膜層とを形成してよい(より具体的には、Ti薄膜層を形成した後にCu薄膜層を形成してよい)。この場合、かかる2層構造のスパッタ層上に湿式めっき層60として厚いCuめっき層を電解めっきにより形成することが好ましい。
以上により、金属箔40上に乾式めっき層50および湿式めっき層60から構成され、厚みを有する金属めっき層が形成される。これにより、金属めっき層と金属箔40とが一体化され、電子部品20の電極25と金属箔40とが電気的に接続される。又、封止樹脂層30の露出面および電子部品20の電極25露出面上に、金属箔40を設けることで、金属箔40を電子部品20からの熱を放熱するためにより好適な放熱部材として利用することができる。更に、乾式めっき層50、すなわち、金属めっき層が直接的に電子部品20の電極25に接触しているため、金属箔40および金属めっき層を電子部品20からの熱を放熱するためにより好適な放熱部材として利用することができる。
本発明の製造方法は、乾式めっき法を実施するからこそ、後の湿式めっき法でめっき層を密着力良く形成できる。乾式めっき法は、真空めっき法(PVD法)と化学気相めっき法(CVD法)とを含んでおり、真空めっき法(PVD法)が更にスパッタリング、真空蒸着およびイオンプレーディングなどを含んで成る。一方、湿式めっき法は、電気めっき法(例えば電解めっき)、化学めっき法および溶融めっき法などを含んで成る。ある好適な態様として、本発明の製造方法では、乾式めっき法としてスパッタリングで形成し、湿式めっき法として電気めっき法(例えば電解めっき)で形成してよい。
次に、図1(i)に示すように、金属箔40および金属めっき層をパターニング処理することによって、所望の金属配線層を形成することができる。このパターンニング処理自体は、エレクトロニクス実装分野で用いられている処理であれば特に制限はない。例えば、レジスト形成〜露光・現像〜エッチングなどを実施するフォトリソグラフィーを利用することによって所望のパターニング処理を実施してよい。又、金属箔40および金属めっき層のパターニング処理後、金属配線層に対してレジスト層を形成することが好ましい。例えば、金属配線層に対してソルダーレジスト層を形成することが好ましい。このレジスト層70の形成は、エレクトロニクス実装分野で一般に用いられているソルダーレジスト形成と同様であってよい。更に、ダイシング処理を経て、最終的に図2に示す本発明の一態様に係る電子部品パッケージ100を得ることができる。
図2に示すように、本発明の一態様に係る電子部品パッケージは、封止樹脂層30、封止樹脂層30に埋設された電子部品20、封止樹脂層30上に形成され、かつ電子部品20の電極25に接合されている金属配線層を有して成る。この金属配線層は、電子部品20の電極25に対して直接的に接合された金属めっき層およびこの金属めっき層と一体化した金属箔40から構成されている。金属箔40は、電子部品20の電極25の一部および封止樹脂層30に直接的に接している。なお、金属箔40は封止樹脂層にのみ接する形態でもよい。又、金属めっき層は電子部品20の電極25に直接的に接している。金属めっき層は、乾式めっき層50と湿式めっき層60とから成る2層構造を有しており、厚さ18μm〜1000μmの金属箔40の内部領域を局所的に貫通するように延在している。電子部品20の電極25に対向する位置にある乾式めっき層50は、電子部品20の電極25に直接的に接触するように屈曲した形態を有する。この形態に起因して、電子部品20の電極25に対向する位置に、乾式めっき層50の窪み部が形成されている。又、電子部品20の電極25に対向する位置にある湿式めっき層60は乾式めっき層50の窪み部を満たすように隙間なく形成されている。それ故、電子部品20の電極25に直接的に接触する金属めっき層は、凸部形状を有している。又、乾式めっき層50は100nm〜1000nmの厚さを有しており、乾式めっき層50の窪み部以外の領域における湿式めっき層60の厚さは1μm〜10μmの厚さを有している。すなわち、湿式めっき層は金属箔40上に厚みのある形態を有している。又、乾式めっき層50の窪み部以外の領域における金属めっき層の厚さは、金属箔40の厚さよりも薄い。
以上の事から、本発明の一態様に係る電子部品パッケージ100は、以下の特徴を有する。すなわち、封止樹脂層30の露出面および電子部品20の電極25露出面上に直接的に厚い金属箔40が設けられており、又、電子部品20の電極25上に直接的に金属めっき層が形成されている。それ故、本発明の一態様に係る電子部品パッケージ100は、優れた放熱特性を有することが可能である。従って、電子部品の特性や動作寿命が増す効果がもたらされ、又、熱に起因した電子部品や封止樹脂の変性・変色なども効果的に防止することができる。又、ワイヤやバンプを介した電気接続の場合と比較して電気抵抗にも優れている。そのため、本発明の一態様に係るパッケージでは、より大きな電流を流すことができる効果なども奏され得る。例えば、LEDパッケージなどの発光素子パッケージの場合を例にとると、高放熱特性や大電流などに起因して、より高輝度な発光素子パッケージを本発明で実現できる。
又、本発明は下記に示す態様を採ってもよい。
この態様では、まず、粘着性キャリア10を準備し金属パターン層を粘着性キャリア10上に設けてよい。つまり、粘着性キャリア10に対して貼り付けられるように金属パターン層を設けてよい。粘着性キャリア10に対して設けられる金属パターン層は、パターン化処理が施された金属層である。金属パターン層の金属材質としては、銅(Cu)、アルミニウム(Al)、銀(Ag)、パラジウム(Pd)、白金(Pt)およびニッケル(Ni)から成る群から選択される少なくとも1種の金属材料を含んで成るものであってよい。金属パターン層80の厚みは、好ましくは5μm〜100μm、より好ましくは10μm〜50μm(例えば18μm)である。金属パターン層におけるパターニングは、粘着性キャリア10への設置前に行ってもよいし、又は、粘着性キャリア10への設置後に行ってもよい。なお、金属パターン層のパターニング処理自体は、エレクトロニクス実装分野で用いられている処理であれば特に制限はない。例えば、レジスト形成〜露光・現像〜エッチングなどを実施するフォトリソグラフィーを利用することによってパターニング処理してよい。
次に、金属パターン層と重ならないキャリア領域に対して少なくとも1種類の電子部品20を配置してよい。つまり、金属パターン層と重ならない範囲で粘着性キャリア10に対して電子部品20を貼り付けてよい。電子部品20の配置に際しては、金属パターン層を認識パターンとして用いてよい。つまり、金属パターン層の少なくとも一部をアライメントマークとして用いてもよい。例えば、電子部品20を配置する際の位置決めに金属パターン層のアライメントマークを用いることができる。これによって、所望の電子部品20を正確に位置付けることができ、信頼性の高いパッケージを実現することができる。なお、アライメントマーク自体は、それを意図して金属パターン層のパターンに予め含めておいてもよいし、又は、別の目的で形成したパターン部分をそのまま利用してもよい。又、金属パターン層のアライメントマークは、電子部品の位置決めに用いることに限定されず、他の用途の位置決めに用いることも可能である。次に、電子部品20および金属パターン層を覆うように粘着性キャリア10上に封止樹脂層30を形成してよい。
次に、粘着性キャリア10を剥離し、それによって、封止樹脂層30の表面から電子部品20の電極25を露出させると共に、金属パターン層を露出させてよい。本発明では、金属パターン層の存在によって粘着性キャリア10の好適な剥離が達成される。具体的には、封止樹脂層30と粘着性キャリア10との接合面にて局所的に介在する金属パターン層の存在によって、封止樹脂層30に対する粘着性キャリア10の全体的な離型性を向上させている。これは、「金属パターン層と粘着性キャリア10との接合面」が「封止樹脂層30と粘着性キャリア10との接合面」よりも減じられた接合力を供することに起因している。つまり、金属パターン層と粘着性キャリア10との「減じられた接合力が供される接合面」を局所的に介在させ、それによって、封止樹脂層30に対する粘着性キャリア10の剥離性向上を全体として図っている。換言すれば、本発明においては封止樹脂層30と粘着性キャリア10との接合面にて局所的に介在する金属パターン層が“離型促進部材”または“離型補助部材”として機能している。本発明では、金属パターン層に起因して「粘着性キャリア10と封止樹脂層30との全体的な離型性」が効果的に図られているので、粘着性キャリア10の剥離操作を好適に行うことができる。
なお、粘着性キャリアの剥離を更により好適に行うために、光沢面を有する金属パターン層を用いることが好ましい。具体的には、剥離前において金属パターン層の光沢面が粘着性キャリア10と接するような形態にしておくことが好ましい。つまり、金属パターン層の光沢面が粘着性キャリア10(特に粘着層11)と接するように金属パターン層を粘着性キャリア10上に設けることが好ましい。金属パターン層の光沢面が好適に利用されると、「金属パターン層と粘着性キャリア10との接合面」における接合力を更に減じることができ、結果的に「封止樹脂層30に対する粘着性キャリア10の剥離性」を更に向上させることができる。
又、光沢面に加えて又はそれに代えて、粗化面を有する金属パターン層を用いることが好ましい。この場合、粗化面が封止樹脂層30と接合するように金属パターン層が封止樹脂層30に覆われる形態にしておくことが好ましく、それによって、粘着性キャリアの剥離を更により好適に行うことができる。つまり、金属パターン層の粗化面が露出面となるように、金属パターン層を粘着性キャリア10上に設けることが好ましい。そして、露出した粗化面に対して封止樹脂層30が供されることになるので、粗化面と封止樹脂層30とが相互に接合するように金属パターン層が封止樹脂層30に覆われる。このような金属パターン層の“粗化面”が存在すると、それに起因して金属パターン層と封止樹脂層30との接合力が増すことになり、結果的に、粘着性キャリア10の剥離を更により好適に行うことができる。
特に好ましい態様としては、金属パターン層が光沢面および粗化面を有している。つまり、金属パターン層が光沢面および粗化面を有し、光沢面が粘着性キャリア10と接すると共に、粗化面と封止樹脂層30とが相互に接合するように金属パターン層が封止樹脂層30に覆われていることが好ましい。かかる場合、「金属パターンと封止樹脂層30との密着性向上」および「封止樹脂層30と粘着性キャリア10との剥離性向上」の双方を図ることができる。
なお、本発明において粗化面とは、金属パターン層の主面が粗い面(微細な凹凸面)となっていることを意味しており、例えば金属パターン層の表面の算術平均粗さRzが5.0μm以上、好ましくは7.0μm以上となっていることを実質的に意味している(その上限値は特に制限はないものの、例えば10.0μm以下である)。又、本明細書において光沢面とは、金属パターン層の主面が平滑面となっていることを意味しており、例えば金属パターン層の表面の算術平均粗さRaが0.3μm以下、好ましくは0.2μm以下(Rzが2.0μm以下、好ましくは1.0μm以下)となっていることを実質的に意味している(つまり、金属パターン層の光沢面の算術平均粗さRaが0(0を除く)〜0.3μm、好ましくは0(0を除く)〜0.2μmとなっている)。ここで、本明細書でいう『算術平均粗さ(Ra)』とは、平均線の方向に基準長さLだけ抜き取り、この抜き取り部分における平均線から測定曲線までの偏差の絶対値を合計して得られる値を平均化したものを実質的に意味している。又、ここでいう表面粗さを表すRzとは、JIS B0601で規定されている粗さRzのことを指している。つまり、本発明におけるRzは、粗さ曲線からその平均線の方向に基準長さだけを抜き取り、この抜取り部分の平均線から縦倍率の方向に測定した、最も高い山頂から5番目までの山頂の標高(Yp)の絶対値の平均値と、最も低い谷底から5番目までの谷底の標高(Yv)の絶対値の平均値との和を求め、この値をマイクロメートル(μm)で表したものをいう(JIS B0601:1994参照)。
次に、封止樹脂層30の露出面および電子部品20の電極25露出面の一部と接するように貫通孔加工を行った金属箔40を設ける。この時、電子部品20の電極25に対向する箇所に金属箔40に設けた貫通孔が位置付けられるように位置合わせを行う。これにより、金属箔40に設けた貫通孔から電子部品20の電極25が露出する。なお、貫通孔は電子部品20の電極25部分に対向する箇所だけでなく、金属パターン層直下に形成することも可能である。これにより封止樹脂層30面や電子部品20の電極25露出面以外からの放熱性を向上させることができる。次に、位置合わせを行った金属箔40に対して乾式めっき法を実施して乾式めっき層50を形成する。この乾式めっき層50のうち、金属箔40に設けた貫通孔内の乾式めっき層50は、貫通孔の輪郭形状に沿った屈曲形態を有するように形成される。次に、位置合わせを行った金属箔40に対して湿式めっき法を実施して湿式めっき層60を形成する。この湿式めっき層60のうち、金属箔40に設けた貫通孔内の湿式めっき層60は、乾式めっき層50の窪み部を満たす、すなわち、埋めるように形成される。以上により、金属箔40上に乾式めっき層50および湿式めっき層60から構成され、厚みを有する金属めっき層が形成される。これにより、金属めっき層と金属箔40とが一体化され、電子部品20の電極25と金属箔40とが電気的に接続される。
又、本発明は下記に示す態様を採ってもよい。
まず、粘着性キャリア10を準備する。次に、粘着性キャリア10上に少なくとも1種類の電子部品20を配置する。つまり、粘着性キャリア10に対して電子部品20を貼り付ける。次に、電子部品20を覆うように粘着性キャリア10上に封止樹脂層30を形成する。次に、粘着性キャリア10を剥離し、それによって、封止樹脂層30の表面から電子部品20の電極25を露出させて、電子部品パッケージ前駆体100’を得る。次に、封止樹脂層30の露出面および電子部品20の電極25露出面に対向する金属箔40面上に接着層90を形成し、電子部品20の電極25に対向するように貫通孔が形成された接着層付き金属箔40’を準備する。
接着層90はアクリル樹脂系接着剤、ウレタン樹脂系接着剤、シリコーン樹脂系粘着剤およびエポキシ樹脂系接着剤から成る群から選択される少なくとも1種以上の接着性材料を含んで成るものであってよい。接着層90の厚さは、好ましくは2μm〜50μm、より好ましくは5μm〜10μm(例えば10μm)である。
接着層付き金属箔40’への貫通孔の形成方法は、エレクトロニクス実装分野で用いられている処理であれば特に制限はない。例えば、レジスト形成〜露光・現像〜エッチングなどを実施するフォトリソグラフィーを利用することによってパターニング処理してよい。更には、レーザー加工、パンチング加工(打ち抜き加工)などの機械的加工処理によって貫通孔を形成してもよい。
次に、電子部品20の電極25と貫通孔が対向するように位置合わせし、封止樹脂層30の露出面および電子部品20の電極25露出面と金属箔40とが接着層90を介して積層される。接着層90に熱硬化性樹脂、熱可塑性樹脂を用いた場合は、材料に応じて加熱加圧工程を加えて積層することができる。これにより、電子部品パッケージ前駆体100’と金属箔40との間での剥離がなく、信頼性の高い電子部品パッケージを得ることができる。次に、位置合わせを行った接着層付き金属箔40’に対して乾式めっき法を実施して乾式めっき層50を形成する。この乾式めっき層50のうち、接着層付き金属箔40’に設けた貫通孔内の乾式めっき層50は、貫通孔の輪郭形状に沿った屈曲形態を有するように形成される。次に、位置合わせを行った接着層付き金属箔40’に対して湿式めっき法を実施して湿式めっき層60を形成する。この湿式めっき層60のうち、接着層付き金属箔40’に設けた貫通孔内の湿式めっき層60は、乾式めっき層50の窪み部を満たす、すなわち、埋めるように形成される。
これにより、接着層付き金属箔40’上に乾式めっき層50および湿式めっき層60から構成され、厚みを有する金属めっき層が形成される。これにより、金属めっき層と接着層付き金属箔40’とが一体化され、電子部品20の電極25と接着層付き金属箔40’とが電気的に接続される。
最後に、接着層付き金属箔40’をパターニング処理することによって、所望の配線形成(例えば、取り出し電極を含む所望の配線パターン形成)を行い、更にはダイシング処理を経て、最終的に図3に示す本発明の電子部品パッケージ100を得ることができる。
図3に示すように、この実施態様における本発明の電子部品パッケージは、封止樹脂層30、封止樹脂層30に埋設された電子部品20、封止樹脂層30上に形成され、かつ電子部品20の電極25に接合されている金属配線層を有して成る。この金属配線層は、電子部品20の電極25に対して直接的に接合した金属めっき層およびこの金属めっき層と一体化した接着層付き金属箔40‘から構成されている。金属めっき層は、乾式めっき層50と湿式めっき層60とから成る2層構造を有しており、接着層付き金属箔40’の内部領域を局所的に貫通するように延在している。乾式めっき層50は、電子部品20の電極25に直接的に接触するように屈曲した形態を有する。湿式めっき層60は、屈曲した形態に起因して形成された乾式めっき層50の窪み部を満たして接着層付き金属箔40’上に厚みを有する形態を有する。乾式めっき層50の窪み部以外の領域における金属めっき層の厚さは、接着層付き金属箔40’の厚さよりも薄い。
この実施態様における本発明の電子部品パッケージ100は、封止樹脂層30の露出面および電子部品20の電極25露出面の一部に直接的に厚い接着層付き金属箔40’を設けているため、封止樹脂層30の露出面および電子部品20の電極25露出面と接着層付き金属箔40’との間での剥離がない。それ故、優れた放熱特性を有する信頼性の高い電子部品パッケージを得ることができる。従って、電子部品の特性や動作寿命が増す効果がもたらされ、又、熱に起因した電子部品や封止樹脂の変性・変色なども効果的に防止することができる。又、ワイヤやバンプを介した電気接続の場合と比較して電気抵抗にも優れている。そのため、この実施態様における本発明のパッケージでは、より大きな電流を流すことができる効果なども奏され得る。例えば、LEDパッケージなどの発光素子パッケージの場合を例にとると、高放熱特性や大電流などに起因して、より高輝度な発光素子パッケージを本発明で実現できる。
又、本発明は下記に示す態様を採ってもよい。
まず、粘着性キャリア10を準備する。次に、粘着性キャリア10上に少なくとも1種類の電子部品20を配置する。つまり、粘着性キャリア10に対して電子部品20を貼り付ける。次に、電子部品20を覆うように粘着性キャリア10上に封止樹脂層30を形成する。次に、粘着性キャリア10を剥離し、それによって、封止樹脂層30の表面から電子部品20の電極25を露出させて、電子部品パッケージ前駆体100’を形成する。次に、封止樹脂層30の露出面および電子部品20の電極25露出面と直接的に接するようにテーパー状に貫通孔加工を行った金属箔40を設ける。この時、電子部品20の電極25に対向する箇所に、金属箔40に設けたテーパー状の貫通孔が位置付けられるように位置合わせを行う。これにより、金属箔40に設けた貫通孔から電子部品20の電極25が露出する。封止樹脂層30の露出面および電子部品20の電極25露出面上に直接的に金属箔40を設けることで、金属箔40を電子部品からの熱を放熱するためにより好適な放熱部材として利用することができる。なお、封止樹脂層30の露出面に対向する位置にある金属箔40にテーパー状の貫通孔を更に設けてよい。この態様により、最終的に製造される本発明の電子部品パッケージでは、電子部品20の電極25に加えて、更に封止樹脂層30と直接的に接触するテーパー状の金属めっき層が延在している。
この時、封止樹脂層30の露出面に対向する位置に形成した貫通孔の開口径と電子部品20の電極25に対向する位置に形成した貫通孔の開口径の大きさが異なる。それ故、電子部品20の電極25と直接的に接触する金属めっき層と、封止樹脂層30と直接的に接触する金属めっき層との金属めっきの高さが異なるのである。なお、電子部品20の電極25に対向する位置に形成した貫通孔の開口径は、封止樹脂層30の露出面に対向する位置に形成した貫通孔の開口径よりも小さい。これにより、貫通孔の壁面にめっき層が形成しやすくなり接続不良を低減することができる。
その一方で、封止樹脂層30の露出面に対向する位置に形成した貫通孔の開口径が電子部品20の電極25に対向する位置に形成した貫通孔の開口径よりも大きい。特に、金属箔40をパターニングし配線層を形成する際に、封止樹脂層30の露出面に対向する位置に形成した貫通孔の形成する場所を、電子部品パッケージ100と基板をはんだ接続するためのランド部にすることが可能である。これにより、はんだボールをマウントする際に発生する実装不良や、はんだボールをリフローした際におこるはんだフラッシュなどを抑制することができる。
最後に、金属箔40をパターニング処理することによって、所望の配線形成(例えば、取り出し電極を含む所望の配線パターン形成)を行い、更にはダイシング処理を経て、最終的に図4に示す本発明の電子部品パッケージ100を得ることができる。
図4に示すように、この実施態様における本発明の電子部品パッケージは、封止樹脂層30、封止樹脂層30に埋設された電子部品20、封止樹脂層30上に形成され、かつ電子部品20の電極25に接合されている金属配線層を有して成る。この金属配線層は、電子部品20の電極25に対して直接的に接合したテーパー状の金属めっき層およびこの金属めっき層と一体化した金属箔40から構成されている。テーパー状の金属めっき層は、テーパー状の乾式めっき層50とテーパー状の湿式めっき層60とから成る2層構造を有しており、金属箔40の内部領域を局所的に貫通するように延在している。具体的には、テーパー状の乾式めっき層50は、電子部品20の電極25および露出した封止樹脂層30に直接的に接触するように屈曲した形態を有する。テーパー状の湿式めっき層60は、屈曲した形態に起因して形成されたテーパー状の乾式めっき層50の窪み部を満たして金属箔40上に厚みを有する形態を有する。又、電子部品20の電極25に直接的に接触するテーパー状の金属めっき層の幅は、露出した封止樹脂層30に直接的に接触するテーパー状の金属めっき層の幅よりも狭い。これに伴い、電子部品20の電極25に直接的に接触するテーパー状の金属めっき層の高さは、露出した封止樹脂層30に直接的に接触するテーパー状の金属めっき層の高さよりも高い。従って、電子部品20の電極25に直接的に接触するテーパー状の金属めっき層と電子部品20の電極25との接続不良を低減することができる。
その一方で、露出した封止樹脂層30に直接的に接触するテーパー状の金属めっき層の幅は、電子部品20の電極25に直接的に接触するテーパー状の金属めっき層の幅よりも広い。従って、露出した封止樹脂層30に直接的に接触するテーパー状の金属めっき層の部分を、電子部品パッケージ100と基板をはんだ接続するためのランド部にすることができる。これにより、はんだボールをマウントする際に発生する実装不良や、はんだボールをリフローした際におこるはんだフラッシュなどを抑制することができる。
又、本発明は下記に示す態様を採ってもよい。
本発明の電子部品パッケージの構成要素である電子部品20として、発光素子を用いる場合であっても、好適に発光素子パッケージ品を製造することができる。この場合、封止樹脂層30に代えて、蛍光体層および透明樹脂層を用いることが好ましい。具体的には、粘着性キャリア10に配置された発光素子上に蛍光体層を配置し、次いで、発光素子および蛍光体層を覆うように透明樹脂層を形成する。これにより、所望の発光素子パッケージを得ることができる。
蛍光体層および透明樹脂層の材質や厚さ等は、LEDパッケージにて一般的に用いられているものであればよい。なお、本明細書において「発光素子」とは、光を発する素子であって、例えば発光ダイオード(LED)およびそれらを含む電子部品のことを実質的に意味する。従って、「発光素子」は、「LEDのベアチップ(即ちLEDチップ)」のみならず、「LEDチップがモールドされたディスクリート・タイプ」をも包含した態様を表すものとして用いている。なお、LEDチップに限らず、半導体レーザーチップなども用いることができる。
電子部品に発光素子が含まれるパッケージの場合、金属箔40を反射層として好適に用いることができる。この場合、発光素子の直下に反射層が位置付けられるので、発光素子から発された下向きの光を金属箔40で効率的に反射させることができる。つまり、下向きに発された光を上方へと向けることが可能となる。このような高反射特性を特に重視するならば、金属箔40は、AgおよびAl等から成る群から選択される金属を含んで成ることが好ましい。
最後に、本発明は下記の態様を有するものであることを確認的に付言しておく。
第1態様:電子部品パッケージを製造するための方法であって、
(i)電子部品の電極が封止樹脂層の表面から露出するように電子部品が封止樹脂層に埋設されたパッケージ前駆体を形成する工程、
(ii)貫通孔を有する金属箔を封止樹脂層の表面に設ける工程であって、貫通孔が電子部品の電極に対向して位置付けられるように金属箔を設ける工程、および
(iii)金属箔に対して金属めっき層を形成する工程
を含み、
工程(iii)では、乾式めっき法を実施した後で湿式めっき法を実施して金属めっき層を形成しており、金属めっき層によって金属箔の貫通孔が充填され、金属めっき層と金属箔とが一体化されることを特徴とする、電子部品のパッケージの製造方法。
第2態様:上記第1態様において、乾式めっき法を実施して、貫通孔を介して電子部品の電極に直接的に接する乾式めっき層を形成し、また湿式めっき法を実施して、乾式めっき層に直接的に接する湿式めっき層を形成することを特徴とする、電子部品のパッケージの製造方法。
第3態様:上記第1態様又は第2態様において、乾式めっき法を実施して、貫通孔の輪郭形状に沿った屈曲形態を有する乾式めっき層を形成することを特徴とする、電子部品のパッケージの製造方法。
第4態様:上記第1態様〜第3態様のいずれかにおいて、湿式めっき法を実施して、貫通孔を全て満たして金属箔上に厚みを有する湿式めっき層を形成することを特徴とする、電子部品のパッケージの製造方法。
第5態様:上記第1態様〜第4態様のいずれかにおいて、金属箔の貫通孔の形状がテーパー状であることを特徴とする、電子部品のパッケージの製造方法。
第6態様:上記第1態様〜第5態様のいずれかにおいて、金属箔の厚さが18μm〜1000μmであることを特徴とする、電子部品のパッケージの製造方法。
第7態様:上記第1態様〜第6態様のいずれかにおいて、(ii)の工程において、封止樹脂層の表面に対向する位置にある金属箔に貫通孔を形成する工程を更に含み、
電極に対向する位置に形成した貫通孔と、封止樹脂層の表面に対向する位置に形成した貫通孔との開口径が異なることを特徴とする、電子部品のパッケージの製造方法。
第8態様:上記第7態様のいずれかにおいて、開口径が異なることにより、金属めっき層のめっき成長高さを変えることを特徴とする、電子部品のパッケージの製造方法。
第9態様:上記第7態様又は第8態様において、電極に対向する位置に形成した貫通孔の開口径が、封止樹脂層の表面に対向する位置に形成した貫通孔の開口径よりも小さいことを特徴とする、電子部品のパッケージの製造方法。
第10態様:上記第1態様〜第9態様のいずれかにおいて、乾式めっき法を実施して100nm〜1000nmの厚さの乾式めっき層を形成する一方、湿式めっき法を実施して1μm〜10μmの厚さ(貫通孔の設置領域以外の領域における厚さ)の湿式めっき層を形成することを特徴とする、電子部品のパッケージの製造方法。
第11態様:上記第1態様〜第10態様のいずれかにおいて、乾式めっき法としてスパッタリングを実施する一方、湿式めっき法として電気めっきを実施することを特徴とする、電子部品のパッケージの製造方法。
第12態様:上記第1態様〜第11態様のいずれかにおいて、一体化した金属箔および金属めっき層をパターニング処理に付すことによって、金属配線層を形成することを特徴とする、電子部品のパッケージの製造方法。
第13態様:上記第1態様〜第12態様のいずれかにおいて、工程(i)のパッケージ前駆体を形成は、
(a)粘着性キャリアに貼り付けられるように電子部品を粘着性キャリアに配置する工程、
(b)電子部品を覆うように粘着性キャリア上に封止樹脂層を形成する工程、および
(c)封止樹脂層から粘着性キャリアを剥離することによって、封止樹脂層の表面から電子部品の電極を露出させる工程を含むことを特徴とする、電子部品のパッケージの製造方法。
第14態様:上記第1態様〜第13態様のいずれかにおいて、金属箔に接着剤層が含まれ、接着剤層が封止樹脂層の電極を露出させた面と接することを特徴とする、電子部品のパッケージの製造方法。
第15態様:上記第1態様〜第14態様のいずれかにおいて、電子部品として発光素子を含み、
封止樹脂層の形成に代えて、発光素子上に蛍光体層を配置し、発光素子および蛍光体層を覆うように透明樹脂層を形成することを特徴とする、電子部品のパッケージの製造方法。
第16態様:電子部品パッケージであって、
封止樹脂層、
封止樹脂層に埋設された電子部品、
封止樹脂層上に形成され、かつ電子部品の電極に接合されている金属配線層
を有して成り、
金属配線層が、電子部品の電極に対して直接的に接合した金属めっき層および金属めっき層と一体化した金属箔から構成されており、また、
金属めっき層が乾式めっき層と湿式めっき層とから成る2層構造を有し、乾式めっき層が電子部品の電極に直接的に接触するように屈曲した形態を有する一方、湿式めっき層が屈曲した形態に起因して形成された乾式めっき層の窪み部を満たして金属箔上に厚みを有する形態を有することを特徴とする、電子部品パッケージ。
第17態様:上記第16態様において、金属箔の内部領域を局所的に貫通するように金属めっき層が延在していることを特徴とする、電子部品パッケージ。
第18態様:上記第16態様又は第17態様において、電子部品の電極に加えて、更に封止樹脂層と直接的に接触するように金属めっき層が延在していることを特徴とする、電子部品パッケージ。
第19態様:上記第18態様において、封止樹脂層と直接的に接触する金属めっき層上に、ハンダ付けがされることを特徴とする、電子部品パッケージ。
第20態様:上記第16態様〜第19態様のいずれかにおいて、電子部品の電極と直接的に接触する金属めっき層と、封止樹脂層と直接的に接触する金属めっき層との金属めっきの高さが異なることを特徴とする、電子部品パッケージ。
第21態様:上記第20態様において、電子部品の電極と直接的に接触する金属めっき層の高さが、封止樹脂層と直接的に接触する金属めっき層との金属めっきの高さよりも高いことを特徴とする、電子部品パッケージ。
第22態様:上記第16態様〜第21態様のいずれかにおいて、金属めっき層の形状がテーパー状であることを特徴とする、電子部品パッケージ。
第23態様:上記第16態様〜第22態様のいずれかにおいて、金属箔が18μm〜1000μmの厚さを有することを特徴とする、電子部品パッケージ。
第24態様:上記第16態様〜第23態様のいずれかにおいて、金属めっき層の厚さ(乾式めっき層の窪み部以外の領域における厚さ)が、金属箔の厚さよりも薄いことを特徴とする、電子部品パッケージ。
第25態様:上記第16態様〜第24態様のいずれかにおいて、乾式めっき層が100nm〜1000nmの厚さを有する一方、湿式めっき層が1μm〜10μmの厚さ(乾式めっき層の窪み部以外の領域における厚さ)を有することを特徴とする、電子部品パッケージ。
第26態様:上記第16態様〜第25態様のいずれかにおいて、電子部品として発光素子を有して成り、また封止樹脂層に代えて、発光素子上に蛍光体層が設けられ、発光素子および蛍光体層を覆う透明樹脂層が設けられていることを特徴とする、電子部品パッケージ。
第27態様:上記第16態様〜第26態様のいずれかにおいて、金属箔に接着剤層が含まれ、接着剤層が封止樹脂層の電極を露出させた面と接することを特徴とする、電子部品パッケージ。
第28態様:上記第16態様〜第27態様のいずれかにおいて、金属配線層に対して設けられたレジスト層を更に有していることを特徴とする、電子部品パッケージ。
第29態様:上記第16態様〜第28態様のいずれかにおいて、金属箔および金属めっき層の少なくとも一部が電子部品パッケージの放熱部材となっていることを特徴とする、電子部品パッケージ。
以上、本発明の実施態様について説明してきたが、これら実施態様はあくまでも例示に過ぎない。これら実施態様に限定されず、種々の変更態様が考えられることは、当業者により容易に理解されよう。
以下のとおり、本発明の電子部品パッケージを作成した。
本発明の電子部品パッケージの製造に使用した材料は、次のとおりである。
1.粘着性キャリア(粘着フィルム):粘着片面テープ(粘着層約15μm+ポリエステルフィルム約200μm)約200mm×約200mm
2.封止樹脂層:液状エポキシ樹脂
3.金属箔:片面光沢銅箔(約18μm)/樹脂側粗化面
以下の工程を踏んで、電子部品パッケージを作成した。
Figure 2014097644
上記工程により、金属配線層を構成する金属箔40が封止樹脂層30に直接的に接しており、又、金属配線層を構成する金属めっき層が電子部品20の電極25に直接的に接しているため、金属箔40および電子部品20の電極25を介して電子部品からの熱を効率良く放熱することができた。
又、パッケージ内においてはんだ接合を行っていないため、はんだフラッシュなどの不都合は回避されており、接続信頼性の向上を図ることができた。更に、基板を用いておらず、又、ワイヤーボンディングやフリップチップ実装などと比べて簡易なプロセスでパッケージング可能であるため、パッケージの低コスト化を図ることができた。
本発明は、エレクトロニクス実装分野の各種用途に用いることができる。例えば、本発明は、電源パッケージ(POLコンバータ、例えば降圧型DC-DCコンバータ)、LEDパッケージや部品内蔵モジュールなどに用いることができる。
関連出願の相互参照
本出願は、日本国特許出願第2012−279830号(出願日:2012年12月21日、発明の名称「電子部品パッケージおよびその製造方法」)に基づくパリ条約上の優先権を主張する。当該出願に開示された内容は全て、この引用により、本明細書に含まれるとする。
10 粘着性キャリア
11 粘着層
12 支持基材
20 電子部品
25 電極
30 封止樹脂層
40 金属箔
40’ 接着層付き金属箔
50 乾式めっき層
60 湿式めっき層
70 レジスト層
80 金属パターン層
90 接着層
100’電子部品パッケージ前駆体
100 電子部品パッケージ

Claims (29)

  1. 電子部品パッケージを製造するための方法であって、
    (i)電子部品の電極が封止樹脂層の表面から露出するように該電子部品が該封止樹脂層に埋設されたパッケージ前駆体を形成する工程、
    (ii)貫通孔を有する金属箔を前記封止樹脂層の前記表面に設ける工程であって、該貫通孔が前記電子部品の前記電極に対向して位置付けられるように該金属箔を設ける工程、および
    (iii)前記金属箔に対して金属めっき層を形成する工程
    を含み、
    前記工程(iii)では、乾式めっき法を実施した後で湿式めっき法を実施して前記金属めっき層を形成しており、該金属めっき層によって前記金属箔の貫通孔が充填され、該金属めっき層と該金属箔とが一体化されることを特徴とする、電子部品のパッケージの製造方法。
  2. 前記乾式めっき法を実施して、前記貫通孔を介して前記電子部品の前記電極に直接的に接する乾式めっき層を形成し、また
    前記湿式めっき法を実施して、前記乾式めっき層に直接的に接する湿式めっき層を形成することを特徴とする、請求項1に記載の方法。
  3. 前記乾式めっき法を実施して、前記貫通孔の輪郭形状に沿った屈曲形態を有する前記乾式めっき層を形成することを特徴とする、請求項2に記載の方法。
  4. 前記湿式めっき法を実施して、前記貫通孔を全て満たして前記金属箔上に厚みを有する前記湿式めっき層を形成することを特徴とする、請求項2に記載の方法。
  5. 前記金属箔の前記貫通孔の形状がテーパー状であることを特徴とする、請求項1に記載の方法。
  6. 前記金属箔の厚さが18μm〜1000μmであることを特徴とする、請求項1に記載の方法。
  7. 前記(ii)の工程において、前記封止樹脂層の前記表面に対向する位置にある前記金属箔に前記貫通孔を形成する工程を更に含み、
    前記電極に対向する位置に形成した前記貫通孔と、前記封止樹脂層の前記表面に対向する位置に形成した前記貫通孔との開口径が異なることを特徴とする、請求項1に記載の方法。
  8. 前記開口径が異なることにより、前記金属めっき層のめっき成長高さを変えることを特徴とする、請求項7に記載の方法。
  9. 前記電極に対向する位置に形成した前記貫通孔の開口径が、前記封止樹脂層の前記表面に対向する位置に形成した前記貫通孔の開口径よりも小さいことを特徴とする、請求項7に記載の方法。
  10. 前記乾式めっき法を実施して100nm〜1000nmの厚さの乾式めっき層を形成する一方、前記湿式めっき法を実施して1μm〜10μmの厚さ(前記貫通孔の設置領域以外の領域における厚さ)の湿式めっき層を形成することを特徴とする、請求項2に記載の方法。
  11. 前記乾式めっき法としてスパッタリングを実施する一方、前記湿式めっき法として電気めっきを実施することを特徴とする、請求項1に記載の方法。
  12. 前記一体化した金属箔および前記金属めっき層をパターニング処理に付すことによって、金属配線層を形成することを特徴とする、請求項1に記載の方法。
  13. 前記工程(i)の前記パッケージ前駆体を形成は、
    (a)粘着性キャリアに貼り付けられるように前記電子部品を該粘着性キャリアに配置する工程、
    (b)前記電子部品を覆うように前記粘着性キャリア上に封止樹脂層を形成する工程、および
    (c)前記封止樹脂層から前記粘着性キャリアを剥離することによって、前記封止樹脂層の表面から前記電子部品の前記電極を露出させる工程を含むことを特徴とする、請求項1に記載の方法。
  14. 前記金属箔に接着剤層が含まれ、該接着剤層が前記封止樹脂層の前記電極を露出させた面と接することを特徴とする、請求項1に記載の方法。
  15. 前記電子部品として発光素子を含み、
    前記封止樹脂層の形成に代えて、前記発光素子上に蛍光体層を配置し、該発光素子および該蛍光体層を覆うように透明樹脂層を形成することを特徴とする、請求項1に記載の方法。
  16. 電子部品パッケージであって、
    封止樹脂層、
    前記封止樹脂層に埋設された電子部品、および
    前記封止樹脂層上に形成され、かつ前記電子部品の電極に接合されている金属配線層
    を有して成り、
    前記金属配線層が、前記電子部品の電極に対して直接的に接合した金属めっき層および該金属めっき層と一体化した金属箔から構成されており、また、
    前記金属めっき層が乾式めっき層と湿式めっき層とから成る2層構造を有し、該乾式めっき層が前記電子部品の前記電極に直接的に接触するように屈曲した形態を有する一方、該湿式めっき層が該屈曲した形態に起因して形成された該乾式めっき層の窪み部を満たして前記金属箔上に厚みを有する形態を有することを特徴とする、電子部品パッケージ。
  17. 前記金属箔の内部領域を局所的に貫通するように前記金属めっき層が延在していることを特徴とする、請求項16に記載の電子部品パッケージ。
  18. 前記電子部品の前記電極に加えて、更に前記封止樹脂層と直接的に接触するように前記金属めっき層が延在していることを特徴とする、請求項16に記載の電子部品パッケージ。
  19. 前記封止樹脂層と直接的に接触する金属めっき層上に、ハンダ付けがされることを特徴とする、請求項18に記載の電子部品パッケージ。
  20. 前記電子部品の前記電極と直接的に接触する前記金属めっき層と、前記封止樹脂層と直接的に接触する前記金属めっき層との前記金属めっきの高さが異なることを特徴とする、請求項16に記載の電子部品パッケージ。
  21. 前記電子部品の前記電極と直接的に接触する前記金属めっき層の高さが、前記封止樹脂層と直接的に接触する前記金属めっき層との前記金属めっきの高さよりも高いことを特徴とする、請求項20に記載の電子部品パッケージ。
  22. 前記金属めっき層の形状がテーパー状であることを特徴とする、請求項16に記載の電子部品パッケージ。
  23. 前記金属箔が18μm〜1000μmの厚さを有することを特徴とする、請求項16に記載の電子部品パッケージ。
  24. 前記金属めっき層の厚さ(前記乾式めっき層の前記窪み部以外の領域における厚さ)が、前記金属箔の厚さよりも薄いことを特徴とする、請求項16に記載の電子部品パッケージ。
  25. 前記乾式めっき層が100nm〜1000nmの厚さを有する一方、前記湿式めっき層が1μm〜10μmの厚さ(前記乾式めっき層の前記窪み部以外の領域における厚さ)を有することを特徴とする、請求項16に記載の電子部品パッケージ。
  26. 前記電子部品として発光素子を有して成り、また
    前記封止樹脂層に代えて、前記発光素子上に蛍光体層が設けられ、該発光素子および該蛍光体層を覆う透明樹脂層が設けられていることを特徴とする、請求項16に記載の電子部品パッケージ。
  27. 前記金属箔に接着剤層が含まれ、該接着剤層が前記封止樹脂層の前記電極を露出させた面と接することを特徴とする、請求項16に記載の電子部品パッケージ。
  28. 前記金属配線層に対して設けられたレジスト層を更に有していることを特徴とする、請求項16に記載の電子部品パッケージ。
  29. 前記金属箔および前記金属めっき層の少なくとも一部が前記電子部品パッケージの放熱部材となっていることを特徴とする、請求項16に記載の電子部品パッケージ。
JP2014528751A 2012-12-21 2013-12-20 電子部品パッケージおよびその製造方法 Expired - Fee Related JP5624698B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012279830 2012-12-21
JP2012279830 2012-12-21
PCT/JP2013/007504 WO2014097644A1 (ja) 2012-12-21 2013-12-20 電子部品パッケージおよびその製造方法

Publications (2)

Publication Number Publication Date
JP5624698B1 JP5624698B1 (ja) 2015-11-12
JPWO2014097644A1 true JPWO2014097644A1 (ja) 2017-01-12

Family

ID=50978002

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014528751A Expired - Fee Related JP5624698B1 (ja) 2012-12-21 2013-12-20 電子部品パッケージおよびその製造方法

Country Status (4)

Country Link
US (1) US20150206819A1 (ja)
JP (1) JP5624698B1 (ja)
CN (1) CN104584208B (ja)
WO (1) WO2014097644A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666516B2 (en) * 2014-12-01 2017-05-30 General Electric Company Electronic packages and methods of making and using the same
DE102015101070A1 (de) 2015-01-26 2016-07-28 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil, optoelektronische Anordnung und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
DE102015108056A1 (de) 2015-05-21 2016-11-24 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil, optoelektronische Anordnung und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
JP6620989B2 (ja) 2015-05-25 2019-12-18 パナソニックIpマネジメント株式会社 電子部品パッケージ
JP2017126688A (ja) * 2016-01-15 2017-07-20 株式会社ジェイデバイス 半導体パッケージの製造方法及び半導体パッケージ
US10141182B1 (en) * 2017-11-13 2018-11-27 Nxp Usa, Inc. Microelectronic systems containing embedded heat dissipation structures and methods for the fabrication thereof
KR102550291B1 (ko) * 2018-01-16 2023-07-03 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지 및 광원 장치
CN108511579B (zh) * 2018-04-19 2020-05-05 南通晶与电子科技有限公司 一种面光源的制造方法
CN108511578B (zh) * 2018-04-19 2020-05-22 常州宝达光电科技有限公司 一种led照明面板
CN108803149B (zh) 2018-07-20 2021-05-25 京东方科技集团股份有限公司 面光源及其制作方法以及液晶显示装置
CN113643991A (zh) * 2021-06-29 2021-11-12 华宇华源电子科技(深圳)有限公司 一种新型板级塑封的加工方法及结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
KR100890534B1 (ko) * 2000-02-25 2009-03-27 이비덴 가부시키가이샤 다층프린트배선판 및 다층프린트배선판의 제조방법
JP2002170921A (ja) * 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100447968B1 (ko) * 2001-08-07 2004-09-10 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
JP2005019754A (ja) * 2003-06-26 2005-01-20 Sony Corp 複合部品及びその製造方法
EP1774598B1 (en) * 2004-06-30 2011-09-14 Cree, Inc. Chip-scale methods for packaging light emitting devices and chip-scale packaged light emitting devices
US9610758B2 (en) * 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
FI123205B (fi) * 2008-05-12 2012-12-31 Imbera Electronics Oy Piirimoduuli ja menetelmä piirimoduulin valmistamiseksi
JP5147677B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 樹脂封止パッケージの製造方法
US8114712B1 (en) * 2010-12-22 2012-02-14 General Electric Company Method for fabricating a semiconductor device package
US8900929B2 (en) * 2012-03-21 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method for forming openings and trenches in insulating layer by first LDA and second LDA for RDL formation

Also Published As

Publication number Publication date
CN104584208A (zh) 2015-04-29
JP5624698B1 (ja) 2015-11-12
US20150206819A1 (en) 2015-07-23
WO2014097644A1 (ja) 2014-06-26
CN104584208B (zh) 2018-01-30

Similar Documents

Publication Publication Date Title
JP5624698B1 (ja) 電子部品パッケージおよびその製造方法
JP5521130B1 (ja) 電子部品パッケージおよびその製造方法
JP5624700B1 (ja) 電子部品パッケージおよびその製造方法
JP5624699B1 (ja) 電子部品パッケージおよびその製造方法
US9373762B2 (en) Electronic part package
JP6620989B2 (ja) 電子部品パッケージ
JP6027001B2 (ja) 放熱回路基板
JP5624697B1 (ja) 電子部品パッケージおよびその製造方法
JP5624696B1 (ja) 電子部品パッケージおよびその製造方法
JP6392163B2 (ja) 配線基板及びその製造方法、半導体装置
KR20130051141A (ko) 조명 장치
JP2016086082A (ja) 電子部品パッケージおよびその製造方法
JP2016004915A (ja) 電子部品パッケージの製造方法および電子部品パッケージ
KR101172168B1 (ko) 방열회로기판 및 그의 제조 방법
TW201507566A (zh) 金屬基印刷電路板的製造方法
KR20140078106A (ko) 칩 패키지 및 그 제조방법
KR20130019937A (ko) 필름 타입의 광소자 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140909

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140926

R151 Written notification of patent or utility model registration

Ref document number: 5624698

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees