JPWO2014007014A1 - 非可逆回路素子 - Google Patents

Abstract

永久磁石により直流磁界が印加されるマイクロ波磁性体20に第1中心導体21、第2中心導体22及び第3中心導体23をそれぞれ絶縁状態で交差させて配置し、中心導体21の一端を第1ポートP1、中心導体22の一端を第2ポートP2、中心導体23の一端を第3ポートP3としている。中心導体21に対して第1容量素子C1を並列に接続し、中心導体22に対して第2容量素子C2を並列に接続し、中心導体21、中心導体22及び中心導体23のそれぞれの他端は互いに接続されるとともに、直列に接続された第1インダクタンス素子Lgと第3容量素子Cgとを介してグランドに接続されている。中心導体23の一端に対して第2インダクタンス素子LAを並列に接続し、該第2インダクタンス素子LAの他端はグランドに接続されている。中心電極23の一端と第2インダクタンス素子LAとの接続点に第4容量素子Cs3を接続し、該第4容量素子Cs3の他端は第3端子43に接続されている。

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、携帯電話などの移動体通信機器の送信回路部に使用されている。

この種の非可逆回路素子であって、３端子タイプのサーキュレータとしては特許文献１，２に記載のものが知られている。そのアイソレーション特性は、特許文献１の図２、特許文献２の第５図に示されているように、単峰性を有している。しかし、サーキュレータやアイソレータが使用される回路によっては、平坦性を有するアイソレーション特性が求められる場合があり、この種のサーキュレータやアイソレータでは対応できないという問題点を有している。

例えば、図１１に示す無線通信装置１００にあっては、ノイズキャンセラーＮＣとアンテナＡＮＴとの間にサーキュレータＳが搭載される。このサーキュレータＳはアンテナＡＮＴから入力された信号とノイズキャンセラーＮＣから出力される信号の位相を互いに１８０°回転させて受信帯域のノイズを相殺する。ノイズキャンセラーＮＣの振幅特性はほぼ平坦なのでサーキュレータＳのアイソレーション特性もそれと同じ程度の平坦性が求められる。

また、図１２に示す携帯電話のＲＦ回路１５０にあっては、パワーアンプＰＡとデュープレクサＤＰＸとの間にアイソレータＩが搭載される。パワーアンプＰＡから出力される信号の一部をコンデンサＣを介してゲインコントロール回路ＡＧＣに入力させ、出力電圧をモニターしている。アンテナＡＮＴからの反射が大きい場合で、アイソレータＩのアイソレーション特性が小さくかつ平坦でなく、周波数特性が大きい場合は、パワーアンプＰＡから出力された電力の大きさを正確に検出できない。それゆえ、ゲインコントロール回路ＡＧＣが正確に働かず、パワーアンプＰＡの出力を正確に制御できないことになる。従って、この場合にもアイソレーション特性の平坦性が求められる。

実開平０６−０１３２０３号公報 実公平０２−０１８５６１号公報

そこで、本発明の目的は、アイソレーション特性がほぼ平坦化された非可逆回路素子を提供することにある。

本発明の第１の形態である非可逆回路素子は、
永久磁石により直流磁界が印加されるマイクロ波磁性体に第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され
第１中心導体に対して第１容量素子を並列に接続し、第２中心導体に対して第２容量素子を並列に接続し、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに、直列に接続された第１インダクタンス素子と第３容量素子とを介してグランドに接続され、
第３中心導体の一端に対して第２インダクタンス素子を並列に接続し、該第２インダクタンス素子の他端はグランドに接続され、
第３中心電極の一端と第２インダクタンス素子との接続点に第４容量素子を接続し、該第４容量素子の他端は第３端子に接続されていること、
を特徴とする。

本発明の第２の形態である非可逆回路素子は、
永久磁石により直流磁界が印加されるマイクロ波磁性体に第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され
第１中心導体に対して第１容量素子を並列に接続し、第２中心導体に対して第２容量素子を並列に接続し、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに、直列に接続された第１インダクタンス素子と第３容量素子とを介してグランドに接続され、
第３中心導体に対して第２インダクタンス素子を並列に接続し、
第３中心電極の一端と第２インダクタンス素子との接続点に第４容量素子を接続し、該第４容量素子の他端は第３端子に接続されていること、
を特徴とする。

本発明の第３の形態である非可逆回路素子は、
永久磁石により直流磁界が印加されるマイクロ波磁性体に第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、
第１中心導体に対して第１容量素子を並列に接続し、第２中心導体に対して第２容量素子を並列に接続し、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに、直列に接続された第１インダクタンス素子と第３容量素子とを介してグランドに接続され、
第３中心導体に対して第２インダクタンス素子を並列に接続し、
第３中心電極の一端と第２インダクタンス素子との接続点に第４容量素子を直列に接続し、さらに抵抗素子を直列に接続し、該抵抗素子の他端はグランドに接続されていること、
を特徴とする。

本発明の第４の形態である非可逆回路素子は、
永久磁石により直流磁界が印加されるマイクロ波磁性体に第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され
第１中心導体に対して第１容量素子を並列に接続し、第２中心導体に対して第２容量素子を並列に接続し、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに、直列に接続された第１インダクタンス素子と第３容量素子とを介してグランドに接続され、
第３中心導体に対して第５容量素子を並列に接続し、
第３中心電極の一端と第５容量素子との接続点に第４容量素子を直列に接続し、さらに第３インダクタンス素子を直列に接続し、該第３インダクタンス素子の他端は第３端子に接続され、
第３中心導体の一端と第５容量素子との接続点に第６容量素子を接続し、該第６容量素子の他端はグランドに接続されていること、
を特徴とする。

前記非可逆回路素子は、永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させている。第１、第２及び第４の形態である非可逆回路素子はサーキュレータとして機能し、例えば、第２ポートから入力された高周波信号は第１ポートから出力され、第１ポートから入力された高周波信号は第３ポートから出力され、第３ポートから入力された高周波信号は第２ポートから出力される。第３形態である非可逆回路素子はアイソレータとして機能し、例えば、第１ポートから入力された高周波信号は第２ポートから出力される。一方、第２ポートから入力された高周波信号は第３ポートが抵抗素子で終端しているため、第１ポートに対して出力されない。

なお、高周波信号の入出力関係は、永久磁石から印加される直流磁界を反転させることにより、逆転する。

第１、第２及び第３の形態である非可逆回路素子では、第３中心導体と並列に第２インダクタンス素子が接続されていることから、アイソレーション特性が広帯域にわたってほぼ平坦になる。また、第４の形態である非可逆回路素子では、第３中心導体と並列に第５容量素子を接続し、かつ、第３中心導体の一端と第５容量素子との接続点に第６容量素子を接続し、該第６容量素子の他端がグランドに接続されていることから、アイソレーション特定が広帯域にわたってほぼ平坦になる。

本発明によれば、アイソレーション特性がほぼ平坦化された非可逆回路素子を得ることができる。

第１実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路図である。 第１実施例である非可逆回路素子を示す分解斜視図である。 第１実施例である非可逆回路素子の挿入損失特性及びアイソレーション特性を示すグラフである。 第１実施例である非可逆回路素子の電気角度特性を示すグラフである。 第２実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路図である。 第２実施例である非可逆回路素子の挿入損失特性及びアイソレーション特性を示すグラフである。 第２実施例である非可逆回路素子の電気角度特性を示すグラフである。 第３実施例である非可逆回路素子（２ポート型アイソレータ）を示す等価回路図である。 第４実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路図である。 第４実施例である非可逆回路素子の挿入損失特性及びアイソレーション特性を示すグラフである。 非可逆回路素子が搭載された無線通信装置を示すブロック図である。 非可逆回路素子が搭載されたＲＦ回路を示すブロック図である。

以下に、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。なお、各図において同じ部材には共通する符号を付し、重複する説明は省略する。

（第１実施例、図１〜図４参照）
第１実施例である非可逆回路素子は、図１に示す等価回路を有する集中定数型の３ポート型サーキュレータである。即ち、永久磁石により矢印Ａ方向に直流磁界が印加されるマイクロ波磁性体（フェライト２０）に第１中心導体２１（Ｌ１）、第２中心導体２２（Ｌ２）及び第３中心導体２３（Ｌ３）をそれぞれ絶縁状態で所定の角度で交差させて配置し、第１中心導体２１の一端を第１ポートＰ１、第２中心導体の一端を第２ポートＰ２、第３中心導体２３の一端を第３ポートＰ３としている。

さらに、各中心導体２１，２２，２３のそれぞれの他端は互いに接続されるとともに直列に接続されたインダクタンス素子Ｌｇと容量素子Ｃｇを介してグランドに接続されている。第１及び第２中心導体２１，２２に対して並列に容量素子Ｃ１，Ｃ２がそれぞれ接続されている。第３中心導体２３の一端に対してインダクタンス素子ＬＡが並列に接続され、該インダクタンス素子ＬＡの他端はグランドに接続されている。第３中心電極２３の一端とインダクタンス素子ＬＡとの接続点にはインピーダンス整合用の容量素子Ｃｓ３が接続され、該容量素子Ｃｓ３の他端は第３端子４３に接続されている。

さらに、第１ポートＰ１と第１端子４１との間にはインピーダンス整合用の容量素子Ｃｓ１が接続され、第２ポートＰ２と第２端子４２との間にはインピーダンス整合用の容量素子Ｃｓ２が接続されている。

以上の等価回路からなる３ポート型サーキュレータは、具体的には、図２に示すように、回路基板３０と、中心導体組立体１０と、永久磁石２５と、で構成されている。

中心導体組立体１０は、矩形状のマイクロ波フェライト２０の上面に絶縁体層１１，１２を積層したもので、第１中心導体２１は絶縁体層１１の上面に形成され、その両端部はビアホール導体１５ａ及びフェライト２０に形成されたビアホール導体１５ｂを介してフェライト２０の下面側に引き出されている。第２中心導体２２は絶縁体層１２の上面に形成され、その両端部はビアホール導体１５ｃ、絶縁体層１１に形成されたビアホール導体１５ｄ及びフェライト２０に形成されたビアホール導体１５ｅを介してフェライト２０の下面側に引き出されている。第３中心導体２３はフェライト２０の上面に形成され、ビアホール導体１５ｆにてフェライト２０の下面側に引き出されている。

中心導体２１，２２，２３はフェライト２０や絶縁体層１１，１２上に薄膜導体、厚膜導体、又は、導体箔として形成することができる。また、各種容量素子やインダクタンス素子はチップ部品を使用している。なお、中心導体２１，２２，２３は絶縁体層の積層数を増加させてコイル状に巻き回したものであってもよい。

回路基板３０は、その上面に、各中心導体２１，２２，２３の端部やチップタイプの各種容量素子及びインダクタンス素子を実装するための電極３１ａ〜３１ｏが形成され、中心導体組立体１０及び永久磁石２５を積み重ねて回路基板３０上に実装することにより、図１に示す等価回路の３ポート型サーキュレータが形成される。また、回路基板３０の下面には、図示されていないが、第１端子４１、第２端子４２及び第３端子４３が形成されている。

第１実施例である３ポート型サーキュレータにおいて、第２端子４２（第２ポートＰ２）から入力された高周波信号は、第１端子４１（第１ポートＰ１）から出力され、第１端子４１（第１ポートＰ１）から入力された高周波信号は第３端子４３（第３ポートＰ３）から出力され、第３端子４３（第３ポートＰ３）から入力された高周波信号は第２端子４２（第２ポートＰ２）から出力される。但し、フェライト２０への磁界の印加方向を逆にすると、高周波信号の伝達経路が入れ替わる。

第１実施例である３ポート型サーキュレータにおいて、第２端子４２から第１端子４１への挿入損失特性は図３の曲線Ｘに示すとおりであり、第１端子４１から第２端子４２へのアイソレーション特性は図３の曲線Ｙに示すとおりである。アイソレーション特性では動作帯域幅６９８〜９６０ＭＨｚにおける帯域内偏差が±０．６ｄＢ程度にほぼ平坦な特性となっている。また、第１端子４１から第２端子４２へのアイソレーションの位相特性は図４の曲線Ｚに示すようにほぼ直線になっている。この位相特性は、図１１に示すノイズキャンセラーＮＣの位相特性とほぼ同じである。

本第１実施例での特徴的構成は、（Ｌ１，Ｃ１）と（Ｌ２，Ｃ２）からなる並列共振回路、及び、Ｌ３のそれぞれの他端をまとめて１点に接続し、該接続点を（Ｌｇ，Ｃｇ）の直列共振回路を介してグランドに接続したこと、Ｌ３と並列にＬＡを接続し、ＬＡの他端をグランドに接続したこと、さらに、Ｌ３とＬＡとの接続点にＣｓ３を接続し、Ｃｓ３の他端を第３端子４３に接続したことにある。このような特徴的構成によって、第１端子４１から第２端子４２へのアイソレーション特性がほぼ平坦な特性となっている。

（第２実施例、図５〜図７参照）
第２実施例である非可逆回路素子は、図５に示す等価回路を有する集中定数型の３ポート型サーキュレータである。基本的には前記第１実施例と同じ回路構成を有し、異なるのは、インダクタンス素子ＬＡの他端を第３中心導体２３（Ｌ３）の他端に接続した点である。中心導体２１，２２，２３の具体的な構成は図２に示した斜視図と基本的に同じである。

本第２実施例での動作形態は前記第１実施例と基本的に同様であり、同様の作用効果を奏する。第２端子４２から第１端子４１への挿入損失特性は図６の曲線Ｘに示すとおりであり、第１端子４１から第２端子４２へのアイソレーション特性は図６の曲線Ｙに示すとおりである。アイソレーション特性では動作帯域幅６９８〜９６０ＭＨｚにおいてほぼ平坦な特性となっている。また、第１端子４１から第２端子４２へのアイソレーションの位相特性は図７の曲線Ｚに示すようにほぼ直線になっている。

本第２実施例での特徴的構成は、（Ｌ１，Ｃ１）と（Ｌ２，Ｃ２）からなる並列共振回路、及び、（Ｌ３，ＬＡ）の並列回路のそれぞれの他端をまとめて１点に接続し、該接続点を（Ｌｇ，Ｃｇ）の直列共振回路を介してグランドに接続したこと、Ｌ３とＬＡとの接続点にＣｓ３を接続し、Ｃｓ３の他端を第３端子４３に接続したことにある。このような特徴的構成によって、第１端子４１から第２端子４２へのアイソレーション特性がほぼ平坦な特性となっている。

（第３実施例、図８参照）
第３実施例である非可逆回路素子は、図８に示す等価回路を有する集中定数型のアイソレータである。基本的には前記第２実施例と同じ回路構成を有し、異なるのは、容量素子Ｃｓ３に抵抗素子Ｒを直列に接続し、該抵抗素子Ｒの端端をグランドに接続した点にある。即ち、第３ポートＰ３は抵抗素子Ｒによって終端している。

第３実施例である非可逆回路素子においては、第１端子４１（第１ポートＰ１）から入力された高周波信号は第２端子４２（第２ポートＰ２）から出力される。一方、第２端子４２（第２ポートＰ２）から入力された高周波信号は第３ポートＰ３を抵抗素子Ｒで終端させているため、第１端子４１（第１ポートＰ１）に出力されない。

本第３実施例における第１端子４１から第２端子４２への挿入損失特性及び第２端子４２から第１端子４１へのアイソレーション特性は、前記第２実施例で示した図６とほぼ同様であり、アイソレーション特性では動作帯域幅６９８〜９６０ＭＨｚにおいてほぼ平坦な特性となっている。また、第２端子４２から第１端子４１へのアイソレーションの位相特性も第２実施例で示した図７とほぼ同様である。

本第３実施例での特徴的構成は、（Ｌ１，Ｃ１）と（Ｌ２，Ｃ２）からなる並列共振回路、及び、（Ｌ３，ＬＡ）の並列回路のそれぞれの他端をまとめて１点に接続し、該接続点を（Ｌｇ，Ｃｇ）の直列共振回路を介してグランドに接続したこと、Ｌ３とＬＡとの接続点にＣｓ３を接続し、Ｃｓ３に終端抵抗素子Ｒを接続したことにある。このような特徴的構成によって、第２端子４２から第１端子４１へのアイソレーション特性がほぼ平坦な特性となっている。

（第４実施例、図９及び図１０参照）
第４実施例である非可逆回路素子は、図９に示す等価回路を有する集中定数型の３ポート型サーキュレータである。基本的には前記第２実施例と同じ回路構成を有し、異なるのは、第２実施例で示したインダクタンス素子ＬＡに代えて容量素子Ｃ３を接続し、第３中心電極２３の一端と容量素子Ｃ３との接続点に容量素子Ｃｓ３を直列に接続し、さらにインダクタンス素子Ｌｓ３を直列に接続し、該インダクタンス素子Ｌｓ３の他端を第３端子４３に接続し、かつ、第３中心導体２３の一端と容量素子Ｃ３との接続点に容量素子Ｃ４を接続し、該容量素子Ｃ４の他端をグランドに接続した点である。中心導体２１，２２，２３の具体的な構成は図２に示した斜視図と基本的に同じである。

本第４実施例での動作形態は前記第１実施例と基本的に同様であり、同様の作用効果を奏する。第１端子４１から第３端子４３への挿入損失特性は図１０の曲線Ｘに示すとおりであり、第１端子４１から第２端子４２へのアイソレーション特性は図１０の曲線Ｙに示すとおりである。アイソレーション特性では動作帯域幅６９８〜９６０ＭＨｚにおいてほぼ平坦な特性となっている。また、第１端子４１から第２端子４２へのアイソレーションの位相特性はここでは示していないが、図７の曲線Ｚとほぼ同様である。

本第４実施例での特徴的構成は、（Ｌ１，Ｃ１）と（Ｌ２，Ｃ２）と（Ｌ３，Ｃ３）とからなる並列共振回路のそれぞれの他端をまとめて１点に接続し、該接続点を（Ｌｇ，Ｃｇ）の直列共振回路を介してグランドに接続したこと、Ｌ３とＣ３との接続点にＣｓ３を接続し、さらにＬｓ３を接続し、Ｌｓ３の他端を第３端子４３に接続し、Ｌ３の一端とＣ３との接続点にＣ４を接続し、Ｃ４の他端をグランドに接続したことにある。このような特徴的構成によって、第１端子４１から第２端子４２へのアイソレーション特性がほぼ平坦な特性となっている。

（他の実施例）
なお、本発明に係る非可逆回路素子は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。

例えば、中心導体の構成や形状などは任意である。また、インダクタンス素子や容量素子は、チップタイプとして回路基板上に実装する以外に、回路基板に内蔵した導体で構成してもよい。

１０…中心導体組立体
２０…フェライト
２１…第１中心導体
２２…第２中心導体
２３…第３中心導体
２５…永久磁石
４１，４２，４３…端子
Ｐ１，Ｐ２，Ｐ３…ポート
Ｒ…抵抗素子
Ｃ１，Ｃ２，Ｃ３，Ｃ４…容量素子
ＬＡ，Ｌｇ，Ｌｓ３…インダクタンス素子
Ｃｇ，Ｃｓ１，Ｃｓ２，Ｃｓ３…容量素子

Claims (7)

1. 永久磁石により直流磁界が印加されるマイクロ波磁性体に第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
   第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
   第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され
   第１中心導体に対して第１容量素子を並列に接続し、第２中心導体に対して第２容量素子を並列に接続し、
   第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに、直列に接続された第１インダクタンス素子と第３容量素子とを介してグランドに接続され、
   第３中心導体の一端に対して第２インダクタンス素子を並列に接続し、該第２インダクタンス素子の他端はグランドに接続され、
   第３中心電極の一端と第２インダクタンス素子との接続点に第４容量素子を接続し、該第４容量素子の他端は第３端子に接続されていること、
   を特徴とする非可逆回路素子。
2. 永久磁石により直流磁界が印加されるマイクロ波磁性体に第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
   第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
   第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され
   第１中心導体に対して第１容量素子を並列に接続し、第２中心導体に対して第２容量素子を並列に接続し、
   第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに、直列に接続された第１インダクタンス素子と第３容量素子とを介してグランドに接続され、
   第３中心導体に対して第２インダクタンス素子を並列に接続し、
   第３中心電極の一端と第２インダクタンス素子との接続点に第４容量素子を接続し、該第４容量素子の他端は第３端子に接続されていること、
   を特徴とする非可逆回路素子。
3. 永久磁石により直流磁界が印加されるマイクロ波磁性体に第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
   第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
   第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、
   第１中心導体に対して第１容量素子を並列に接続し、第２中心導体に対して第２容量素子を並列に接続し、
   第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに、直列に接続された第１インダクタンス素子と第３容量素子とを介してグランドに接続され、
   第３中心導体に対して第２インダクタンス素子を並列に接続し、
   第３中心電極の一端と第２インダクタンス素子との接続点に第４容量素子を直列に接続し、さらに抵抗素子を直列に接続し、該抵抗素子の他端はグランドに接続されていること、
   を特徴とする非可逆回路素子。
4. 永久磁石により直流磁界が印加されるマイクロ波磁性体に第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
   第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
   第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され
   第１中心導体に対して第１容量素子を並列に接続し、第２中心導体に対して第２容量素子を並列に接続し、
   第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに、直列に接続された第１インダクタンス素子と第３容量素子とを介してグランドに接続され、
   第３中心導体に対して第５容量素子を並列に接続し、
   第３中心電極の一端と第５容量素子との接続点に第４容量素子を直列に接続し、さらに第３インダクタンス素子を直列に接続し、該第３インダクタンス素子の他端は第３端子に接続され、
   第３中心導体の一端と第５容量素子との接続点に第６容量素子を接続し、該第６容量素子の他端はグランドに接続されていること、
   を特徴とする非可逆回路素子。
5. 第１中心導体の一端と第１容量素子との接続点に第７容量素子を接続し、該第７容量素子の他端は第１端子に接続され、
   第２中心導体の一端と第２容量素子との接続点に第８容量素子を接続し、該第８容量素子の他端は第２端子に接続されていること、
   を特徴とする請求項１ないし請求項４のいずれかに記載の非可逆回路素子。
6. 第１中心導体、第２中心導体及び第３中心導体は、それぞれ、前記マイクロ波磁性体上及び絶縁体層上にライン状に配置されていること、を特徴とする請求項１ないし請求項５のいずれかに記載の非可逆回路素子。
7. 前記マイクロ波磁性体及び前記永久磁石は回路基板に対して積み重ねて配置されていること、を特徴とする請求項６に記載の非可逆回路素子。

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