JPWO2013146570A1 - カスコード回路 - Google Patents

Abstract

カスコード回路（１）は、ノーマリーオフ型であるスイッチング素子（Ｑ１）と、スイッチング素子（Ｑ２）と、クランプ回路（１０）とを備える。スイッチング素子（Ｑ２）のソースは、スイッチング素子（Ｑ１）のドレインと接続される。カスコード回路（１）は、スイッチング素子（Ｑ１）のゲートに接続されたゲート駆動回路（１００）によって、ノーマリーオフ動作する。クランプ回路（１０）は、電源（Ｅ）が接続されたゲート駆動回路（１００）の電源端子（Ｐ）と、スイッチング素子（Ｑ１）のドレインとの間に設けられる。ゲート駆動回路（１００）がスイッチング素子（Ｑ１）およびスイッチング素子（Ｑ２）をターンオフ動作させたときに、クランプ回路（１０）は、スイッチング素子（Ｑ１）のドレイン−ソース間の電圧を、電源（Ｅ）から供給される電源電圧（Ｖ）にクランプする。

Description

本発明は、カスコード回路に関し、特に、ノーマリーオフ動作するカスコード回路に関する。

ＳｉＣ（シリコンカーバイド）やＧａＮ（窒化ガリウム）などを用いた高耐圧のパワートランジスタは、スイッチング電源装置などへの用途が急拡大している。しかし、それらパワートランジスタは主にノーマリーオン型のスイッチング素子であるため、スイッチング電源装置などに一般的に用いられるノーマリーオフ型のスイッチング素子を駆動するゲート駆動回路（ノーマリーオフ動作用のゲート駆動回路）を適用することができない。

そこで、ノーマリーオン型のスイッチング素子をノーマリーオフ動作させる場合に、ノーマリーオン型のスイッチング素子のソースにノーマリーオフ型のスイッチング素子のドレインを接続して、カスコード回路を構成する場合がある。このようなカスコード回路を構成した場合、ノーマリーオン型のスイッチング素子は、ノーマリーオフ動作用のゲート駆動回路でターンオフ動作させると、ノーマリーオフ型のスイッチング素子と同様にオフ状態になる。

特開２００６−３２４８３９号公報

図７は、従来のカスコード回路の回路構成を示す回路図である。図７に示すカスコード回路は、スイッチング素子Ｑ１およびスイッチング素子Ｑ２を備える。

スイッチング素子Ｑ１はノーマリーオフ型、スイッチング素子Ｑ２はノーマリーオン型のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。スイッチング素子Ｑ１のドレインに、スイッチング素子Ｑ２のソースを接続してある。スイッチング素子Ｑ２のゲートには、スイッチング素子Ｑ１のソースを接続してある。スイッチング素子Ｑ１のゲートには、ノーマリーオフ動作用のゲート駆動回路１００が接続してある。

ゲート駆動回路１００は、信号源Ｓから供給される制御信号に基づいて、ゲート駆動素子Ｇがノーマリーオフ動作用のゲート駆動信号を生成し、スイッチング素子Ｑ１のゲートに出力する。ゲート駆動回路１００には、電源Ｅから電源端子Ｐを介して電源電圧Ｖが供給されている。抵抗Ｒはゲート抵抗であり、ゲート駆動信号の伝達時間を調整する。コンデンサＣはゲート駆動回路１００のバイパスコンデンサであり、電源端子Ｐに供給される電源電圧Ｖを安定化する。コンデンサＣ０は電源Ｅの安定化用コンデンサである。

なお、スイッチング素子Ｑ１のソースと外部回路（図示しない）との接続を接続点Ｐ０、スイッチング素子Ｑ１のドレインとスイッチング素子Ｑ２のソースとの接続を接続点Ｐ１、スイッチング素子Ｑ２のドレインと外部回路（図示しない）との接続を接続点Ｐ２とする。

以上のような回路構成にすることで、カスコード回路は、ノーマリーオフ動作用のゲート駆動回路１００でターンオフ動作させると、ノーマリーオン型のスイッチング素子Ｑ２をオフ状態にすることができる。以下、図７に示すカスコード回路のターンオフ動作について、図８を参照しながら説明する。

図８は、図７に示すカスコード回路において、ターンオフ動作時のそれぞれのスイッチング素子のゲート−ソース間電圧およびドレイン−ソース間電圧の時間変化を示す波形図である。波形８ａはスイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇｓ１、波形８ｂはスイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１、波形８ｃはスイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２、波形８ｄはスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２を示す。

始めに、スイッチング素子Ｑ１およびスイッチング素子Ｑ２はともにオン状態であるため、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２は、いずれもゼロである。

時刻ｔ１において、カスコード回路をターンオフ動作させるためのゲート駆動信号がゲート駆動回路１００からスイッチング素子Ｑ１のゲートに入力されると、スイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇｓ１が電源電圧Ｖからゼロになる。しかし、スイッチング素子Ｑ１はターンオフ動作を開始してすぐにオン状態からオフ状態への切換えが開始するのではなく、遅延時間Δｔ１後にオン状態からオフ状態への切換えが開始される。

時刻（ｔ１＋Δｔ１）において、スイッチング素子Ｑ１がオン状態からオフ状態への切換えを開始すると、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が増加を始める。スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が増加すると、ノーマリーオン型のスイッチング素子Ｑ２のソースに印加される電圧が増加するので、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２が負電圧となる。スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびスイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２の電圧の大きさは、接続点Ｐ０と接続点Ｐ１との間の電位差であるが、それぞれの電圧の向きは正負が逆である。したがって、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２に印加される負電圧が増加する。スイッチング素子Ｑ２のゲート閾値電圧Ｖｔｈ２に達すると、スイッチング素子Ｑ２はターンオフ動作を開始する。

時刻ｔ２において、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２がスイッチング素子Ｑ２のゲート閾値電圧Ｖｔｈ２に達すると、スイッチング素子Ｑ２はターンオフ動作を開始するが、すぐにオン状態からオフ状態への切換えが開始するのではない。スイッチング素子Ｑ２は、ターンオフ動作を開始してから遅延時間Δｔ２後にオン状態からオフ状態への切換えが開始される。時刻（ｔ１＋Δｔ１）から時刻（ｔ２＋Δｔ２）前までの間、スイッチング素子Ｑ２はオン状態のままであるため、接続点Ｐ１の電位が接続点Ｐ２の電位と同電位となる。したがって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１の増加は、そのまま接続点Ｐ２の電位の上昇となる。

時刻（ｔ２＋Δｔ２）において、スイッチング素子Ｑ２がオン状態からオフ状態への切換えを開始することで、スイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２が増加を始める。接続点Ｐ２の電位は引き続き上昇する。時刻（ｔ２＋Δｔ２）からは、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２が、接続点Ｐ０と接続点Ｐ２との間の電位差を、スイッチング素子Ｑ１のドレイン−ソース間電圧の寄生容量およびスイッチング素子Ｑ２のドレイン−ソース間の寄生容量の比に応じて分圧した電圧になる。したがって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１も引き続き増加する。

時刻ｔ３においては、スイッチング素子Ｑ１およびスイッチング素子Ｑ２がターンオフ動作を完了し、ともにオフ状態となっている。このとき、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２は、接続点Ｐ０と接続点Ｐ２との間の電位差を、スイッチング素子Ｑ１のドレイン−ソース間の寄生容量およびスイッチング素子Ｑ２のドレイン−ソース間の寄生容量の比に応じて分圧した電圧になっている。

スイッチング素子Ｑ１に必要とされる耐圧は電源電圧Ｖと同程度であるため、スイッチング素子Ｑ１には低耐圧のスイッチング素子を用いる。ＦＥＴなどのスイッチング素子では、低耐圧であるほどオン抵抗が小さいため導通時の電力損失を低減できることが知られているからである。また、高い電圧を必要とする外部回路をカスコード回路に接続する場合、ノーマリーオン型のスイッチング素子Ｑ２には高耐圧のスイッチング素子を用いる必要がある。

しかしながら、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２は、接続点Ｐ０と接続点Ｐ２との間の電位差を上記のように分圧した電圧になるので、寄生容量の比によっては、スイッチング素子Ｑ１のドレイン−ソース間に高い電圧が印加される可能性がある。そのため、低耐圧のスイッチング素子Ｑ１では、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が耐圧を超えて破損してしまうおそれがある。

上記課題を解決するために、特許文献１に、具体的に以下の２つの回路構成が開示されている。

第１の回路構成として、ノーマリーオフ型のスイッチング素子のドレイン−ソース間に、電圧をクランプするためのツェナーダイオードを、カソードがスイッチング素子のドレインに接続するように、スイッチング素子に並列に接続してある。この回路構成によれば、ドレイン−ソース間電圧はツェナーダイオードの降伏電圧以下になるため、スイッチング素子が破損してしまうことを防止できる。しかしながら、ドレイン−ソース間電圧が降伏電圧を超過するとき、本来ならば電圧増加となるべきエネルギーは、ツェナー降伏としてすべて電力損失になってしまう。したがって、電力変換効率が低下してしまうとともに、ツェナーダイオードの長期信頼性への悪影響も懸念される。

第２の回路構成として、ノーマリーオフ型のスイッチング素子のドレイン−ソース間に、ドレイン−ソース間電圧の増加を緩やかにするためのコンデンサを並列に接続している。並列に接続したコンデンサで寄生容量の比を調整することで、この回路構成によっても、スイッチング素子が破損してしまうことを防止できる。しかしながら、ターンオフ動作時にコンデンサに蓄積されたエネルギーは、次のターンオン動作時に放出されて結局すべて電力損失になってしまう。ソフトスイッチング回路を追加すればコンデンサに蓄積されたエネルギーを回生できるものの、製造コストが増加したり制御が複雑になったりしてしまうため現実的ではない。

それゆえに、本発明は、上記問題点を解決するためになされたものであり、ノーマリーオフ型のスイッチング素子がターンオフ動作時に破損してしまうことを防止し、かつ、電力損失を低減したカスコード回路を提供することを目的とする。

上記課題を解決するために、本発明のある局面に従うと、カスコード回路は、ノーマリーオフ型である第１のスイッチング素子と、第１のスイッチング素子のドレインにソースを接続した第２のスイッチング素子とを備え、第１のスイッチング素子のゲートに接続したゲート駆動回路によりノーマリーオフ動作させる。電源が接続されるゲート駆動回路の電源端子と、第１のスイッチング素子のドレインとの間に設けられ、ゲート駆動回路が第１のスイッチング素子および第２のスイッチング素子をターンオフ動作したときに、第１のスイッチング素子のドレイン−ソース間の電圧を、電源から供給される電源電圧にクランプするクランプ回路をさらに備える。

好ましくは、第２のスイッチング素子は、ノーマリーオン型であって、第１のスイッチング素子のソースをゲートに接続してある。クランプ回路は、アノードを第１のスイッチング素子のドレインに接続するように、第１のスイッチング素子のドレインと電源端子との間に直列に接続した第１のダイオードを含む。

好ましくは、第２のスイッチング素子は、ノーマリーオフ型であって、電源から供給される電源電圧をゲートに入力してある。クランプ回路は、アノードを第１のスイッチング素子のドレインに接続するように、第１のスイッチング素子のドレインと電源端子との間に直列に接続した第１のダイオードを含む。

好ましくは、クランプ回路は、第１のダイオードのカソードと第１のスイッチング素子のソースとの間に接続したコンデンサと、第１のダイオードのカソードとゲート駆動回路の電源端子との間に接続した抵抗とをさらに含む。

好ましくは、クランプ回路は、第１のダイオードのカソードと第１のスイッチング素子のソースとの間に接続したコンデンサと、第１のダイオードのカソードとゲート駆動回路の電源端子との間に接続したインダクタと、カソードを電源端子に接続するように、電源と電源端子との間に直列に接続した第２のダイオードとをさらに含む。

本発明に係るカスコード回路は、クランプ回路を備え、第１のスイッチング素子のドレイン−ソース間電圧を、ゲート駆動回路の電源端子に供給される電源電圧以下に抑える。ゲート駆動回路の電源電圧は、第１のスイッチング素子を駆動するためにゲートに供給する電圧であるため、第１のスイッチング素子のゲート−ソース間耐圧未満に設定してある。そのため、ゲート駆動回路の電源電圧は、ドレイン−ソース間耐圧未満となる。したがって、第１のスイッチング素子のドレイン−ソース間電圧は、ドレイン−ソース間耐圧未満に抑えられ、第１のスイッチング素子が破損してしまうことを防止できる。また、カスコード回路の電力損失は、クランプ回路において、第１のスイッチング素子のドレインの電圧がゲート駆動回路の電源電圧を超過した際に消費されるエネルギーのみとなるため、従来のカスコード回路と比べて電力損失を低減することができる。以上より、第１のスイッチング素子がターンオフ動作時に破損してしまうことを防止し、かつ、電力損失を低減したカスコード回路を実現できる。

本発明の実施の形態１に係るカスコード回路の回路構成を示す回路図である。 図１に示すカスコード回路において、ターンオフ動作時のそれぞれのスイッチング素子のゲート−ソース間電圧およびドレイン−ソース間電圧の時間変化を示す波形図である。 本発明の実施の形態２に係るカスコード回路の回路構成を示す回路図である。 本発明の実施の形態３に係るカスコード回路の回路構成を示す回路図である。 図４に示すカスコード回路において、ターンオフ動作時のそれぞれのスイッチング素子のゲート−ソース間電圧およびドレイン−ソース間電圧の時間変化を示す波形図である。 本発明の実施の形態４に係るカスコード回路の回路構成を示す回路図である。 従来のカスコード回路の回路構成を示す回路図である。 図７に示すカスコード回路において、ターンオフ動作時のそれぞれのスイッチング素子のゲート−ソース間電圧およびドレイン−ソース間電圧の時間変化を示す波形図である。

以下、実施の形態１に係るカスコード回路について、図１および図２を参照しながら説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係るカスコード回路の回路構成を示す回路図である。図１に示すカスコード回路１は、スイッチング素子Ｑ１、スイッチング素子Ｑ２、クランプ回路１０を備える。

スイッチング素子Ｑ１（第１のスイッチング素子）はノーマリーオフ型のＦＥＴで、スイッチング素子Ｑ２（第２のスイッチング素子）はノーマリーオン型のパワートランジスタである。スイッチング素子Ｑ１のドレインに、スイッチング素子Ｑ２のソースを接続してある。スイッチング素子Ｑ２のゲートには、スイッチング素子Ｑ１のソースを接続してある。スイッチング素子Ｑ１のゲートには、ノーマリーオフ動作用のゲート駆動回路１００が接続してある。

ゲート駆動回路１００は、信号源Ｓから供給される制御信号に基づいて、ゲート駆動素子Ｇがノーマリーオフ動作用のゲート駆動信号を生成し、スイッチング素子Ｑ１のゲートに出力する。ゲート駆動回路１００には、電源Ｅから電源端子Ｐを介して電源電圧Ｖが供給されている。抵抗Ｒはゲート抵抗であり、ゲート駆動信号の伝達時間を調整する。コンデンサＣはゲート駆動回路１００のバイパスコンデンサであり、電源端子Ｐに供給される電源電圧Ｖを安定化する。コンデンサＣ０は電源Ｅの安定化用コンデンサである。

クランプ回路１０は、ダイオードＤ１、コンデンサＣ１、抵抗Ｒ１を含む。ダイオードＤ１（第１のダイオード）は、アノードをスイッチング素子Ｑ１のドレインに接続するように、スイッチング素子Ｑ１のドレインと電源端子Ｐとの間に直列に接続してある。コンデンサＣ１は、ダイオードＤ１のカソードとスイッチング素子Ｑ１のソースとの間に接続してある。抵抗Ｒ１は放電抵抗であり、コンデンサＣ１の余剰電荷を放電させるために、ダイオードＤ１のカソードと電源端子Ｐとの間に直列に接続してある。

なお、スイッチング素子Ｑ１のソースと外部回路（図示しない）との接続を接続点Ｐ０、スイッチング素子Ｑ１のドレインとスイッチング素子Ｑ２のソースとの接続を接続点Ｐ１、スイッチング素子Ｑ２のドレインと外部回路（図示しない）との接続を接続点Ｐ２とする。

以下、カスコード回路１のターンオフ動作について、図２を参照しながら説明する。
図２は、図１に示すカスコード回路１において、ターンオフ動作時のそれぞれのスイッチング素子のゲート−ソース間電圧およびドレイン−ソース間電圧の時間変化を示す波形図である。波形２ａはスイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇｓ１、波形２ｂはスイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１、波形２ｃはコンデンサＣ１の端子間電圧Ｖｃ１、波形２ｄはスイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２、波形２ｅはスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２を示す。

始めに、スイッチング素子Ｑ１およびスイッチング素子Ｑ２はともにオン状態であるため、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２は、いずれもゼロである。コンデンサＣ１は、電源電圧Ｖで充電されている。

時刻ｔ１において、カスコード回路１をターンオフ動作させるためのゲート駆動信号がゲート駆動回路１００からスイッチング素子Ｑ１のゲートに入力されると、スイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇｓ１が電源電圧Ｖからゼロになる。しかし、スイッチング素子Ｑ１はターンオフ動作を開始してすぐにオン状態からオフ状態への切換えが開始するのではなく、遅延時間Δｔ１後にオン状態からオフ状態への切換えが開始される。

時刻（ｔ１＋Δｔ１）において、スイッチング素子Ｑ１がオン状態からオフ状態への切換えを開始すると、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が増加を始める。スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が増加すると、ノーマリーオン型のスイッチング素子Ｑ２のソースに印加される電圧が増加するので、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２が負電圧となる。スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびスイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２の電圧の大きさは、接続点Ｐ０と接続点Ｐ１との間の電位差であるが、それぞれの電圧の向きは正負が逆である。したがって、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２に印加される負電圧が増加する。スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２がスイッチング素子Ｑ２のゲート閾値電圧Ｖｔｈ２に達すると、スイッチング素子Ｑ２はターンオフ動作を開始する。

時刻ｔ２において、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２がスイッチング素子Ｑ２のゲート閾値電圧Ｖｔｈ２に達すると、スイッチング素子Ｑ２はターンオフ動作を開始するが、すぐにオン状態からオフ状態への切換えが開始するのではない。スイッチング素子Ｑ２は、ターンオフ動作を開始してから遅延時間Δｔ２後にオン状態からオフ状態への切換えが開始される。時刻（ｔ１＋Δｔ１）から時刻（ｔ２＋Δｔ２）前までの間、スイッチング素子Ｑ２はオン状態のままであるため、接続点Ｐ１の電位が接続点Ｐ２の電位と同電位となる。したがって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１の増加は、そのまま接続点Ｐ２の電位の上昇となる。

時刻ｔ３において、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が、ゲート駆動回路１００の電源端子Ｐに供給される電源電圧Ｖに達する。時刻ｔ３前までは、ダイオードＤ１の整流作用により、接続点Ｐ２―接続点Ｐ１―接続点Ｐ０の経路を電流が流れていた。しかし、時刻ｔ３からは、クランプ回路１０によって接続点Ｐ１の電位を電源電圧Ｖにクランプするため、接続点Ｐ２―接続点Ｐ１―ダイオードＤ１―コンデンサＣ１の別の経路に電流が流れる。

時刻（ｔ２＋Δｔ２）において、スイッチング素子Ｑ２がオン状態からオフ状態へ切換えを開始することで、スイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２が増加を始める。

時刻ｔ４において、別の経路を流れる電流によって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびコンデンサＣ１の端子間電圧Ｖｃ１が電源電圧Ｖを電圧ΔＶだけ超過する。コンデンサＣ１はスイッチング素子Ｑ１のドレイン−ソース間の寄生容量よりも数桁大きな容量であるため、電圧ΔＶは電源電圧Ｖと比べて小さな電圧となる。したがって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が、電源電圧Ｖを大きく超過することはない。

時刻ｔ５においては、スイッチング素子Ｑ１およびスイッチング素子Ｑ２がターンオフ動作を完了し、ともにオフ状態となっている。抵抗Ｒ１が、時定数（Ｒ１×Ｃ１）に従って、コンデンサＣ１に蓄積された電圧ΔＶに相当するエネルギーを消費するため、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１は電源電圧Ｖに収束し、コンデンサＣ１の端子間電圧Ｖｃ１は再び電源電圧Ｖに戻っている。

以上のようにターンオフ動作するカスコード回路１において、ゲート駆動信号の電圧は最大で電源電圧Ｖであることから、スイッチング素子Ｑ１のゲート−ソース間耐圧は電源電圧Ｖより高く設定してある。スイッチング素子Ｑ１のドレイン−ソース間耐圧は原理的にゲート−ソース間耐圧より高くなるため、電源電圧Ｖよりも高くなる。したがって、スイッチング素子Ｑ１のドレインの電圧が電源電圧Ｖ以下になるようにクランプしてあれば、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１は、ドレイン−ソース間耐圧未満に抑えられ、スイッチング素子Ｑ１が破損してしまうことを防止できる。

また、カスコード回路１では、スイッチング素子Ｑ１のドレインの電圧が電源電圧Ｖを超過した際に消費されるエネルギー（電圧ΔＶに相当するエネルギー）のみが抵抗Ｒ１で熱として消費されて電力損失になる。一方、特許文献１に記載された従来のカスコード回路では、ツェナーダイオードの降伏電圧を超過した電圧に相当するすべてのエネルギー、あるいは、コンデンサに蓄積されたすべてのエネルギーが電力損失になってしまう。したがって、カスコード回路１では従来のカスコード回路より電力損失を低減することもできる。

よって、実施の形態１では、スイッチング素子Ｑ１がターンオフ動作時に破損してしまうことを防止し、かつ、電力損失を低減したカスコード回路を実現できる。

（実施の形態２）
スイッチング素子Ｑ１のドレインの電圧をクランプするクランプ回路１０変更することで、電力損失を一層低減することができる。以下、実施の形態２に係るカスコード回路について、図３を参照しながら説明する。

図３は、本発明の実施の形態２に係るカスコード回路の回路構成を示す回路図である。図３に示すカスコード回路２は、クランプ回路２０を備える点が、実施の形態１に係るカスコード回路１と異なる。なお、カスコード回路１の構成要素と同等の構成要素については、同一の符号を付して詳細な説明を繰返さない。

クランプ回路２０は、ダイオードＤ１、コンデンサＣ１、ダイオードＤ２を含む。ダイオードＤ１（第１のダイオード）は、アノードがスイッチング素子Ｑ１のドレインに接続するように、スイッチング素子Ｑ１のドレインと電源端子Ｐとの間に直列に接続してある。コンデンサＣ１は、ダイオードＤ１のカソードとスイッチング素子Ｑ１のソースとの間に接続してある。インダクタＬ１は、ダイオードＤ１のカソードと電源端子Ｐとの間に直列に接続してある。ダイオードＤ２（第２のダイオード）は、カソードが電源端子Ｐと接続するように、電源Ｅと電源端子Ｐとの間に直列に接続してある。

カスコード回路２のターンオフ動作において、それぞれのスイッチング素子のドレイン−ソース間電圧などの時間変化は図２と同様であるため、以下、再び図２を参照しながら説明する。なお、スイッチング素子Ｑ２がオン状態からオフ状態への切換えを開始する時刻（ｔ２＋Δｔ２）までは、実施の形態１と同様であるため、詳細な説明を繰返さない。

時刻ｔ４において、別の経路を流れる電流によって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびコンデンサＣ１の端子間電圧Ｖｃ１が電源電圧Ｖを電圧ΔＶだけ超過する。コンデンサＣ１はスイッチング素子Ｑ１のドレイン−ソース間の寄生容量よりも数桁大きな容量であるため、電圧ΔＶは電源電圧Ｖと比べて小さな電圧となる。電圧ΔＶに相当するエネルギーはインダクタＬ１に一旦蓄積され、その後、ゲート駆動回路１００に供給される。なお、ダイオードＤ２は、電圧ΔＶに相当するエネルギーが電源Ｅに逆流してしまうことを防いでいる。

このとき、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびコンデンサＣ１の端子間電圧Ｖｃ１はクランプされ、電圧（Ｖ＋ΔＶ）以下になる。したがって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が、ゲート駆動回路１００の電源電圧Ｖを大きく超過することはない。

時刻ｔ５においては、スイッチング素子Ｑ１およびスイッチング素子Ｑ２がターンオフ動作を完了し、ともにオフ状態となっている。スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１は電源電圧Ｖに収束し、コンデンサＣ１の端子間電圧Ｖｃ１も再び電源電圧Ｖに戻っている。

以上のように、実施の形態２でも実施の形態１と同様に、スイッチング素子Ｑ１がターンオフ動作時に破損してしまうことを防止できる。それに加えて、電圧ΔＶに相当するエネルギーがゲート駆動回路１００に供給されてその動作に用いられるため、実施の形態１のように抵抗Ｒ１で熱として消費されて電力損失になることもない。したがって、電力損失を一層低減することができる。

（実施の形態３）
実施の形態１および実施の形態２では、スイッチング素子Ｑ２がノーマリーオン型である場合について説明したが、スイッチング素子Ｑ２がノーマリーオフ型である場合にも、本発明を適用することができる。以下、実施の形態３に係るカスコード回路について、図４および図５を参照しながら説明する。

図４は、本発明の実施の形態３に係るカスコード回路の回路構成を示す回路図である。図４に示すカスコード回路３は、スイッチング素子Ｑ２がノーマリーオフ型のパワートランジスタである点と、それに伴ってスイッチング素子Ｑ２のゲートに電源電圧Ｖを入力してある点とが、実施の形態１に係るカスコード回路１と異なる。クランプ回路１０は、カスコード回路１におけるものと等しい。なお、カスコード回路１の構成要素と同等の構成要素については、同一の符号を付して詳細な説明を繰返さない。

以下、カスコード回路３のターンオフ動作について、図５を参照しながら説明する。
図５は、図４に示すカスコード回路３において、ターンオフ動作時のそれぞれのスイッチング素子のゲート−ソース間電圧およびドレイン−ソース間電圧の時間変化を示す波形図である。波形５ａはスイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇｓ１、波形５ｂはスイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１、波形５ｃはコンデンサＣ１の端子間電圧Ｖｃ１、波形５ｄはスイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２、波形５ｅはスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２を示す。

始めに、ノーマリーオフ型のスイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２は電源電圧Ｖであり、スイッチング素子Ｑ１およびスイッチング素子Ｑ２はともにオン状態である。スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２は、いずれもゼロである。

時刻ｔ１において、カスコード回路３をターンオフ動作させるためのゲート駆動信号がゲート駆動回路１００からスイッチング素子Ｑ１のゲートに入力されると、スイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇｓ１が電源電圧Ｖからゼロになる。しかし、スイッチング素子Ｑ１はターンオフ動作を開始してすぐにオン状態からオフ状態への切換えが開始するのではなく、遅延時間Δｔ１後にオン状態からオフ状態への切換えが開始される。

時刻（ｔ１＋Δｔ１）において、スイッチング素子Ｑ１がオン状態からオフ状態への切換えを開始すると、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が増加を始める。スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２は、電源電圧Ｖとスイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１との差（Ｖｇｓ２＝Ｖ−Ｖｄｓ１）であるから、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が増加した分、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２は減少していく。なお、スイッチング素子Ｑ２はノーマリーオフ型であるため、スイッチング素子Ｑ２のゲート閾値電圧Ｖｔｈ２は正電圧である。スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２が減少し、スイッチング素子Ｑ２のゲート閾値電圧Ｖｔｈ２に達すると、スイッチング素子Ｑ２はターンオフ動作を開始する。

時刻ｔ２において、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２がスイッチング素子Ｑ２のゲート閾値電圧Ｖｔｈ２に達すると、スイッチング素子Ｑ２はターンオフ動作を開始するが、すぐにオン状態からオフ状態への切換えが開始するのではない。スイッチング素子Ｑ２は、ターンオフ動作を開始してから遅延時間Δｔ２後にオン状態からオフ状態への切換えが開始される。時刻（ｔ１＋Δｔ１）から時刻（ｔ２＋Δｔ２）前までの間、スイッチング素子Ｑ２はオン状態のままであるため、接続点Ｐ１の電位が接続点Ｐ２の電位と同電位となる。したがって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１の増加は、そのまま接続点Ｐ２の電位の上昇となる。

時刻ｔ３において、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が、ゲート駆動回路１００の電源端子Ｐに供給される電源電圧Ｖに達する。時刻ｔ３前までは、ダイオードＤ１の整流作用により、接続点Ｐ２―接続点Ｐ１―接続点Ｐ０の経路を電流が流れていた。しかし、時刻ｔ３からは、クランプ回路１０によって接続点Ｐ１の電位を電源電圧Ｖにクランプするため、接続点Ｐ２―接続点Ｐ１―ダイオードＤ１―コンデンサＣ１の別の経路に電流が流れる。

時刻（ｔ２＋Δｔ２）において、スイッチング素子Ｑ２がオン状態からオフ状態へ切換えを開始することで、スイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２が増加を始める。

時刻ｔ４において、別の経路を流れる電流によって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が電源電圧Ｖを電圧ΔＶだけ超過する。それと対応して、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２は、ゼロから電圧ΔＶだけ負の方向に増加する。コンデンサＣ１はスイッチング素子Ｑ１のドレイン−ソース間の寄生容量よりも数桁大きな容量であるため、電圧ΔＶは電源電圧Ｖと比べて小さな電圧となる。したがって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が、ゲート駆動回路１００の電源電圧Ｖを大きく超過することはない。

時刻ｔ５においては、スイッチング素子Ｑ１およびスイッチング素子Ｑ２がターンオフ動作を完了し、ともにオフ状態となっている。抵抗Ｒ１は、時定数（Ｒ１×Ｃ１）に従って、コンデンサＣ１に蓄積された電圧ΔＶに相当するエネルギーを消費するため、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびコンデンサＣ１の端子間電圧Ｖｃ１は電源電圧Ｖに、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２はゼロに収束している。

以上のように、スイッチング素子Ｑ１およびスイッチング素子Ｑ２がいずれもノーマリーオフ型である場合でも、実施の形態１と同様に、スイッチング素子Ｑ１がターンオフ動作時に破損してしまうことを防止し、かつ、電力損失を低減したカスコード回路を実現できる。

（実施の形態４）
実施の形態１に対する実施の形態２と同様に、クランプ回路の回路構成を変更することで、実施の形態３の電力損失を一層低減することができる。以下、実施の形態４に係るカスコード回路について、図６を参照しながら説明する。

図６は、実施の形態４に係るカスコード回路の回路構成を示す回路図である。図６に示すカスコード回路４は、クランプ回路１０に代えてクランプ回路２０を備える点が、実施の形態３に係るカスコード回路３と異なる。クランプ回路２０は、実施の形態２に係るカスコード回路２におけるものと等しい。なお、実施の形態１〜実施の形態３に係るカスコード回路の構成要素と同等の構成要素については、同一の符号を付して詳細な説明を繰返さない。

カスコード回路４のターンオフ動作において、それぞれのスイッチング素子のドレイン−ソース間電圧などの時間変化は図５と同様であるため、以下、再び図５を参照しながら説明する。なお、スイッチング素子Ｑ２がオン状態からオフ状態へ切換えを開始する時刻（ｔ２＋Δｔ２）までは、実施の形態３と同様であるため、詳細な説明を繰返さない。

時刻ｔ４において、別の経路を流れる電流によって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が電源電圧Ｖを電圧ΔＶだけ超過する。電圧ΔＶは電源電圧Ｖと比べて小さな電圧である。それと対応して、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２は、ゼロから電圧ΔＶだけ負の方向に増加する。電圧ΔＶに相当するエネルギーはインダクタＬ１に一旦蓄積され、その後、ゲート駆動回路１００に供給される。なお、ダイオードＤ２が、電圧ΔＶに相当するエネルギーが電源Ｅに逆流してしまうことを防いでいる。

このとき、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびコンデンサＣ１の端子間電圧Ｖｃ１はクランプされ、電圧（Ｖ＋ΔＶ）以下になる。したがって、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１が、ゲート駆動回路１００の電源電圧Ｖを大きく超過することはない。

時刻ｔ５においては、スイッチング素子Ｑ１およびスイッチング素子Ｑ２がターンオフ動作を完了し、ともにオフ状態となっている。スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ１およびコンデンサＣ１の端子間電圧Ｖｃ１はいずれも電源電圧Ｖに、スイッチング素子Ｑ２のゲート−ソース間電圧Ｖｇｓ２はゼロに収束している。

以上のように、クランプ回路２０によっても、実施の形態３と同様に、スイッチング素子Ｑ１がターンオフ動作時に破損してしまうことを防止できる。それに加えて、電圧ΔＶに相当するエネルギーがゲート駆動回路１００に供給されてその動作に用いられるため、実施の形態３のように抵抗Ｒ１で熱として消費されて電力損失になることもない。したがって、電力損失を一層低減することができる。

なお、スイッチング素子Ｑ１がＦＥＴ、スイッチング素子Ｑ２がパワートランジスタである場合について説明したが、これに限定されるものではない。スイッチング素子Ｑ１およびスイッチング素子Ｑ２が、ともにＦＥＴである場合も、スイッチング素子Ｑ２の耐圧がカスコード回路に必要とされる耐圧以上であれば、同様の効果を得ることができる。また、スイッチング素子Ｑ１がバイポーラトランジスタである場合でも、ドレインをコレクタ、ゲートをベース、ソースをエミッタとそれぞれ対応させることで、全く同様に扱うことができる。

さらに、ゲート駆動回路１００が、信号源Ｓ、ゲート駆動素子Ｇ、抵抗Ｒ，コンデンサＣを備える場合について説明したが、電源端子Ｐから電源電圧Ｖの供給を受けてゲート駆動信号をスイッチング素子Ｑ１のゲートに出力するのであれば、その回路構成を問わず、本発明は適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

Ｑ１，Ｑ２ スイッチング素子、１，２，３，４ カスコード回路、１０，２０ クランプ回路、１００ ゲート駆動回路、Ｇ ゲート駆動素子、Ｓ 信号源、Ｐ 電源端子、Ｒ，Ｒ１ 抵抗、Ｃ，Ｃ０，Ｃ１ コンデンサ、Ｄ１，Ｄ２ ダイオード、Ｌ１ インダクタ、Ｅ 電源、Ｖ 電源電圧、Ｐ０，Ｐ１，Ｐ２ 接続点、ΔＶ，（Ｖ＋ΔＶ） 電圧、Ｖｃ１ 端子間電圧、Ｖｄｓ１，Ｖｄｓ２ ドレイン−ソース間電圧、Ｖｇｓ１，Ｖｇｓ２ ゲート−ソース間電圧、Ｖｔｈ２ ゲート閾値電圧、２ａ，２ｂ，２ｃ，２ｄ，２ｅ，５ａ，５ｂ，５ｃ，５ｄ，５ｅ，８ａ，８ｂ，８ｃ，８ｄ 波形、ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，（ｔ１＋Δｔ１），（ｔ２＋Δｔ２） 時刻、Δｔ１，Δｔ２ 遅延時間。

Claims (5)

1. ノーマリーオフ型である第１のスイッチング素子と、
   前記第１のスイッチング素子のドレインをソースに接続した第２のスイッチング素子とを備え、
   前記第１のスイッチング素子のゲートに接続したゲート駆動回路によりノーマリーオフ動作させるカスコード回路であって、
   電源が接続される前記ゲート駆動回路の電源端子と、前記第１のスイッチング素子のドレインとの間に設けられ、前記ゲート駆動回路が前記第１のスイッチング素子および前記第２のスイッチング素子をターンオフ動作したときに、前記第１のスイッチング素子のドレイン−ソース間の電圧を、前記電源から供給される電源電圧にクランプするクランプ回路をさらに備える、カスコード回路。
2. 前記第２のスイッチング素子は、ノーマリーオン型であって、前記第１のスイッチング素子のソースをゲートに接続してあり、
   前記クランプ回路は、アノードを前記第１のスイッチング素子のドレインに接続するように、前記第１のスイッチング素子のドレインと前記電源端子との間に直列に接続した第１のダイオードを含む、請求項１に記載のカスコード回路。
3. 前記第２のスイッチング素子は、ノーマリーオフ型であって、前記電源から供給される前記電源電圧をゲートに入力してあり、
   前記クランプ回路は、アノードを前記第１のスイッチング素子のドレインに接続するように、前記第１のスイッチング素子のドレインと前記電源端子との間に直列に接続した第１のダイオードを含む、請求項１に記載のカスコード回路。
4. 前記クランプ回路は、
   前記第１のダイオードのカソードと前記第１のスイッチング素子のソースとの間に接続したコンデンサと、
   前記第１のダイオードの前記カソードと前記ゲート駆動回路の前記電源端子との間に接続した抵抗とをさらに含む、請求項２または３に記載のカスコード回路。
5. 前記クランプ回路は、
   前記第１のダイオードのカソードと前記第１のスイッチング素子のソースとの間に接続したコンデンサと、
   前記第１のダイオードの前記カソードと前記ゲート駆動回路の前記電源端子との間に接続したインダクタと、
   カソードを前記電源端子に接続するように、前記電源と前記電源端子との間に直列に接続した第２のダイオードとをさらに含む、請求項２または３に記載のカスコード回路。

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