JPWO2013042406A1 - 電力用半導体装置 - Google Patents

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Abstract

本発明は、安定したスイッチング動作が可能で、かつサージに対する高い耐性を有する電力用半導体装置の提供を目的とする。本発明に係る電力用半導体装置は、ドリフト層２１表面に、複数のセンスウェル４１を囲んで形成された第２導電型のセンス外周ウェル４２と、メインセルウェル表面に選択的に形成される第１導電型のメインセルソース領域と、センスウェル４１表面に選択的に形成される第１導電型のセンスソース領域８１と、センス外周ウェル４２表面に選択的に形成された第１導電型のキャパシタ下部電極領域８２と、チャネル領域上及びセンス外周ウェル４２上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０上に形成されたゲート電極５０と、センスウェル及びセンスソース領域８１、並びにセンス外周ウェル４２及びキャパシタ下部電極領域８２に電気的に接続するセンスパッド１３とを備える。

Description

この発明は、電力用半導体装置に関し、特に電力用半導体装置の電流検出用素子の静電気対策に関する。
電力用半導体装置では、負荷を駆動するための主素子（メインセル）の他に、過電流を検出してメインセルを保護する目的で電流検出用素子（センスセル）が設けられることがある。センスセルはメインセルと同一基板上に配置され、センスセルで過電流を検出するとセンスセル及びメインセルを遮断することにより、これらのセルを保護することが可能になる。
このセンスセルは、電気的効率低下を避けるためにメインセルよりも少ない数が配置されることから、トランジスタ容量が小さく、静電気等のサージ電圧でゲート絶縁膜が破壊されやすい。
そこで特許文献１では、センスセル内蔵のＭＯＳＦＥＴにおいて、センスセルとメインセルとの間の半導体基板表面に、半導体基板と異なる導電型（ｐ型）のバリア層を形成し、バリア層をセンス端子に接続することで、センスセルのトランジスタ容量を大きくした構造を提案している。具体的には、センスセルのＭＯＳＦＥＴのソース端子に接続される検出用ソース電極は、ボンディングワイヤを接続するために大面積で形成され、検出用ソース電極下に配置した大面積のゲート電極とｐ型バリア層とで挟まれた薄いゲート絶縁膜により、大容量の寄生コンデンサが形成される。この構造によれば、ゲート電極と検出用ソース電極間に大容量の寄生コンデンサが形成されるため、静電気等のサージ耐量を高めることが出来る。
特開２００３−２４３６５６号公報
しかしながら、電力用半導体装置には、ハンドリング時等のサージ耐量のみならず、本来の動作であるスイッチング動作時にも高電圧、大電流等に対して高い耐性を有することが要求される。
具体的には、ＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに、ＭＯＳＦＥＴのドレイン電圧が急激に上昇し、場合によっては数百Ｖ程度にまで達することがある。このドレイン電圧の上昇により、オフ状態になるとｐ型バリア層とｎ型ドレイン層（半導体基板）との間に出来る空乏層容量を介して、ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する。このようにして発生した変位電流は、ｐ型のバリア層を経由してソース電極にまで流れる。ゲート電極下に配置されたｐ型バリア層の面積は非常に大きいため、ｐ型バリア層に変位電流が流れるとバリア層やコンタクトホールの抵抗によって、バリア層内に無視できない値の電圧が発生してしまう。その結果、バリア層とゲート電極間の大きな電位差によって、ゲート絶縁膜が破壊されるおそれがある。
本発明は上述の問題点に鑑み、安定したスイッチング動作が可能で、かつサージに対する高い耐性を有する電力用半導体装置の提供を目的とする。
本発明の電力用半導体装置は、第１導電型の半導体基板と、半導体基板の第１主面に形成された第１導電型のドリフト層と、ドリフト層の表面に選択的に形成された、第２導電型の複数のメインセルウェル及び第２導電型の複数のセンスウェルと、ドリフト層の表面において、複数のセンスウェルを囲んで形成された第２導電型のセンス外周ウェルと、メインセルウェルの表面に選択的に形成された第１導電型のメインセルソース領域と、メインセルソース領域とドリフト層との間のメインセルウェル表面に形成された第１のチャネル領域と、センスウェルの表面に選択的に形成された第１導電型のセンスソース領域と、センスソース領域とドリフト層との間のセンスウェル表面に形成された第２のチャネル領域と、センス外周ウェルの表面に選択的に形成された第１導電型のキャパシタ下部電極領域と、第１，第２のチャネル領域上及びセンス外周ウェル上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、メインセルウェル及びメインセルソース領域に電気的に接続するソースパッドと、センスウェル及びセンスソース領域、並びにセンス外周ウェル及びキャパシタ下部電極領域に電気的に接続するセンスパッドと、半導体基板の第２主面に形成されたドレイン電極とを備える。
本発明の電力用半導体装置は、複数のセンスウェルを囲んで形成された第２導電型のセンス外周ウェルと、選択的に形成された第１導電型のメインセルソース領域と、メインセルソース領域とドリフト層との間のメインセルウェル表面に形成された第１のチャネル領域と、センスウェルの表面に選択的に形成された第１導電型のセンスソース領域と、センスソース領域とドリフト層との間のセンスウェル表面に形成された第２のチャネル領域と、センス外周ウェルの表面に選択的に形成された第１導電型のキャパシタ下部電極領域と、第１，第２のチャネル領域上及びセンス外周ウェル上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、センスウェル及びセンスソース領域、並びにセンス外周ウェル及びキャパシタ下部電極領域に電気的に接続するセンスパッドと、半導体基板の第２主面に形成されたドレイン電極とを備える。センス外周ウェル、キャパシタ下部電極領域、ゲート絶縁膜、ゲート電極がキャパシタとして動作するので、セル数を調整してキャパシタの容量を大きくすることによって、静電気が加わった際のゲート絶縁膜における電界を緩和し、絶縁破壊を抑制することが出来る。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る電力用半導体装置の平面図である。 実施の形態１に係る電力用半導体装置の平面図である。 実施の形態１に係る電力用半導体装置の断面図である。 実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態１に係る電力用半導体装置の等価回路図である。 実施の形態２に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態２に係る電力用半導体装置の断面図である。 実施の形態３に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態３に係る電力用半導体装置の断面図である。
（実施の形態１）
＜構成＞
実施の形態１では、電流検出素子（電流センサ）を内蔵した電力用半導体装置の一例として、縦型のｎ型チャネル炭化珪素ＭＯＳＦＥＴを用いて説明する。また半導体の導電型について、第１導電型をｎ型、第２導電型をｐ型として説明するが、その逆であっても構わない。
図１は、実施の形態１に係る電力用半導体装置である炭化珪素ＭＯＳＦＥＴチップを上面から模式的に見た平面図である。図１において、チップ中央部には、ソースパッド１０が形成され、外周部にはゲート配線１２が形成されている。ゲート配線１２はゲートパッド１１から延伸して形成される。また、ソースパッド１０の内部の一部には、センスパッド１３が形成されている。
ソースパッド１０は、ソースパッド１０の下部に複数設けられたメインセルのＭＯＳＦＥＴのソース領域に電気的に接続されており、センスパッド１３は、センスパッド１３の下部に複数設けられたセンスセルのＭＯＳＦＥＴのソース領域に電気的に接続されている。また、ゲートパッド１１およびゲート配線１２は、メインセルおよびセンスセルのＭＯＳＦＥＴのゲート電極に電気的に接続され、外部の制御回路（図示せず）から供給されたゲート電圧をゲート電極に印加する。
図２は、図１に示したセンスパッド１３の下層を上部から透視した平面図である。図２において、図１に示したセンスパッド１３の下部にある層間絶縁膜やポリシリコンのゲート電極は図示していない。
センスセルのＭＯＳＦＥＴ１を構成するセンスウェル４１を平面視において取り囲むように、センス外周ウェル４２が形成されている。さらに、センス外周ウェル４２を平面視において取り囲むように、センスパッドウェル４３が形成されている。センスパッドウェル４３の一部を内包するようにソースパッド１０、ゲート配線１２が形成されている。
センス外周ウェル４２は、ｐｎダイオード３を構成し、さらにその中の一部の領域はキャパシタ２を構成する。
図３は図２のＡ−Ａ断面図である。図３に示すように、実施の形態１の電力用半導体装置では、ｎ型で低抵抗の炭化珪素で構成される半導体基板２０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２１が形成されている。センスパッド１３の下方におけるドリフト層２１の表面には、ｐ型炭化珪素で構成される複数のセンスウェル４１が選択的に形成されている（図３には１つのみ示している）。センスウェル４１から断面横方向に所定の間隔をおいたドリフト層２１の表面には、ｐ型炭化珪素で構成されるセンス外周ウェル４２が形成されている。また、センス外周ウェル４２から断面横方向（センスウェル４１とは反対方向）に所定の間隔をおいたドリフト層２１の表面には、ｐ型炭化珪素のセンスパッドウェル４３が形成されている。
センスウェル４１の表面には選択的にｎ型のセンスソース領域８１が形成されており、センスソース領域８１の内部には、センスソース領域８１の表面からセンスウェル４１まで貫通する低抵抗ｐ型のコンタクト領域９１が形成されている。センスソース領域８１とドレイン層２１の間のセンスウェル４１表面には第２のチャネル領域が形成される。
センス外周ウェル４２の表面には、ｎ型のキャパシタ下部電極領域８２が選択的に複数形成され、各キャパシタ下部電極領域８２の内部には、キャパシタ下部電極領域８２の表面からセンス外周ウェル４２まで貫通するセンス外周ウェル４２よりも低抵抗でｐ型のコンタクト領域９２が形成される。
図２にも示されるように、センス外周ウェル４２の周縁部の表面には、キャパシタ下部電極領域８２が形成されず、センス外周ウェル４２よりも低抵抗でｐ型のコンタクト領域９３が選択的に形成される。また、センス外周ウェル４２のうちセンスウェル４１近傍の領域の表面にもキャパシタ下部電極領域８２は形成されず、センス外周ウェル４２よりも低抵抗でｐ型のコンタクト領域９３が選択的に形成される。
センスウェル４１のチャネル領域（第２のチャネル領域）及びセンス外周ウェル４２の上部にはゲート絶縁膜３０が形成される。また、センスパッドウェル４３の上部にはゲート絶縁膜３０より厚いフィールド絶縁膜３１が形成される。ゲート絶縁膜３０およびフィールド絶縁膜３１の上部には、部分的にゲート電極５０が形成されており、ゲート絶縁膜３０、フィールド絶縁膜３１およびゲート電極５０の上部には、層間絶縁膜３２が形成されている。
コンタクト領域９１及びセンスソース領域８１の一部の領域上では、ゲート絶縁膜３０と層間絶縁膜３２が除去されてセンスコンタクトホール６１が形成される。同様に、コンタクト領域９２及びキャパシタ下部電極領域８２の一部の領域上にはキャパシタコンタクトホール６２が形成され、コンタクト領域９３上には外周ウェルコンタクトホール６３が形成される。
センスコンタクトホール６１を介してコンタクト領域９１及びセンスソース領域８１と接続するように、センスパッド１３が形成される。また、センスパッド１３は、キャパシタコンタクトホール６２を介してコンタクト領域９２及びキャパシタ下部電極領域８２と、外周ウェルコンタクトホール６３を介してコンタクト領域９３と接続する。
さらに、これらコンタクトホール６１，６２，６３の底には、センスウェル４１とセンスパッド１３、あるいはセンス外周ウェル４２とセンスパッド１３との間の抵抗を低減するためにオーミック電極７１が形成されている。
半導体基板２０の裏面側には、裏面オーミック電極７２を介してドレイン電極１４が形成されている。
また、フィールド絶縁膜３１上のゲート電極５０上の層間絶縁膜３２は一部が除去されて、ゲートコンタクトホール６４が形成される。ゲート配線１２（ゲートパッド１１）は、ゲートコンタクトホール６４を介してゲート電極５０と接続する。
実施の形態１の電力用半導体装置では、センスウェル４１を含む領域がＭＯＳＦＥＴ１を構成する。また、センス外周ウェル４２、キャパシタ下部電極領域８２、ゲート絶縁膜３０、ゲート電極５０が、ゲート電極５０とセンスパッド１３間のキャパシタ２として動作する。また、ｐ型のセンス外周ウェル領域とｎ型のドリフト層２１のｐｎ接合が、ドレイン電極１４、センスパッド１３間のｐｎ接合ダイオード３として動作する。
＜製造方法＞
次に、図４〜図８を用いて、実施の形態１の電力用半導体装置の製造方法を説明する。図４〜図８は、実施の形態１の電力用半導体装置の製造工程における電力用半導体装置の一部を模式的に表した断面図である。
まず、低抵抗のｎ型炭化珪素の半導体基板２０の表面上に、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法を用いてｎ型炭化珪素のドリフト層２１をエピタキシャル成長する。不純物濃度は１×１０13ｃｍ-3〜１×１０18ｃｍ-3、厚さは４〜２００μｍとする。半導体基板２０は、例えば第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有しｃ軸方向に対して８°以下に傾斜されているものを用いるが、他の面方位、ポリタイプ、傾斜角度であってもよく、また、傾斜していなくてもよい。
つづいて、ドリフト層２１の表面の所定の位置に、イオン注入法により、メインセルを構成する複数のｐ型のメインセルウェル（図示せず）、複数のｐ型のセンスウェル４１、ｐ型のセンスパッドウェル４３を形成する。この段階でセンス外周ウェル４２は形成されていないが、特定のセンスウェル４１を囲む複数のセンスウェル４１を後工程で繋げることにより、センス外周ウェル４２を形成する。イオン注入するｐ型不純物としては、Ａｌ（アルミニウム）またはＢ（硼素）が好適である。また、注入深さは、エピタキシャル結晶成長層であるドリフト層２１の底面より深くならないようにし、例えば、０．３〜２μｍの範囲の値とする。また、それらのｐ型不純物濃度は、ドリフト層２１の不純物濃度より高く、かつ、１×１０15ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される。
そして、ＭＯＳＦＥＴ１を構成するセンスウェル４１には、イオン注入によりその表面の２箇所にｎ型のセンスソース領域８１を形成する。それ以外のセンスウェル４１には一部のウェルを除いて、イオン注入によりその表面の２箇所にｎ型のキャパシタ下部電極領域８２を形成する（図４）。また、図示していないが、メインセルウェルの表面の２箇所にも同様にｎ型のメインセルソース領域を形成する。
以上の工程により、メインセルソース領域とドリフト層２１との間のメインセルウェル表面に第１のチャネル領域が形成され、センスソース領域８１とドリフト層との間のセンスウェル４１表面に第２のチャネル領域が形成される。
センスソース領域８１、キャパシタ下部電極領域８２、メインセルソース領域にイオン注入するｎ型不純物には、Ｎ（窒素）またはＰ（燐）が好適である。その不純物濃度は、メインセルウェルやセンスウェル４１のｐ型不純物濃度より高く、かつ、１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲内に設定する。また、注入深さは、その底面がメインセルウェルやセンスウェル４１の底面を越えないように設定する。
次に、ｎ型のセンスソース領域８１が形成されていない複数のセンスウェル４１の間にｐ型イオンの注入を行うことにより、これらセンスウェル４１を繋げてセンス外周ウェル４２を形成する（図５）。なお、ＭＯＳＦＥＴ１を構成するセンスウェル４１の形成と同時にセンス外周ウェル４２を形成することも可能で、そうすればプロセス工程が増加しない。
さらに、ｐ型イオンを注入して、コンタクト領域９１，９２，９３を形成する（図６）。コンタクト領域９１はセンスソース領域８１の間に、コンタクト領域９２はキャパシタ下部電極領域８２の間に形成する。コンタクト領域９３は、センス外周ウェル４２の周縁（外周縁）の表面と、センスウェル４１の近傍側（センス外周ウェル４２の内周縁）の表面に選択的に形成する。
コンタクト領域９１，９２，９３のｐ型不純物濃度は、それらが形成されるセンスウェル４１、センス外周ウェル４２のｐ型不純物濃度より高濃度に設定することが望ましい。また、半導体基板２０を１５０℃以上に加熱してイオン注入することにより、コンタクト領域９１，９２，９３を低抵抗化することが出来る。
次に、アルゴン（Ａｒ）ガスまたは窒素ガスなどの不活性ガス雰囲気中、または、真空中で、１５００〜２２００℃の温度範囲、３０秒〜６０分の時間範囲でアニールを行なう。これにより、イオン注入した不純物を電気的に活性化させる。なお、半導体基板２０およびこれに形成された膜を炭素膜で覆った状態でアニールしてもよい。炭素膜で覆ってアニールすることにより、アニール時における装置内の残留水分や残留酸素などによって発生する炭化珪素表面の荒れの発生を防止することができる。
そして、これまでのイオン注入工程でドリフト層２１の表面に生じた変質層を除去する。具体的には、ドリフト層２１の表面を犠牲酸化することにより熱酸化膜を形成し、この熱酸化膜をフッ酸により除去することにより、ドリフト層２１の表面変質層を除去して清浄な面を露出させる。
次に、センスパッドウェル４３上にフィールド絶縁膜３１と呼ぶ膜厚が０．５〜２μｍ程度の二酸化珪素膜をＣＶＤ法、フォトリソグラフィー技術などを用いて形成する（図７（ａ））。例えば、フィールド絶縁膜３１を基板全面に形成した後、センスパッドウェル４３上以外に形成されたフィールド絶縁膜３１をフォトリソグラフィー、エッチングなどで除去することによって、センスパッドウェル４３上にのみフィールド絶縁膜３１を形成することが出来る。
さらに、メインセルウェル上やセンスウェル４１上、センス外周ウェル４２上など、フィールド絶縁膜３１を形成していない場所に、フィールド絶縁膜３１より薄いゲート絶縁膜３０を形成する。ゲート絶縁膜３０は熱酸化法または堆積法を用いて形成される二酸化珪素膜である。
ゲート絶縁膜の厚さは、フィールド絶縁膜３１の１／１０程度であり、３０ｎｍ以上３００ｎｍ以下であれば良く、より好ましくは５０ｎｍ以上１５０ｎｍ以下であればよい。なお、この膜厚値は、どの程度のゲート電圧及びゲート電界でＭＯＳＦＥＴを駆動（スイッチング動作）させるかに依存し、好ましくはゲート電界（ゲート絶縁膜３０に印加される電界）として３ＭＶ／ｃｍ以下の大きさであればよい。
次に、ゲート絶縁膜３０およびフィールド絶縁膜３１の上の所定箇所に、ＣＶＤ法、フォトリソグラフィー技術などを用いて多結晶シリコン材料のゲート電極５０を形成する。このゲート電極５０に用いられる多結晶シリコンは、ＰやＢが含まれて低抵抗であることが望ましい。ＰやＢは多結晶シリコンの成膜中に導入してもよいし、成膜後にイオン注入法などによって導入してもよい。こうして、図７（ａ）の断面図と図７（ｂ）の平面図に示す構成が形成される。
そして、ゲート電極５０及びゲート絶縁膜３０上に、ＣＶＤ法などの堆積法を用いて層間絶縁膜３２を形成する（図８）。層間絶縁膜３２は例えば二酸化珪素膜である。層間絶縁膜３２を全面に形成した後、フォトリソグラフィー技術やドライエッチング技術を用いて、センスセル１のセンスソース領域８１上の層間絶縁膜３２を除去してセンスコンタクトホール６１を形成する。また、キャパシタ下部電極領域８２上の層間絶縁膜３２を除去してキャパシタコンタクトホール６２を形成する。また、コンタクト領域９３上の層間絶縁膜３２を除去して外周ウェルコンタクトホール６３を形成する。同様に、メインセルソース領域上の層間絶縁膜３２を除去してコンタクトホール（図示せず）を形成する。ここで、後述のゲートコンタクトホール６４を同時に形成して、製造工程を簡略化してもよい。
次に、スパッタ法などによってＮｉを主成分とする金属膜を形成する。そして、６００〜１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の層間絶縁膜３２上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。
このようにして、メインセルソースのコンタクトホール（図示せず）、コンタクトホール６１〜６３内に形成されたシリサイドは、図３に示すオーミック電極７１となり、センスソース領域８１などのｎ型の炭化珪素領域と、センスウェル４１などのｐ型の炭化珪素領域の両方に対してオーミック接続する。
さらに、フォトリソグラフィー技術やドライエッチング技術を用いて、ゲートコンタクトホール６４となる箇所の層間絶縁膜３２を除去する。
次に、半導体基板２０の裏面にＮｉを主成分とする金属を形成、熱処理することにより、半導体基板２０の裏側に裏面オーミック電極７２を形成する。なお、裏面オーミック電極７２とオーミック電極７１は同時のアニール工程で形成しても良い。また、オーミック電極７１の金属間化合物などの材料は、各コンタクトホールに応じて変えてもよいし、同じでもよい。
その後、ここまで処理してきた半導体基板２０の表面にＡｌ等の配線金属をスパッタ法または蒸着法により形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースパッド１０、ゲートパッド１１、ゲート配線１２およびセンスパッド１３を形成する。
さらに、基板の裏面の裏面オーミック電極７２の表面上に金属膜を形成することによりドレイン電極１４を形成する。こうして、図３に断面図を示した電力用半導体装置を製造できる。
＜動作＞
次に、本実施の形態の電力用半導体装置の構成を電気回路的に説明する。図９は、実施の形態１の電力用半導体装置の等価回路図である。図２で説明したように、センスパッド１３にＭＯＳＦＥＴ１が繋がる他、センスパッド１３とゲートパッド１１との間にキャパシタ２が繋がり、センスパッド１３とドレイン電極１４との間にｐｎダイオード３が繋がる構成となる。
一方、ソースパッド１０にはメインセルのＭＯＳＦＥＴが繋がり、ソースパッド１０とドレイン電極１４との間には、センスパッドウェル４３とドレイン層２１で形成されるｐｎダイオード５が繋がる構成となる。
つづいて、本実施の形態の電力用半導体装置において、ゲートパッド１１（ゲート配線１２）とセンスパッド１３間に静電気が印加された場合の動作を、図３の断面図に基づき説明する。ゲートパッド１１に＋側の静電気（例えば、静電気耐性の指標の一つであるＭａｃｈｉｎｅ Ｍｏｄｅｌ）が印加された場合、センスセルのＭＯＳＦＥＴ１において、ゲート電極５０下のチャネル領域に電子の反転層が形成される。それと同時に、キャパシタ２のゲート絶縁膜３０下のセンス外周ウェル４２にも電子の反転層が形成される。ＭＯＳＦＥＴ１、キャパシタ２はいずれもｐ型のウェル以外は同一の構成を有しているので、静電気印加時における、すなわち交流（ＡＣ）的に見た炭化珪素半導体側の入力抵抗はほぼ同じ値を有する。そのため、ＭＯＳＦＥＴ１、キャパシタ２のそれぞれのセル毎のゲート電極の電位上昇は同程度のものとなる。
例えば、炭化珪素ＭＯＳＦＥＴでは約１０万個と多数のメインセルが構成され、そのうちセンスパッド１３に接続されるセンスセルは約２０個設けられる。センスセルのトランジスタ容量は２ｐＦとする。本実施の形態ではこれらセンスセルの周辺に非活性なＭＯＳＦＥＴセルを配置してセンスパッド１３に接続する。１０００個の非活性なＭＯＳＦＥＴセルを配置すればトランジスタ容量は１００ｐＦとなる。このように、キャパシタ２を構成する非活性なＭＯＳＦＥＴのセル数を調整して、キャパシタ２の入力容量をＭＯＳＦＥＴ１（センスセル）の入力容量の１０倍から１０００倍（図２では２倍）に設定することにより、静電気が印加された場合でもゲート電界を５ＭＶ／ｃｍ以下にすることが可能となり、ゲート絶縁膜３０の破壊を抑制することができる。
ゲートパッドに−（マイナス）側の静電気が印加された場合、センスセルのＭＯＳＦＥＴ１の表面にホールの蓄積層が形成されるとともに、キャパシタ２のゲート絶縁膜下にもホールの蓄積層が形成される。＋側の静電気の場合と同様、ＭＯＳＦＥＴ１、キャパシタ２は同様な構造を有しているため、静電気印加時における炭化珪素半導体側の抵抗値はほぼ同じ値である。そのため、ＭＯＳＦＥＴ１、キャパシタ２のゲート電極５０の電位上昇は同程度のものとなる。キャパシタ２を構成するセル数を調整して、キャパシタ２の入力容量をＭＯＳＦＥＴ１の入力容量の１０倍から１０００倍（図２では２倍）に設定することにより、ゲート電界として５ＭＶ／ｃｍ以下にすることが可能となり、静電気が印加された場合でも絶縁膜破壊を抑制することができる。
ｎ型の電子供給層であるキャパシタ下部電極領域８２を備えた反転型のＭＯＳキャパシタ２を設けることにより、高速なサージに対しても応答可能になる。
さらに、ｐｎダイオード３上のゲート配線１２がＭＯＳＦＥＴ１に対する突入抵抗の働きをするため、静電気耐性が確保される。
なお、本実施の形態では炭化珪素ＭＯＳＦＥＴを用いて説明したが、ＩＧＢＴなど他の電力用半導体デバイスにも本発明は適用可能である。
＜効果＞
実施の形態１の電力用半導体装置は、第１導電型の半導体基板２０と、半導体基板２０の第１主面に形成された第１導電型のドリフト層２１と、ドリフト層２１の表面に選択的に形成された、第２導電型の複数のメインセルウェル及び第２導電型の複数のセンスウェル４１と、ドリフト層２１の表面において、複数のセンスウェル４１を囲んで形成された第２導電型のセンス外周ウェル４２と、メインセルウェルの表面に選択的に形成された第１導電型のメインセルソース領域と、メインセルソース領域とドリフト層２１との間のメインセルウェル表面に形成された第１のチャネル領域と、センスウェル４１の表面に選択的に形成された第１導電型のセンスソース領域８１と、センスソース領域８１とドリフト層２１との間のセンスウェル４１表面に形成された第２のチャネル領域と、センス外周ウェル４２の表面に選択的に形成された第１導電型のキャパシタ下部電極領域８２と、第１、第２のチャネル領域上及びセンス外周ウェル４２上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０上に形成されたゲート電極５０と、メインセルウェル及びメインセルソース領域に電気的に接続するソースパッド１０と、センスウェル４１及びセンスソース領域８１、並びにセンス外周ウェル４２及びキャパシタ下部電極領域８２に電気的に接続するセンスパッド１３と、半導体基板２０の第２主面に形成されたドレイン電極１４とを備える。センス外周ウェル４２、キャパシタ下部電極領域８２、ゲート絶縁膜３０、ゲート電極５０がＡＣ的に見て入力抵抗の低いキャパシタ２として動作するので、セル数を調整してキャパシタ２の容量を大きくすることによって、静電気が加わった際のゲート絶縁膜３０における電界を緩和し、絶縁破壊を抑制することが出来る。
特に、実施の形態１の電力用半導体装置において、半導体基板２０は炭化珪素に代表されるワイドバンドギャップ半導体を用いた半導体基板である。従来の半導体装置、すなわち珪素半導体で採用されるｐ型のバリア層自体の導電性、言い換えれば抵抗値は、炭化珪素半導体に比べて、おおよそ１桁程度低いものである。従って、炭化珪素半導体において、ゲート電極とｐ型バリア層とで挟まれた薄いゲート絶縁膜でのキャパシタを構成する場合には、ＡＣ的に見た入力抵抗値が高くなってしまう。
また、実施の形態１の電力用半導体装置は、センス外周ウェル４２の表面かつ外周縁及び内周縁に選択的に形成され、センスパッド１３と電気的に接続する複数の第２導電型のコンタクト領域９３をさらに備え、キャパシタ下部電極領域８２は複数のコンタクト領域９３に囲まれた領域に形成される。このような構成によって、キャパシタ下部電極領域８２が構成するセルが不活性となり、キャパシタ２のみとして動作する。
（実施の形態２）
図１０は、実施の形態２の電力用半導体装置の構成を示す断面図である。
実施の形態１の電力用半導体装置では、複数のセンスウェル４１を繋いでセンス外周ウェル４２を形成する図５に示した工程で、センスウェル４１の表面から底部にかけて全ての断面で各センスウェル４１を接続した。それに対して実施の形態２の電力用半導体装置では、接続対象の各センスウェル４１を島状に残したまま、各センスウェル４１の底部に接触するよう形成したセンス外周ウェル４４により、各センスウェル４１を繋げた構成とする。
図１０は、図５に対応する実施の形態２の電力用半導体装置の製造工程を示す断面図である。各センスウェル４１の間にはｎ型ドリフト層２１が存在している。すなわち、センスウェル４１を囲んで設けられるウェルは、ドリフト層２１の表面から所定の深さの領域で連続的に形成されたセンス外周ウェル４４（第１センス外周ウェル）と、センス外周ウェル４４からドリフト層２１表面にかけて、コンタクト領域９３やキャパシタ下部電極領域８２に対応して島状に形成されたセンスウェル４１（第２センス外周ウェル）との２層構造として形成される。
図１１は、実施の形態２の電力用半導体装置の断面図である。図１１に示す構成によれば、キャパシタ２とＭＯＳＦＥＴ１とは、ドリフト層２１とセンス外周ウェル領域４４の深さ方向の境界からゲート絶縁膜下にかけての構造が同じになる。そのため、キャパシタ２とＭＯＳＦＥＴ１のそれぞれのセル毎の入力容量値、および入力抵抗値はきわめて同じ値になる。そのため、静電気がゲート電極５０に印加した場合、ＭＯＳＦＥＴ１、キャパシタ６のゲート電極５０の電位上昇は同じものとなる。よって、キャパシタ２の容量を調整することによって、ゲート電界を５ＭＶ／ｃｍ以下に抑制することが可能となり、ゲート絶縁膜３０の破壊を抑制することができる。
＜効果＞
実施の形態２の電力用半導体装置において、ＭＯＳＦＥＴ１を構成するセンスウェル４１を囲むセンス外周ウェルは、ドリフト層２１の表面から所定の深さの領域で連続的に形成されたセンス外周ウェル４４（第１センス外周ウェル）と、センス外周ウェル４４からドリフト層２１表面にかけて、コンタクト領域９３及びキャパシタ下部電極領域８２に対応して島状に形成されたセンスウェル４１（第２センス外周ウェル）とを備える。これにより、キャパシタ２とＭＯＳＦＥＴ１とは、ドリフト層２１とセンス外周ウェル領域４４の深さ方向の境界からゲート絶縁膜下にかけての構造が同じになるため、静電気がゲート電極５０に印加した場合、ＭＯＳＦＥＴ１、キャパシタ６のゲート電極５０の電位上昇は同じものとなる。よって、キャパシタ２の容量を調整することによってゲート電界を緩和し、ゲート絶縁膜３０の破壊を抑制することができる。
（実施の形態３）
実施の形態１の電力用半導体装置ではキャパシタ下部電極領域８２を複数形成したが、実施の形態３の電力用半導体装置では、センスパッド１３とのコンタクト数はそのままに、複数のキャパシタ下部電極領域８２を全て繋げた一続きのキャパシタ下部電極領域８３を形成する。
図１２は、実施の形態３の電力用半導体装置の製造工程を示す断面図である。ドリフト層２１表面に選択的にセンス外周ウェル４２を形成した後、センス外周ウェル４２表面に一続きのキャパシタ下部電極領域８３を選択的に形成する。あるいは、ドリフト層２１表面に選択的に複数のセンスウェル４１を形成した後、各センスウェル４１表面に選択的にキャパシタ下部電極領域８２を形成し（図４と同様）、複数のセンスウェル４１を繋げてセンス外周ウェル４２を形成した後に（図５と同様）、キャパシタ下部電極領域８２を繋げてキャパシタ下部電極領域８３としても良い。
その後、キャパシタ下部電極領域８３上にゲート絶縁膜３０より厚いフィールド絶縁膜３１を形成し、その上層にゲート電極５０を形成する。キャパシタ下部電極領域８３とフィールド絶縁膜３１以外の構成は実施の形態１の電力用半導体装置と同様であるため、説明を省略する。
図１３は、実施の形態３の電力用半導体装置の断面図である。センス外周ウェル４２、キャパシタ下部電極領域８３、フィールド絶縁膜３１、ゲート電極５０がキャパシタ７として動作する。キャパシタ７の下部電極に相当するキャパシタ下部電極領域８３は、１×１０17ｃｍ-3〜１×１０21ｃｍ-3と高いｎ型不純物濃度を有しているので、ゲート電極５０とセンスパッド１３間でキャパシタ７のＡＣ的に見た入力抵抗値はきわめて低い値となる。従って、ゲート電極５０に静電気が印加された場合でも、ＭＯＳＦＥＴ１のゲート電極の電位上昇を抑制し、ＭＯＳＦＥＴ１においてゲート絶縁膜３０の破壊を抑制することが出来る。
＜効果＞
実施の形態３の電力用半導体装置は、キャパシタ下部電極領域８３上に選択的に形成された、ゲート絶縁膜３０よりも厚いフィールド絶縁膜３１をさらに備え、ゲート電極５０はフィールド絶縁膜３１上にも形成されるので、ゲート電極５０、フィールド絶縁膜３１、キャパシタ下部電極領域８３、センス外周ウェル４２により構成されるキャパシタ７の入力抵抗値は極めて低い値となる。よって、ゲート電極５０に静電気が印加した際にＭＯＳＦＥＴ１のゲート絶縁膜３０にかかる電界を緩和し、絶縁破壊を抑制することが出来る。
１ センスセル、２ キャパシタ、３，５ ｐｎダイオード、４ メインセル、１０ ソースパッド、１１ ゲートパッド、１２ ゲート配線、１３ センスパッド、１４ ドレイン電極、２０ 基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド絶縁膜、３２ 層間絶縁膜、４１ センスウェル、４２，４４ センス外周ウェル、４３ センスパッドウェル、５０ ゲート電極、６１ センスコンタクトホール、６２ キャパシタコンタクトホール、６３ 外周ウェルコンタクトホール、６４ ゲートコンタクトホール、７１ オーミック電極、７２ 裏面オーミック電極、８１ センスソース領域、８２，８３ キャパシタ下部電極領域、９１，９２，９３ コンタクト領域。
本発明の電力用半導体装置は、第１導電型の炭化珪素半導体基板の第１主面に形成された第１導電型のドリフト層と、ドリフト層の表面に選択的に形成された、第２導電型の複数のメインセルウェル及び第２導電型の複数のセンスウェルと、ドリフト層の表面において、複数のセンスウェルを囲んで形成された第２導電型のセンス外周ウェルと、メインセルウェルの表面に選択的に形成された第１導電型のメインセルソース領域と、メインセルソース領域とドリフト層との間のメインセルウェル表面に形成された第１のチャネル領域と、センスウェルの表面に選択的に形成された第１導電型のセンスソース領域と、センスソース領域の内部に、センスソース領域の表面からセンスウェルまで貫通する第２導電型の第１コンタクト領域と、センスソース領域とドリフト層との間のセンスウェル表面に形成された第２のチャネル領域と、センス外周ウェルの表面かつ外周縁及び内周縁に選択的に形成され、センスパッドと電気的に接続する複数の第２導電型の第２コンタクト領域と、センス外周ウェルの表面かつ外周縁及び内周縁に囲まれた領域に選択的に形成された第１導電型のキャパシタ下部電極領域と、キャパシタ下部電極領域の内部に、キャパシタ下部電極領域の表面からセンス外周ウェルまで貫通する第２導電型の第３コンタクト領域と、第１，第２のチャネル領域上及びセンス外周ウェル上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、メインセルウェル及びメインセルソース領域に電気的に接続するソースパッドと、センスウェル及びセンスソース領域、並びにセンス外周ウェル及びキャパシタ下部電極領域に電気的に接続するセンスパッドと、半導体基板の第２主面に形成されたドレイン電極とを備える。
本発明の電力用半導体装置は、複数のセンスウェルを囲んで形成された第２導電型のセンス外周ウェルと、選択的に形成された第１導電型のメインセルソース領域と、メインセルソース領域とドリフト層との間のメインセルウェル表面に形成された第１のチャネル領域と、センスウェルの表面に選択的に形成された第１導電型のセンスソース領域と、センスソース領域の内部に、センスソース領域の表面からセンスウェルまで貫通する第２導電型の第１コンタクト領域と、センスソース領域とドリフト層との間のセンスウェル表面に形成された第２のチャネル領域と、センス外周ウェルの表面かつ外周縁及び内周縁に選択的に形成され、センスパッドと電気的に接続する複数の第２導電型の第２コンタクト領域と、センス外周ウェルの表面かつ外周縁及び内周縁に囲まれた領域に選択的に形成された第１導電型のキャパシタ下部電極領域と、キャパシタ下部電極領域の内部に、キャパシタ下部電極領域の表面からセンス外周ウェルまで貫通する第２導電型の第３コンタクト領域と、第１，第２のチャネル領域上及びセンス外周ウェル上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、センスウェル及びセンスソース領域、並びにセンス外周ウェル及びキャパシタ下部電極領域に電気的に接続するセンスパッドと、半導体基板の第２主面に形成されたドレイン電極とを備える。センス外周ウェル、キャパシタ下部電極領域、ゲート絶縁膜、ゲート電極がキャパシタとして動作するので、セル数を調整してキャパシタの容量を大きくすることによって、静電気が加わった際のゲート絶縁膜における電界を緩和し、絶縁破壊を抑制することが出来る。

Claims (5)

  1. 第１導電型の半導体基板（２０）の第１主面に形成された第１導電型のドリフト層（２１）と、
    前記ドリフト層（２１）の表面に選択的に形成された、第２導電型の複数のメインセルウェル及び第２導電型の複数のセンスウェル（４１）と、
    前記ドリフト層（２１）の表面において、前記複数のセンスウェル（４１）を囲んで形成された第２導電型のセンス外周ウェル（４２）と、
    前記メインセルウェルの表面に選択的に形成された第１導電型のメインセルソース領域と、
    前記メインセルソース領域と前記ドリフト層（２１）との間の前記メインセルウェル表面に形成された第１のチャネル領域と、
    前記センスウェル（４１）の表面に選択的に形成された第１導電型のセンスソース領域（８１）と、
    前記センスソース領域（８１）と前記ドリフト層（２１）との間の前記センスウェル（４１）表面に形成された第２のチャネル領域と、
    前記センス外周ウェル（４２）の表面に選択的に形成された第１導電型のキャパシタ下部電極領域（８２，８３）と、
    前記第１及び第２のチャネル領域上及び前記センス外周ウェル（４２）上に形成されたゲート絶縁膜（３０）と、
    前記ゲート絶縁膜（３０）上に形成されたゲート電極（５０）と、
    前記メインセルウェル及び前記メインセルソース領域に電気的に接続するソースパッド（１０）と、
    前記センスウェル及び前記センスソース領域、並びに前記センス外周ウェル（４２）及び前記キャパシタ下部電極領域（８２，８３）に電気的に接続するセンスパッド（１３）と、
    前記半導体基板の第２主面に形成されたドレイン電極（１４）とを備える、
    電力用半導体装置。
  2. 前記半導体基板はワイドバンドギャップ半導体を用いた半導体基板である、
    請求項１に記載の電力用半導体装置。
  3. 前記センス外周ウェル（４２）の表面かつ外周縁及び内周縁に選択的に形成され、前記センスパッド（１３）と電気的に接続する複数の第２導電型のコンタクト領域（９３）をさらに備え、
    前記キャパシタ下部電極領域（８２，８３）は複数の前記コンタクト領域（９３）に囲まれた領域に形成される、
    請求項１に記載の電力用半導体装置。
  4. 前記センス外周ウェル（４２）は、
    前記ドリフト層（２１）の表面から所定の深さの領域で連続的に形成された第１センス外周ウェル（４４）と、
    前記第１センス外周ウェル（４４）から前記ドリフト層（２１）表面にかけて、前記コンタクト領域（９３）及び前記キャパシタ下部電極領域（８２）に対応して島状に形成された第２センス外周ウェル（４１）とを備える、
    請求項３に記載の電力用半導体装置。
  5. 前記キャパシタ下部電極領域（８２，８３）上に選択的に形成された、前記ゲート絶縁膜（３０）よりも厚いフィールド絶縁膜（３１）をさらに備え、
    前記ゲート電極（５０）は前記フィールド絶縁膜上（３１）にも形成される、
    請求項３又は４に記載の電力用半導体装置。
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