JPWO2012002574A1 - 薄膜トランジスタ - Google Patents

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Abstract

半導体層と電極との間の密着性を向上させることができるとともに、その間のオーミック接合性をより良好なものして薄膜トランジスタの高速動作を実現させ、また電極表面の酸化をより確実に防止することができ、さらに電極の製造工程を少ないプロセスで実現することができるようにする。本発明の薄膜トランジスタ10は、酸化物半導体からなる半導体層4と、銅を主体とする層であるソース電極5およびドレイン電極6と、その半導体層4と上記ソース電極5および上記ドレイン電極6の各々との間に設けられた酸化物反応層22と、この酸化物反応層22と半導体層4との間に設けられた高コンダクタンス層21とを有することを特徴とする。

Description

本発明は、半導体層に酸化物半導体を備えた薄膜トランジスタに関するものである。
近年、酸化物半導体は薄膜トランジスタあるいは透明電極への応用が注目されている。酸化物半導体を用いた薄膜トランジスタは平面表示装置である液晶表示装置あるいは有機EL表示装置への応用が盛んである。また、酸化物半導体を用いた透明電極は平面表示装置あるいはタッチパネルへの応用が盛んである。
これらの応用分野では、酸化物半導体の配線及び電極には、低抵抗で導電性の高い材料が用いられる。
これらの応用分野では、アルミニウム(Al)あるいはAl合金およびモリブデン等が用いられている。
例えば、Ti/Al−Si/Tiからなる配線材料が提案され、Al−SiをTiでサンドイッチした構造になっている。
一方で、これらの電極材料よりも低い電気抵抗を有する材料として、銅が注目されるようになった。しかしながら、銅は、LCDのTFT基板であるガラスとの密着性が悪いことに加え、絶縁層を形成する際に、酸化され易いとの問題がある。
そこで、このような問題を解決するために、近年、TFT−LCDでは合金化した銅配線を用いる技術が試みられている。この技術は、合金元素が、基板と反応生成物を形成することによって、基板との密着性を確保し、同時に、添加元素がCu表面で酸化物を形成することによって、Cuの耐酸化性として作用することを狙ったものである。
しかし、提案された技術では、狙った特性が十分に発現されていない。すなわち、Cu中に合金元素が残留することによってCuの電気抵抗が高くなり、Al又はAl合金を用いた配線材料に対する優位性を示すことができなかった。
さらに、特許文献1に示すように、TFT−LCDに銅配線を用いるためには、Cuと基板との間にMo合金膜を形成し、これによって基板との密着性及びバリア性を、確保する技術が考えられている。
しかしながら、この技術では、Mo合金を成膜する工程が増加すると共に、配線の実効抵抗が増加するという問題がある。さらに、ソース電極及びドレイン電極にはCu単層を用いているが、その安定性には問題が残る。
また、特許文献2には、Cu配線に関するこれらの問題点を解決するために、Cuの周りにTaN、TiN、WNなどの高融点窒化物を形成する技術が提案されている。しかしながら、この技術では、従来の配線材料に比べるとバリア層を形成するための材料と、さらに付加的なプロセスが必要であること、及び高抵抗のバリア層を厚く成膜するため、配線の実効抵抗が上昇するという問題がある。
また、特許文献3には、TFT−LCDの配線のCuにMg、Ti、Crのうち一種以上の元素を添加することによって密着性と耐酸化性を向上させることが開示されている。しかしながら、添加元素が配線中に残存して配線抵抗が増加するという問題がある。また、添加元素が基板の酸化物を還元し、還元された元素が配線中に拡散して配線抵抗が増大するという問題もある。
特許文献4には、Cuに0.3〜10重量%のAgを添加して、耐酸化性の向上を図ることが開示されている。しかしながら、ガラス基板との密着性が改善されておらず、液晶プロセスに耐え得る、十分な耐酸化性が得られないという問題がある。
特許文献5には、密着性を向上させるために、Cuに0.5〜5重量%のTi、Mo、Ni、Al、Agのうち少なくとも1種の元素を添加した銅合金が提案されている。しかしながら、添加元素によって配線の電気抵抗が上昇するという問題がある。
特許文献6には、Cuに0.1〜3.0重量%のMoを添加し、Moを粒界に偏析させることで、粒界拡散による酸化を抑制することが提案されている。しかしながら、この技術はCuの耐酸化性を向上させることは出来るものの、配線抵抗が増加するという問題がある。
特許文献7では、Cu に適切な添加元素を添加した銅合金によって、この添加元素が酸化膜を形成して保護被膜となり、Cuの酸化を抑止し、保護被膜を隣接する絶縁層との界面に形成して、相互拡散を抑止する。これによって、高導電性で、かつ、基板との密着性に優れた銅配線を提供している。さらに、この銅配線を用いた液晶表示装置を提供する。この外添加元素の一つがMnであることが好ましいとの示唆がある。しかし、この技術では、液晶表示装置に用いる配線構造、TFTの電極構造の特徴を具現化するのに十分ではない。
特許文献8では、TFT−LCDに用いるTFT構造を提案し、Cu合金をゲート電極に適用した場合、ゲート電極が酸化膜で被覆されるTFT構造を具体的に提示している。その中で、Cuを第1の金属とすると、第2の金属にはTi,Zr,Hf,Ta,Nb,Si,B,La,Nd,Sm,Eu,Gd,Dy,Y,Yb,Ce,Mg,Th,Crの中から選ばれた少なくとも1種であると提示している。しかしながら、これらの酸化膜は、絶縁層との間での相互拡散を十分に抑止することができないという問題がある。
非特許文献1では、酸化物半導体を用いたTFTに銅電極を適用している。酸化物半導体にはa−InGaZnOを用い、銅電極としては純銅(Cu)と銅合金(CuMn)
との積層構造を用いている。これにより、現状のa−Si TFTの移動度よりも約10倍の移動度を有するTFTを実現し、高速動作を可能にした。さらに、前記の積層構造からなる銅電極を用いて配線を低抵抗化し、平面ディスプレイの高精細化を実現できる可能性を高くした。しかしながら、電極構造のさらなる簡略化が求められる。
特開2004−163901号公報 特開2004−139057号公報 特開2005−166757号公報 特開2002−69550号公報 特開2005−158887号公報 特開2004−91907号公報 WO 2006−025347 特許3302894号公報
上述したように、これらの従来技術では、Cuに合金添加元素を添加して半導体層あるいは画素電極との密着性及び耐酸化性を確保する試みがなされた。さらに、半導体層に酸化物半導体を用いて、TFTの高速動作を実現した。しかし、いずれの場合も未だ十分な結果が得られていない。また、TFT電極におけるソース電極あるいはドレイン電極構造に求められる、半導体層あるいは画素電極との高い密着性、使用される環境への耐性、ソース電極あるいはドレイン電極の電気的接合としての安定性について、十分な結果が得られていない。
特に、非特許文献1では、銅配線を有する酸化膜半導体を用いた薄膜トランジスタが示唆されているが、平面ディスプレイの高精細化を実現する薄膜トランジスタとしては未だ改良を要している。特に、電極及び配線の単層化に応える必要がある。さらに、ソース電極およびドレイン電極と半導体層との電気的に安定な接合については十分には解明されていない。
すなわち、電極の実効抵抗を低下させる、また半導体層とソース電極およびドレイン電極との密着性を改善すると同時に電気的に安定な接合を形成する、電極表面の酸化を防止する、さらにはCu合金を成膜する工程を少ないプロセスで実現するといった、これらの諸課題の全てを解決することが必要であるが、上述の従来技術では、これらを解決することができず、実際の製品を製造するのは未だ不十分である。
本発明は、上記の従来技術の問題点を解決すべくなされたもので、半導体層と電極との間の密着性を向上させることができるとともに、その間のオーミック接合性をより良好なものして薄膜トランジスタの高速動作を実現させ、また電極表面の酸化をより確実に防止することができ、さらに電極の製造工程を少ないプロセスで実現することができる薄膜トランジスタを提供することを目的とする。
以下に、本発明の目的を達成するための手段(1)〜(10)を例示する。
(1)酸化物半導体からなる半導体層と、銅を主体とする層であるソース電極およびドレイン電極と、上記半導体層と、上記ソース電極および上記ドレイン電極の各々との間に設けられた酸化物反応層と、を有することを特徴とする薄膜トランジスタ。
(2)(1)において、上記半導体層は、酸化物反応層を介して、ソース電極およびドレイン電極の各々と低抵抗のオーミック接合性を有する、請求項1に記載の薄膜トランジスタ。
(3)(1)または(2)において、上記酸化物反応層と上記半導体層との間に高コンダクタンス層を有する薄膜トランジスタ。
(4)(3)において、上記半導体層は、酸化物反応層および高コンダクタンス層を介して、ソース電極およびドレイン電極の各々と低抵抗のオーミック接合性を有する薄膜トランジスタ。
(5)(1)から(4)において、上記半導体層は、非晶質のInGaZnOxである薄膜トランジスタ。
(6)(5)において、上記高コンダクタンス層はIn濃化層である薄膜トランジスタ。
(7)(1)から(6)の何れかにおいて、上記ソース電極および上記ドレイン電極は、CuMn合金からなる薄膜トランジスタ。
(8)(1)から(7)の何れかにおいて、上記酸化物反応層は、MnOxを主体とする層である薄膜トランジスタ。
(9)(8)において、上記酸化物反応層は、Cu,In,Ga,Znを含む薄膜トランジスタ。
(10)(1)から(9)の何れかにおいて、上記酸化物反応層は、ソース電極およびドレイン電極の表層を形成するCuMnに接して設けられている薄膜トランジスタ。
本発明によれば、酸化物半導体からなる半導体層と、ソース電極およびドレイン電極の各々との間に酸化物反応層を設けたので、半導体層とソース電極およびドレイン電極の各々との間の密着性を向上させることができる。また、半導体層は、その酸化物反応層を介して、ソース電極およびドレイン電極の各々と低抵抗のオーミック接合性を有するようになり、薄膜トランジスタの高速動作を可能にする。また、電極表面に酸化物反応層が形成されるので、銅を主体とする電極の酸化を防止することができる。さらに、電極の製造工程を短縮し、TFT製造工程の簡略化に寄与し、製造コストを低減することができる。
また、酸化物反応層と半導体層との間にさらに高コンダクタンス層を設けたので、上記のオーミック接合性を一層向上させることができ、薄膜トランジスタの動作をより一層高速化することができる。
図1は本発明に係る薄膜トランジスタの断面構造を示す図である。
図2は半導体層とソース電極との界面を示し、図1のA−A断面図である。
図3は熱アニール前後の酸化物半導体とソース電極、およびその界面でのSIMS分析の結果を示す図で、図3(a)は熱アニール前、図3(b)は熱アニール後を示している。
図4は熱アニール後の酸化物反応層と半導体層との間の断面を示す電子顕微鏡写真である。
図5は半導体層と、ソース電極およびドレイン電極の各々との間での電圧−電流特性を示す図である。
図6は本発明の薄膜トランジスタの特性を示す図で、(a)はIDS対VGS(伝達特性)を示すグラフ、(b)はさまざまなVGにおけるIs対Vs(出力特性)を示すグラフである。
1 基板
2 ゲート電極
3 ゲート絶縁膜
4 半導体層
5 ソース電極
6 ドレイン電極
7 保護膜
10 薄膜トランジスタ
20 界面
21 In濃化層
22 酸化物反応層
以下にこの発明の実施の形態を詳細に説明する。
図1は本発明に係る薄膜トランジスタの断面構造を示す図である。図1において、薄膜トランジスタ(TFT)10は、例えば液晶ディスプレイや有機EL(Electro Luminescence)ディスプレイなどの表示駆動を行う駆動素子として機能し、例えばボトムゲート型の構造を有している。
薄膜トランジスタ10は、ガラスやプラスチックなどよりなる基板1上の選択的な領域にゲート電極2を有しており、このゲート電極2と基板1とを覆うように、ゲート絶縁膜3が形成されている。ゲート絶縁膜3上には半導体層4が設けられ、この半導体層4に部分的に接して所定のパターンでソース電極5およびドレイン電極6が配設されている。そして、ソース電極5、ドレイン電極6および半導体層4上に保護膜(パッシベーション膜)7が積層されている。
ゲート電極2、ソース電極5およびドレイン電極6は、銅合金であるCuMnで形成されている。このCuMn膜はスパッタリングで製膜した後に、250℃に適量の酸素雰囲気中で熱アニールを行った。なお、ゲート電極2、ソース電極5およびドレイン電極6は、少なくとも表層部がCuMnから成っておればよく、全体としては、例えばCuMn/Cu/CuMnのように、内部がCuから形成されているものでもよい。
ゲート絶縁膜3および保護膜7は、酸化シリコン(SiO)で形成されている。
半導体層4は、酸化物半導体であり、非晶質のInGaZnO(a−IGZO)で形成されている。
この半導体層4と、ソース電極5およびドレイン電極6の各々とは、上記のように、部分的に互いに接している領域を有しており、その領域での界面は、本発明に特有の構成を備えている。この界面構造について、図2、図3および図4を用いて説明する。
なお、図2、図3および図4では、半導体層4とソース電極5との間の界面構造について説明するが、半導体層4とドレイン電極6との間の界面構造(図1のB−B断面)についても、同様の構造を有しており、ここではB−B断面の説明は省略する。
図2は半導体層とソース電極との界面を示し、図1のA−A断面図である。この図2に示すように、半導体層4とソース電極5との間の界面20においては、半導体層4に接してIn濃化層21が形成され、またこのIn濃化層21に接して酸化物反応層22が形成されている。
図3は熱アニール前後の酸化物半導体とソース電極、およびその界面でのSIMS分析の結果を示す図である。左側の図3(a)はアズデポ時であり、熱アニール前のSIMS分析結果を示し、右側の図3(b)は熱アニール後のSIMS分析結果を示している。
図3(a)に示す熱アニール前の段階では、界面に酸化物反応層22等は形成されていないことが判る。
図3(b)は、250℃1時間の熱アニール後である。a−IGZOからなる半導体層4と、CuMnからなるソース電極5との界面20には、熱拡散により酸化物反応層22とIn濃化層21とが形成されている。酸化物反応層22は、ソース電極5の構成元素であるMnの酸化物であるMnOを主体とした層であり、半導体層4の構成元素であるI
n,Ga,Znを含み、またソース電極5の構成元素であるCuをも含んでいる。
In濃化層21は、酸化物反応層22と半導体層4との間に形成され、半導体層4の構成元素であるInが濃化している。
この酸化物反応層22とIn濃化層21とからなる界面20における組成分布を見ると、この界面20によってソース電極5のCuが半導体層4へ拡散するのが抑制され、また半導体層4のIn,Ga,Znがソース電極5へ拡散するのが抑制され、界面20がバリア層として機能していることが分かる。また、この界面20によって、半導体層4とソース電極5との間の密着性が大幅に向上する。
図4は熱アニール後の酸化物反応層と半導体層との間の断面を示す電子顕微鏡写真である。この図4において、半導体層4と酸化物反応層22との間の界面20は、数nmの厚みを有し、酸化物反応層22とIn濃化層21とが形成されている。In濃化層21には、Inの微結晶粒が多数観測された。
次に、図5、図6を用いて本発明に係る薄膜トランジスタ10の電気的特性について説明する。
図5は、半導体層と、ソース電極およびドレイン電極の各々との間での電圧−電流特性を示す図である。電極にAlを用いた場合を破線で示し、CuMn合金を用いた場合を実線で示している。電極にAlを用いた場合は、電圧―電流特性に非線形性が見られるが、電極にCuMn合金を用いた場合、その電圧―電流特性は線形である。これは、電気的にオーミック接合性を有することを実証している。CuMn合金の場合、Cu−4at.%Mnでは、抵抗率が1.2〜2.9×10−4Ω・cmであった。
このように、半導体層4は、その酸化物反応層22およびIn濃化層21を介して、ソース電極5およびドレイン電極6の各々と低抵抗のオーミック接合性を有するようになり、薄膜トランジスタ10の高速動作を可能にする。
この低抵抗化は、半導体層4を形成するa−IGZO層側に接して形成されたIn濃化層21が、低抵抗のna−IGZO層として作用し、高コンダクタンス層となっているのが大きな要因であると推測される。
図6は、本発明の薄膜トランジスタの特性を示す図で、(a)はIDS対VGS(伝達特性)を示すグラフ、(b)はさまざまなVGにおけるIs対Vs(出力特性)を示すグラフである。この図6から、移動度7.62cm/Vs、しきい値8.2V、オン/オフ比10が得られた。これらの値から、本発明の薄膜トランジスタ10の移動度は、現状のa−SiTFTに比べて、約10倍であることを実証できた。さらに、高精細化平面ディスプレイを駆動するに十分な性能を有することを示している。
以上述べたように、本発明によれば、酸化物半導体からなる半導体層4と、ソース電極5およびドレイン電極6の各々との間に酸化物反応層22およびIn濃化層21を設けたので、半導体層4とソース電極5およびドレイン電極6の各々との間の密着性を向上させることができる。また、半導体層4は、その酸化物反応層22およびIn濃化層21を介して、ソース電極5およびドレイン電極6の各々と低抵抗のオーミック接合性を有するようになり、薄膜トランジスタ10の高速動作を可能にする。また、電極表面に酸化物反応層22およびIn濃化層21が形成されるので、銅を主体とする電極の酸化を防止することができる。さらに、電極の製造工程を短縮し、TFT製造工程の簡略化に寄与し、製造コストを低減することができる。
また、酸化物反応層22と半導体層4との間のIn濃化層21が、高コンダクタンス層となるので、オーミック接合性を一層向上させることができ、薄膜トランジスタ10の動作をより一層高速化することができる。
また、半導体層4が酸化物半導体でありa−IGZOの場合、酸化物反応層22と半導体層4との間のIn濃化層21は、na−IGZOとして作用すると考えられる。一般に、na−IGZOの形成にはキャリア濃度の高い半導体膜を成膜したり、ドーピングによってキャリア濃度を高くしている。本発明では、熱アニールによってna−IGZOを自己形成することが可能であり、na−IGZO形成プロセスを簡略化することができる。
なお、上記の説明では、In濃化層21が半導体層4と酸化物反応層22との間に形成される場合について説明したが、界面20に酸化物反応層22のみが形成されるようにしてもよく、この場合も、密着性向上、良好なオーミック接合性、電極の酸化防止、製造工程の短縮化といった諸効果を同様に発揮することができる。

Claims (10)

  1. 酸化物半導体からなる半導体層と、
    銅を主体とする層であるソース電極およびドレイン電極と、
    上記半導体層と、上記ソース電極および上記ドレイン電極の各々との間に設けられた酸化物反応層と、
    を有することを特徴とする薄膜トランジスタ。
  2. 上記半導体層は、酸化物反応層を介して、ソース電極およびドレイン電極の各々と低抵抗のオーミック接合性を有する、請求項1に記載の薄膜トランジスタ。
  3. 上記酸化物反応層と上記半導体層との間に高コンダクタンス層を有する、請求項1または2に記載の薄膜トランジスタ。
  4. 上記半導体層は、酸化物反応層および高コンダクタンス層を介して、ソース電極およびドレイン電極の各々と低抵抗のオーミック接合性を有する、請求項3に記載の薄膜トランジスタ。
  5. 上記半導体層は、非晶質のInGaZnOxである、請求項1から4の何れか1項に記載の薄膜トランジスタ。
  6. 上記高コンダクタンス層はIn濃化層である、請求項5に記載の薄膜トランジスタ。
  7. 上記ソース電極および上記ドレイン電極は、CuMn合金からなる、請求項1から6の何れか1項に記載の薄膜トランジスタ。
  8. 上記酸化物反応層は、MnOxを主体とする層である、請求項1から7の何れか1項に記載の薄膜トランジスタ。
  9. 上記酸化物反応層は、Cu,In,Ga,Znを含む、請求項8に記載の薄膜トランジスタ。
  10. 上記酸化物反応層は、ソース電極およびドレイン電極の表層を形成するCuMnに接して設けられている、請求項1から9の何れか1項に記載の薄膜トランジスタ。
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Publication number Priority date Publication date Assignee Title
JP5912046B2 (ja) * 2012-01-26 2016-04-27 株式会社Shカッパープロダクツ 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置
US20130207111A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
JP2013210732A (ja) * 2012-03-30 2013-10-10 Dainippon Printing Co Ltd タッチパネルセンサ、タッチパネルモジュールおよびタッチパネルセンサの製造方法
KR102316107B1 (ko) * 2012-05-31 2021-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2015159132A (ja) * 2012-06-14 2015-09-03 パナソニック株式会社 薄膜トランジスタ
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
WO2015049818A1 (ja) * 2013-10-03 2015-04-09 パナソニック株式会社 薄膜トランジスタ基板の製造方法
US9595469B2 (en) 2013-11-04 2017-03-14 Infineon Technologies Ag Semiconductor device and method for producing the same
US20150155313A1 (en) * 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10115830B2 (en) * 2014-07-29 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
KR102281846B1 (ko) * 2015-01-02 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN106935659B (zh) * 2017-05-11 2021-01-22 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板以及显示装置
CN107170832A (zh) * 2017-06-14 2017-09-15 华南理工大学 一种氧化物薄膜晶体管及其制备方法
JP7398860B2 (ja) * 2018-08-08 2023-12-15 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073863A (ja) * 2004-09-03 2006-03-16 Nikko Materials Co Ltd 半導体用銅合金配線及びスパッタリングターゲット並びに半導体用銅合金配線の形成方法
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Tft基板及びtft基板の製造方法
JP2007173489A (ja) * 2005-12-21 2007-07-05 Idemitsu Kosan Co Ltd Tft基板及びtft基板の製造方法
JP2008282887A (ja) * 2007-05-09 2008-11-20 Tohoku Univ 液晶表示装置及びその製造方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2010003822A (ja) * 2008-06-19 2010-01-07 Idemitsu Kosan Co Ltd 薄膜トランジスタおよびその製造方法
JP2010021333A (ja) * 2008-07-10 2010-01-28 Fujifilm Corp 金属酸化物膜とその製造方法、及び半導体装置
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
JP2010087223A (ja) * 2008-09-30 2010-04-15 Toppan Printing Co Ltd 薄膜トランジスタおよびアクティブマトリクスディスプレイ
JP2010199307A (ja) * 2009-02-25 2010-09-09 Fujifilm Corp トップゲート型の電界効果型トランジスタ及びその製造方法並びにそれを備えた表示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3302894B2 (ja) 1996-11-25 2002-07-15 株式会社東芝 液晶表示装置
JP4494610B2 (ja) 2000-09-04 2010-06-30 株式会社フルヤ金属 薄膜形成用スパッタリングターゲット材
JP3754011B2 (ja) 2002-09-04 2006-03-08 デプト株式会社 電子部品用金属材料、電子部品、電子機器、金属材料の加工方法、電子部品の製造方法及び電子光学部品
JP4439861B2 (ja) 2002-09-20 2010-03-24 株式会社半導体エネルギー研究所 表示装置の作製方法
KR100883769B1 (ko) 2002-11-08 2009-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
JP2005158887A (ja) 2003-11-21 2005-06-16 Dept Corp 回路基板及びその製造方法
JP2005166757A (ja) 2003-11-28 2005-06-23 Advanced Lcd Technologies Development Center Co Ltd 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置
TWI282031B (en) 2004-08-31 2007-06-01 Univ Tohoku Nat Univ Corp Copper alloy and a liquid crystal display device
US7782413B2 (en) * 2007-05-09 2010-08-24 Tohoku University Liquid crystal display device and manufacturing method therefor
KR101628254B1 (ko) * 2009-09-21 2016-06-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073863A (ja) * 2004-09-03 2006-03-16 Nikko Materials Co Ltd 半導体用銅合金配線及びスパッタリングターゲット並びに半導体用銅合金配線の形成方法
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Tft基板及びtft基板の製造方法
JP2007173489A (ja) * 2005-12-21 2007-07-05 Idemitsu Kosan Co Ltd Tft基板及びtft基板の製造方法
JP2008282887A (ja) * 2007-05-09 2008-11-20 Tohoku Univ 液晶表示装置及びその製造方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2010003822A (ja) * 2008-06-19 2010-01-07 Idemitsu Kosan Co Ltd 薄膜トランジスタおよびその製造方法
JP2010021333A (ja) * 2008-07-10 2010-01-28 Fujifilm Corp 金属酸化物膜とその製造方法、及び半導体装置
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
JP2010087223A (ja) * 2008-09-30 2010-04-15 Toppan Printing Co Ltd 薄膜トランジスタおよびアクティブマトリクスディスプレイ
JP2010199307A (ja) * 2009-02-25 2010-09-09 Fujifilm Corp トップゲート型の電界効果型トランジスタ及びその製造方法並びにそれを備えた表示装置

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Publication number Publication date
JP5453663B2 (ja) 2014-03-26
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