JPWO2011111483A1 - スイッチング電源装置 - Google Patents

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Abstract

第１のスイッチング素子（Ｑ１）は、スイッチング制御ＩＣ（８１）から出力される駆動電圧（Ｖｇｓ１）により制御される。第２のスイッチング制御回路（６１）は第１のスイッチング素子（Ｑ１）のオン時間に対する第２のスイッチング素子（Ｑ２）のオン時間の時間比率が負荷電流の変化に対してほぼ一定となるように第２のスイッチング素子（Ｑ２）のオン時間を制御する。通常負荷状態では、スイッチング制御ＩＣ（８１）内の周波数設定部から出力される矩形波がそのまま出力されるので、コンバータは電流連続モードで動作する。軽負荷状態では、スイッチング制御ＩＣ（８１）内の駆動信号生成部が、最大周波数設定部から出力される信号の周期でブランキングされて発振周波数が低下することにより、コンバータは電流不連続モードで動作する。

Description

この発明は、負荷への広範囲に亘る電力供給のもとで高い電力変換効率を維持するスイッチング電源装置に関するものである。
従来、電源電圧の供給先である負荷回路の待機時の消費電力すなわち待機電力を削減するために、通常時用のコンバータと待機時用のコンバータとを切り替えて動作させるようにしたものや、単一のコンバータで通常時と待機時とで動作モードを切り替えるようにしたものがある。
前記単一のコンバータで動作モードを切り替えるものとして次の３つのタイプのスイッチング電源装置が使用されている。
第１のタイプは、フライバックコンバータ等において、待機時（＝軽負荷時）に、回路の定数を変化させ、スイッチング素子のスイッチング周波数を下げ、単位時間当たりのスイッチング動作の回数を低減してスイッチング損失を低減するものである。
第２のタイプは、電流共振コンバータなどにおいて、待機時に、発振周波数は高周波動作のまま発振期間と停止期間を繰り返す間欠発振動作により、単位時間当たりのスイッチング動作の回数を低減してスイッチング損失を低減して高効率化を図るものである。
第３のタイプは、待機時に、出力電圧を低下させてスイッチング制御回路の電源電圧を低下させてスイッチング制御回路などに発生する電力の消費そのものを低減するものである。
図１は、前記第３のタイプに分類される特許文献１に示されているスイッチング電源装置の回路図である。図１において、負荷８の軽負荷状態が所定時間継続したとき、動作モード切替手段５０により、制御回路９の動作モードが省電力モードに切り替えられ、周波数制御手段２３の制御周波数が高くなるように制御されて、制御回路９の電源電圧Ｖｃｃが最低許容動作電圧近くにまで低下される。これにより、軽負荷状態において、制御回路９が最低許容動作電圧付近で動作することで消費電力が低減され、共振型スイッチング電源装置の効率が向上する。
特開平７−２７４４９８号公報
前記第１のタイプでは、通常は１石のスイッチング素子でコンバータが構成され、定格負荷では、スイッチング素子の両端に大きなスイッチングサージ電圧が発生し、スイッチング素子に高耐圧の特性が必要となる。一般に高耐圧のスイッチング素子は、コストが高く、導通時の電圧降下が大きいために、導通損は大きい。結果として、定格負荷での効率は低くなるという課題がある。
前記第２のタイプでは、間欠発振動作であるため、出力電圧のリップルが大きい、間欠発振の周期が可聴周波数帯域となることにより音鳴りがする、などの課題がある。更には、発振期間において、二つのＦＥＴが動作するため、ＦＥＴの駆動損失が大きい、急激な出力負荷の変動に対しての出力応答特性が悪い、などの課題がある。
前記第３のタイプでは、待機時においてスイッチング制御回路などの電力消費が低減されるものの、スイッチング周波数が高くなるので、スイッチング損失が大きくなり、電力消費の低減効果が小さいという課題がある。
この発明の目的は、軽負荷から定格負荷、重負荷まで広範囲な負荷の変動に対して、高効率動作を実現でき、且つ出力応答性に優れたスイッチング電源装置を提供することにある。
前記課題を解決するために、この発明のスイッチング電源装置は次にように構成する。
（１）直流入力電圧（Ｖｉ）が入力される直流電源入力部と、
磁気的に結合された１次巻線（ｎｐ）及び２次巻線（ｎｓ）を少なくとも備えたトランス（Ｔ）と、
前記直流電源入力部の両端に接続され、前記１次巻線（ｎｐ）とインダクタ（Ｌｒ）と第１のスイッチング素子（Ｑ１）とが直列に接続された第１の直列回路と、
前記第１のスイッチング素子（Ｑ１）の両端、または前記１次巻線（ｎｐ）とインダクタ（Ｌｒ）との直列回路の両端に接続され、第２のスイッチング素子（Ｑ２）とキャパシタ（Ｃｒ）とが直列に接続された第２の直列回路と、
前記第１のスイッチング素子（Ｑ１）を所定時間オンさせた後、前記第２のスイッチング素子（Ｑ２）を所定時間オンさせるスイッチング制御回路と、
前記２次巻線（ｎｓ）から出力される交流電圧を整流平滑して負荷へ出力電圧（Ｖｏ）を出力する第１の整流平滑回路と、
を備え、
前記負荷に流れる負荷電流を直接に又は間接に検出して前記負荷が軽負荷状態であるか否かを検知する軽負荷検知手段を備え、
前記スイッチング制御回路は、
前記第１のスイッチング素子のオン時間を制御する第１のスイッチング制御回路と、
前記第１のスイッチング素子（Ｑ１）のオン時間（ｔｏｎ１）に対する前記第２のスイッチング素子（Ｑ２）のオン時間（ｔｏｎ２）の比率であるオン時間比率（Ｄａ）が前記負荷電流の変化に対してほぼ一定となるように前記第２のスイッチング素子（Ｑ２）のオン時間を制御する第２のスイッチング制御回路とで構成され、
通常負荷状態では、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）とが相補的にオン・オフを繰り返す電流連続モードで動作し、
前記軽負荷検知手段が軽負荷状態を検知したときは、前記第２のスイッチング素子（Ｑ２）のターンオフから、前記第１のスイッチング素子（Ｑ１）のターンオンまでの間にトランスに電流が流れない電流停止期間が存在する電流不連続モードで動作することを特徴としている。
（２）また、この発明のスイッチング電源装置は、直流入力電圧（Ｖｉ）が入力される直流電源入力部と、磁気的に結合された１次巻線（ｎｐ）及び２次巻線（ｎｓ）を少なくとも備えたトランス（Ｔ）と、前記直流電源入力部の両端に接続された第１のスイッチング素子（Ｑ１）と第２のスイッチング素子（Ｑ２）とが直列に接続された第１の直列回路と、前記第２のスイッチング素子（Ｑ２）の両端に接続され、前記１次巻線（ｎｐ）とインダクタ（Ｌｒ）とキャパシタ（Ｃｒ）とが直列に接続された第２の直列回路と、前記第１のスイッチング素子（Ｑ１）を所定時間オンさせた後、前記第２のスイッチング素子（Ｑ２）を所定時間オンさせるスイッチング制御回路と、前記２次巻線（ｎｓ）から出力される交流電圧を整流平滑して負荷へ出力電圧（Ｖｏ）を出力する第１の整流平滑回路と、を備え、
前記負荷に流れる負荷電流を直接に又は間接に検出して前記負荷が軽負荷状態であるか否かを検知する軽負荷検知手段を備え、
前記スイッチング制御回路は、
前記第１のスイッチング素子のオン時間を制御する第１のスイッチング制御回路と、
前記第１のスイッチング素子（Ｑ１）のオン時間（ｔｏｎ１）に対する前記第２のスイッチング素子（Ｑ２）のオン時間（ｔｏｎ２）の比率であるオン時間比率（Ｄａ）が前記負荷電流の変化に対してほぼ一定となるように前記第２のスイッチング素子（Ｑ２）のオン時間を制御する第２のスイッチング制御回路とで構成され、
通常負荷状態では、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）とが相補的にオン・オフを繰り返す電流連続モードで動作し、
前記軽負荷検知手段が軽負荷状態を検知したときは、前記第２のスイッチング素子（Ｑ２）のターンオフから、前記第１のスイッチング素子（Ｑ１）のターンオンまでの間にトランスに電流が流れない電流停止期間が存在する電流不連続モードで動作することを特徴とする。
（３）例えば、前記トランス（Ｔ）は第１の駆動巻線（ｎｂ１）を備え、前記第１の駆動巻線（ｎｂ１）に、前記スイッチング制御回路に対して直流電源電圧を供給する第２の整流平滑回路を設ける。
（４）例えば、前記第２のスイッチング素子（Ｑ２）がターンオフして前記トランスの巻線電圧が反転するタイミングを検出するタイミング検出手段と、出力電圧を検出して制御するための帰還信号を発生する帰還回路とを備え、前記第１のスイッチング制御回路は、前記タイミング検出手段により検出されたタイミングに僅かに遅れて第１のスイッチング素子をターンオンさせ、前記帰還信号の電圧に応じた時間（Ｑ１のオン時間）の経過後にターンオフさせる回路である。
（５）例えば、前記タイミング検出手段は、前記トランスの巻線電圧の両端に生じる電圧変化を検出するものである。
（６）例えば、前記タイミング検出手段は、前記第１のスイッチング素子Ｑ１または前記第２のスイッチング素子Ｑ２の少なくとも一方のドレイン−ソース間電圧の変化を検出するものである。
（７）例えば、前記タイミング検出手段は、前記第１のスイッチング素子Ｑ１または前記第２のスイッチング素子Ｑ２の少なくとも１つのドレイン電流又はソース電流の変化を検出するものである。
（８）例えば、前記タイミング検出手段は、前記第１の駆動巻線（ｎｂ１）の両端に生じる電圧変化を検出する。
（９）例えば、前記トランス（Ｔ）は第２の駆動巻線（ｎｂ２）を備え、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）との接続点と前記第２の駆動巻線（ｎｂ２）の第１端が接続され、前記第２の駆動巻線（ｎｂ２）の第２端と前記第２のスイッチング素子（Ｑ２）の制御端子との間に、前記第２のスイッチング制御回路が接続され、第２のスイッチング制御回路は、前記第１のスイッチング素子Ｑ１をターンオフすることで発生する前記第２の駆動巻線（ｎｂ２）の電圧により前記第２のスイッチング素子Ｑ２をターンオンさせる回路である。
（１０）例えば、前記第２のスイッチング制御回路は、前記オン時間比率（Ｄａ）がほぼ１となるように制御する回路である。
（１１）例えば、前記第２のスイッチング制御回路は、前記オン時間比率をＤａ、前記直流入力電圧をＶｉ、前記出力電圧をＶｏ、前記１次巻線の巻回数をｎｐ、前記２次巻線の巻回数をｎｓで表したとき、Ｄａがｎｓ・Ｖｉ／ｎｐ・Ｖｏよりも大きくなるように制御して、前記第２のスイッチング素子Ｑ２をターンオフさせる回路である。
（１２）例えば、前記Ｄａがｎｓ・Ｖｉ／ｎｐ・Ｖｏ−１よりも大きくなるように制御して、前記第２のスイッチング素子Ｑ２をターンオフさせる回路である。
（１３）例えば、前記軽負荷検知手段は、前記帰還信号の電圧によって検知する。
（１４）例えば、前記軽負荷検知手段は、前記第１のスイッチング素子又は前記第２のスイッチング素子を駆動するスイッチング周波数が上限値に達したか否かによって検知する。
（１５）例えば、前記スイッチング制御回路は、前記電流不連続モードにおいて、前記負荷電流の減少にともなって、前記第１のスイッチング素子又は前記第２のスイッチング素子を駆動するスイッチング周波数を低下させる。
（１６）例えば、前記スイッチング制御回路は、前記電流不連続モードにおいて、前記負荷電流の減少にともなって、前記第１のスイッチング素子（Ｑ１）又は前記第２のスイッチング素子（Ｑ２）のオン時間を小さくする。
（１７）例えば、前記スイッチング制御回路は、前記電流連続モードにおいて、前記スイッチング周波数の最高値、又は前記第１のスイッチング素子又は第２のスイッチング素子のオン時間の最大値を設定する。
（１８）例えば、前記スイッチング制御回路は、前記電流不連続モードにおいて、前記帰還信号に応じて前記スイッチング周波数又は前記第１のスイッチング素子又は第２のスイッチング素子のオン時間を制御する。
（１９）例えば、前記スイッチング制御回路は、前記帰還信号の電圧に制限値を設定し、前記帰還信号の電圧が前記制限値を超えると前記第１のスイッチング素子（Ｑ１）又は前記第２のスイッチング素子（Ｑ２）のスイッチングを停止させる。
（２０）例えば、前記スイッチング制御回路は、前記制限値において、最低スイッチング周波数且つ最小オン時間で動作する。
（２１）例えば、前記スイッチング制御回路は、前記電流不連続モードにおいて、前記第１のスイッチング素子（Ｑ１）がターンオフしても前記第２のスイッチング素子（Ｑ２）をターンオンさせずに、まず、前記第２のスイッチング素子（Ｑ２）の寄生ダイオードに順方向電流を流し、その後の逆回復時間で逆方向電流を流す、という制御をおこなう。
（２２）例えば、前記第１のスイッチング素子（Ｑ１）、前記第２のスイッチング素子（Ｑ２）、又は前記第１の整流平滑回路に備える整流素子の少なくとも何れかは、電界効果トランジスタである。
（２３）例えば、前記インダクタ（Ｌｒ）を前記トランスの漏れインダクタンスで構成する。
この発明によれば、次のような効果を奏する。
（ａ）待機時等の軽負荷状態で、スイッチング周波数を低減して電流不連続モードで動作する待機モードで動作することで、単位時間当たりのスイッチング回数が低減してスイッチング損失が抑えられ、高効率化を図ることができる。
（ｂ）軽負荷状態では、第２のスイッチング素子（ハイサイドＦＥＴ）は第１のスイッチング素子（ローサイドＦＥＴ）がターンオフした際に第１のスイッチング素子Ｑ１に生じるサージ電圧を吸収できるだけの期間オンとなるので、第１のスイッチング素子Ｑ１に要求される耐圧を低減することができる。
（ｃ）間欠発振動作にならないので、出力リップルの増大がなく、出力電圧の電圧精度に優れる。
（ｄ）間欠発振のように発振停止期間がないため、負荷急変に対する応答特性に優れる。
（ｅ）待機時等の軽負荷状態では、ほとんど第１のスイッチング素子（ローサイドＦＥＴ）のみの動作で電力変換動作が行われるため、ＦＥＴの駆動損失が低減できる。
特許文献１に示されているスイッチング電源装置の回路図である。 第１の実施形態に係るスイッチング電源装置１０１の回路図である。 図２中の帰還回路８３の回路図である。 スイッチング制御ＩＣ８１内のＦＢ端子とＯＵＴ端子間の構成を示すブロック図である。 通常負荷状態で、負荷の軽重変化によるスイッチング周波数の変化を示す図である。 通常負荷状態から軽負荷状態へ移行したときのスイッチング周波数の変化及びモードの変化を示す図である。 スイッチング制御ＩＣ８１内のＦＢ端子の電圧に対するブランキング周波数との関係を示す図である。 第２の実施形態に係るスイッチング電源装置１０２の回路図である。 第３の実施形態に係るスイッチング電源装置１０３の回路図である。 第１のスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、第２のスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、第１のスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、及びキャパシタＣｂ２の電圧の関係を示す波形図である。 第４の実施形態に係るスイッチング電源装置１０４の回路図である。 図１１における第１のスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、第２のスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、第１のスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、及びキャパシタＣｂ２の電圧Ｖｃｂ２の関係を示す波形図である。 第５の実施形態に係るスイッチング電源装置１０５の回路図である。 図１３における第１のスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、第２のスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、第１のスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、及びキャパシタＣｂ２の電圧Ｖｃｂ２の関係を示す波形図である。 第６の実施形態に係るスイッチング電源装置１０６の回路図である。 図１５における第１のスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、第２のスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、第１のスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、及びキャパシタＣｂ２の電圧Ｖｃｂ２の関係を示す波形図である。 第７の実施形態に係るスイッチング電源装置１０７の回路図である。 第８の実施形態に係るスイッチング電源装置１０８の回路図である。 第９の実施形態に係るスイッチング電源装置１０９の回路図である。 第１０の実施形態に係るスイッチング電源装置１１０の回路図である。 第１１の実施形態に係るスイッチング電源装置１１１の回路図である。 第１２の実施形態に係るスイッチング電源装置１１２の回路図である。 第１３の実施形態に係るスイッチング電源装置１１３の回路図である。 第１４の実施形態に係るスイッチング電源装置１１４の回路図である。 第１５の実施形態に係るスイッチング電源装置１１５の回路図である。 第１６の実施形態に係るスイッチング電源装置１１６の回路図である。
《第１の実施形態》
第１の実施形態に係るスイッチング電源装置について、図２〜図７を参照して説明する。
図２は第１の実施形態に係るスイッチング電源装置１０１の回路図である。このスイッチング電源装置１０１の入力端子ＰＩ（＋）−ＰＩ（Ｇ）間に直流入力電源Ｖｉの電圧が入力される。そして、スイッチング電源装置１０１の出力端子ＰＯ（＋）−ＰＯ（Ｇ）間に接続される負荷Ｒｏへ所定の直流電圧が出力される。
入力端子ＰＩ（＋）−ＰＩ（Ｇ）間には、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２及び電流検出用抵抗Ｒｉが直列に接続された第１の直列回路が構成されている。第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２はＦＥＴからなり、ハイサイドの第２のスイッチング素子Ｑ２のドレイン端子が入力端子ＰＩ（＋）に接続され、ローサイドの第１のスイッチング素子Ｑ１のソース端子が電流検出用抵抗Ｒｉを介して入力端子ＰＩ（Ｇ）に接続されている。
第２のスイッチング素子Ｑ２の両端には、キャパシタＣｒとトランスＴの１次巻線ｎｐ及びインダクタＬｒが直列に接続された第２の直列回路が構成されている。インダクタＬｒはトランスＴの１次巻線ｎｐの漏れインダクタンスで構成される。
トランスＴの２次巻線ｎｓ１，ｎｓ２には、ダイオードＤｓ，Ｄｆ及びキャパシタＣｏからなる第１の整流平滑回路が構成されている。この第１の整流平滑回路は２次巻線ｎｓ１，ｎｓ２から出力される交流電圧を全波整流し平滑して、出力端子ＰＯ（＋）−ＰＯ（Ｇ）へ出力する。
トランスＴの第１の駆動巻線ｎｂ１には、ダイオードＤｂ及びキャパシタＣｂによる整流平滑回路が接続されている。この整流平滑回路によって得られる直流電圧がスイッチング制御ＩＣ８１のＧＮＤ端子及びＶＣＣ端子間に電源電圧として供給される。
スイッチング制御ＩＣ８１は、本発明の第１のスイッチング制御回路に相当する。スイッチング制御ＩＣ８１は、そのＯＵＴ端子から第１のスイッチング素子Ｑ１のゲートに対して駆動電圧Ｖｇｓ１を出力する。第１のスイッチング素子Ｑ１は、前記駆動電圧Ｖｇｓ１によってオン・オフ動作する。
トランスＴの第２の駆動巻線ｎｂ２と第２のスイッチング素子Ｑ２との間にはハイサイドスイッチング制御回路である第２のスイッチング制御回路６１が設けられている。具体的には、トランスＴの第２の駆動巻線ｎｂ２の第１端は第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２との接続点（第２のスイッチング素子Ｑ２のソース端子）に接続され、第２の駆動巻線ｎｂ２の第２端と第２のスイッチング素子Ｑ２のゲート端子との間に第２のスイッチング制御回路６１が接続されている。
第２のスイッチング制御回路６１は、第１のスイッチング素子Ｑ１をターンオフすることで発生する第２の駆動巻線ｎｂ２の電圧によって、第２のスイッチング素子Ｑ２をターンオンさせる。第２のスイッチング素子Ｑ２がターンオンした後、第１のスイッチング素子Ｑ１のオン時間（ｔｏｎ１）に対する第２のスイッチング素子Ｑ２のオン時間（ｔｏｎ２）の比率、オン時間比率Ｄａ（Ｄａ＝ｔｏｎ２／ｔｏｎ１）が負荷の変化に対してほぼ一定となるように第２のスイッチング素子Ｑ２のオン時間を制御する。例えばＤａがほぼ１であれば、Ｑ１とＱ２のオン時間はほぼ等しくなる。
出力端子ＰＯ（＋），ＰＯ（Ｇ）及びスイッチング制御ＩＣ８１の間には帰還回路８３が設けられている。この帰還回路８３は出力端子ＰＯ（＋）−ＰＯ（Ｇ）間の電圧の分圧値と基準電圧との比較によって帰還信号を発生し、絶縁状態でスイッチング制御ＩＣ８１のＦＢ端子へフィードバック電圧を入力する回路である。
図３は前記帰還回路８３の回路図である。出力端子ＰＯ（＋）−ＰＯ（Ｇ）間には、シャントレギュレータＳＲ、抵抗Ｒ３及びフォトカプラＰＣの発光素子による直列回路と、抵抗Ｒ１，Ｒ２による分圧回路とが接続されている。シャントレギュレータＳＲのリファレンス端子には、上記Ｒ１，Ｒ２による抵抗分圧回路の分圧出力を与えている。また、シャントレギュレータＳＲの電圧制御端とリファレンス端子との間に抵抗Ｒ１１とコンデンサＣ１１からなる負帰還回路を設けている。また、スイッチング制御ＩＣ８１のＦＢ端子とＧＮＤ端子との間にフォトカプラＰＣの受光素子が接続されている。スイッチング制御ＩＣ８１の内部で、ＦＢ端子には定電流回路が接続されている。
帰還回路８３は、出力端子ＰＯ（＋），ＰＯ（Ｇ）への出力電圧が設定電圧より高くなる程、ＦＢ端子の電圧が低くなる関係で作用する。
図４は、スイッチング制御ＩＣ８１内のＦＢ端子とＯＵＴ端子間の構成を示すブロック図である。周波数設定部９１は、ＦＢ端子に入力されるフィードバック電圧に応じて駆動信号生成部９２が生成する駆動信号の周波数（周期）を設定する。駆動信号生成部９２はＯＵＴ端子から第１のスイッチング素子Ｑ１のゲートに対して駆動電圧Ｖｇｓ１を出力する。
周波数設定部９１は、ＦＢ端子の電圧が低くなる程スイッチング周波数が上昇する関係で、矩形波信号を発生し、駆動信号生成部９２へ出力する。
待機時等の軽負荷状態ではない通常の動作モードで動作する負荷状態では、例えば負荷が軽くなって出力電圧が設定電圧より高くなる程、スイッチング周波数は高くなる。すなわち第１のスイッチング素子Ｑ１のオン時間が短くなる。
最大周波数設定部９３は、スイッチング周波数が高くなり過ぎるのを防ぐために、スイッチング周波数の上限値（ブランキング周波数）を設定する。駆動信号生成部９２は、最大周波数設定部９３から出力される信号の周期でブランキングされる。通常動作モードで動作する通常負荷状態では、周波数設定部９１から出力される矩形波がそのまま出力されるので、コンバータは電流連続モードで動作する。一方、待機動作モードで動作する軽負荷状態では、駆動信号生成部９２から出力される信号の周期が設定値より短くならないように、最大周波数設定部９３から出力される信号により制限される。そのため、この制限が掛かるような状態では、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２のオン時間は短くなるが、Ｑ２がターンオフしてから次のＱ１がターンオンするまでの間にブランク時間が挿入される。したがってコンバータは電流不連続モードで動作する。
図５は通常動作モードの負荷状態で、負荷の軽重変化によるスイッチング周波数の変化を示す図である。
前述したように、図２の第２のスイッチング制御回路６１は第２のスイッチング素子Ｑ２がターンオンした後、オン時間比率Ｄａがほぼ一定となるように第２のスイッチング素子Ｑ２のオン時間を制御する。図５はＤａがほぼ１の場合である。但し、第１のスイッチング素子Ｑ１のオン期間と第２のスイッチング素子Ｑ２のオン期間との間にはデッドタイムが設けられる。
このようにして通常負荷状態では、負荷が軽くなる程スイッチング周波数が上昇する関係で電流連続モードで動作することになる。
図６は、通常負荷状態から軽負荷状態へ移行したときのスイッチング周波数の変化及びモードの変化を示す図である。
通常負荷状態では、前述したように電流連続モードで動作し、負荷が軽くなる程スイッチング周波数が上昇する。スイッチング周波数がブランキング周波数に達した以降は、負荷が更に軽くなっても、図４に示した駆動信号生成部９２から出力される駆動電圧の周波数は、最大周波数設定部９３の作用により最大周波数以上にはならない。そのため、ブランキング周波数に達する軽負荷状態では、負荷が軽くなる程、スイッチング素子Ｑ１，Ｑ２のオン時間が短くなるが、スイッチング素子Ｑ１，Ｑ２のターンオンまでの間にブランク時間が挿入される。その結果、軽負荷状態では電流不連続モードで動作することになる。
図７は前記ＦＢ端子の電圧とブランキング周波数との関係を示す図である。この例では、ＦＢ端子の電圧が０．４Ｖより低い場合（無負荷状態又は略無負荷状態）はスイッチング動作を停止する。ＦＢ端子の電圧が０．４Ｖ〜０．６Ｖの区間はスイッチング周波数１ｋＨｚで動作し、０．６Ｖ〜１．０Ｖの区間はスイッチング周波数が線形的に変化する。ＦＢ端子の電圧が１．０Ｖより高い場合（通常負荷状態）は、最大ブランキング周波数、例えば２５０ｋＨｚとなる。
したがって、軽負荷状態ではスイッチング周波数が２５０ｋＨｚを超えることがなく、且つ負荷が軽くなるほどスイッチング周波数がさらに低下するので、電力変換損失がさらに抑制される。
なお、ブランキング周波数はＦＢ端子の電圧に無関係に固定（例えば１３０ｋＨｚ）であってもよい。またＦＢ端子の電圧に無関係にスイッチング素子の最大オン時間が設定されてもよい。
以上に示したように、軽負荷状態では、第２のスイッチング素子（ハイサイドＦＥＴ）Ｑ２は、第１のスイッチング素子Ｑ１（ローサイドＦＥＴ）がターンオフした際に生じるサージ電圧を吸収できるだけの期間オンとなるので、ＦＥＴの耐圧を低減することができる。
また、間欠発振動作にならないので、出力リップルの増大がなく、出力電圧の電圧精度に優れる。さらに、間欠発振のように発振停止期間がないため、負荷急変に対する応答特性に優れる。
また、待機時等の軽負荷状態では、ほとんど第１のスイッチング素子Ｑ１（ローサイドＦＥＴ）のみの動作で電力変換動作が行われるため、スイッチング素子での駆動損失が低減できる。
なお、軽負荷状態で、第２の駆動巻線ｎｂ２に生じる電圧が第２のスイッチング素子Ｑ２をターンオンさせるに要する電圧に達しない場合には、第２のスイッチング素子Ｑ２の寄生ダイオード（不図示）の逆回復時間に前記寄生ダイオードに逆電流が流れる。したがって、第２のスイッチング素子Ｑ２がオンしなくても第２のスイッチング素子Ｑ２の寄生ダイオードがまず順方向、次に逆方向に電流が流れることで、第１のスイッチング素子Ｑ１に生じるサージ電圧を吸収することができる。
《第２の実施形態》
図８は第２の実施形態に係るスイッチング電源装置１０２の回路図である。
図２に示した第１の実施形態に係るスイッチング電源装置１０１と異なり、図８ではスイッチング制御ＩＣ８４の構成、及び第２のスイッチング制御回路６３の構成を具体的に表している。
スイッチング制御ＩＣ８４のＯＵＴ端子には定電流回路ＣＣ１及びキャパシタＣ３の直列回路が接続されていて、キャパシタＣ３の充電電圧がＩＳ端子に入力されるように接続されている。
第２のスイッチング素子Ｑ２のターンオフにより第１の駆動巻線ｎｂ１に誘起される逆起電力の電圧がＺＴ端子に入力されることにより、スイッチング制御ＩＣ８４はＯＵＴ端子をハイレベルにする。これにより、第１のスイッチング素子Ｑ１がターンオンする。
スイッチング制御ＩＣ８４は、第２のスイッチング素子Ｑ２がターンオフしてトランスＴの巻線電圧が反転するタイミングをＺＴ端子の入力電圧で検出する。この構成が、本発明に係る「タイミング検出手段」に相当する。
定電流回路ＣＣ１は、スイッチング制御ＩＣ８４のＯＵＴ端子の電圧によりキャパシタＣ３を定電流充電する。スイッチング制御ＩＣ８４内のコンパレータはキャパシタＣ３の電圧とＦＢ端子の電圧とを比較し、キャパシタＣ３の電圧がＦＢ端子の電圧と等しくなると第１のスイッチング素子Ｑ１がターンオフされる。よって出力端子ＰＯ（＋），ＰＯ（Ｇ）への出力電圧が高くなるほどＦＢ端子の電圧が低くなり、キャパシタＣ３の充電時間が短くなって、第１のスイッチング素子Ｑ１のオン時間が短くなる。このような機構によって、出力端子ＰＯ（＋），ＰＯ（Ｇ）への出力電圧は一定電圧に制御される。
一方、第２のスイッチング制御回路６３は、第１のスイッチング素子Ｑ１がターンオンすると、第２の駆動巻線ｎｂ２に誘起される電圧で、キャパシタＣｂ２→ダイオードＤ３→定電流回路ＣＣ２→ダイオードＤ２→第２の駆動巻線ｎｂ２の経路で、キャパシタＣｂ２が定電流で放電され、負電圧が発生する。
その後、第１のスイッチング素子Ｑ１がターンオフすると、第２の駆動巻線ｎｂ２に誘起される電圧で、抵抗Ｒ４を介して第２のスイッチング素子Ｑ２に正電圧が印加されて、Ｑ２がターンオンする。また、第２の駆動巻線ｎｂ２→ダイオードＤ１→定電流回路ＣＣ２→ダイオードＤ４→キャパシタＣｂ２の経路で、キャパシタＣｂ２の電荷が正方向に定電流充電される。キャパシタＣｂ２の電圧がトランジスタのしきい値電圧である約０．６Ｖを超えた時点でトランジスタＱ３がオンし、これにより、第２のスイッチング素子Ｑ２がターンオフする。前記キャパシタＣｂ２の充電時間すなわち第１のスイッチング素子Ｑ１のオン時間と、キャパシタＣｂ２の放電時間すなわち第２のスイッチング素子Ｑ２のオン時間が等しくなり、オン時間比率Ｄａはほぼ１で制御される。
《第３の実施形態》
図９は第３の実施形態に係るスイッチング電源装置１０３の回路図である。このスイッチング電源装置１０３の第２のスイッチング制御回路６２は図８とは異なる。また、二次側の回路は図２及び図８に示した回路とは異なる。
第２のスイッチング制御回路６２において、トランジスタＱ４，Ｑ５及び抵抗Ｒ７，Ｒ８によって定電流回路が構成されている。従って、第２のスイッチング制御回路６２の基本的な回路動作は、図８に示した第２のスイッチング制御回路６３と同様である。なお、抵抗Ｒ４に対してダイオードＤ５及び抵抗Ｒ６の直列回路が並列に接続されている。そのため、第２のスイッチング素子Ｑ２の駆動電圧Ｖｇｓ２の立ち上がりはＲ４とＲ６の並列インピーダンスで設定され、立ち下がりはＲ４のみのインピーダンスで支配的に設定される。
トランスＴの２次巻線ｎｓ１，ｎｓ２には整流用のＦＥＴＱｓ，ＦＥＴＱｆが接続されている。２次側スイッチング制御回路８６は、トランスＴの２次巻線ｎｓ１又はｎｓ２に生じる起電圧の変化に同期してＦＥＴＱｓ，ＦＥＴＱｆをスイッチングする。
このように、整流ダイオードに代えて整流のＦＥＴで同期整流することにより、電流が流れることにより発生する導通損失を低減することができる。
図１０は、図８や図９における第１のスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、第２のスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、第１のスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、及びキャパシタＣｂ２の電圧の関係を示す波形図である。
第１のスイッチング素子Ｑ１がオンすると、ハイサイド駆動巻線ｎｂ２に負電圧が誘起され、キャパシタＣｂ２の充電電圧ＶＣｂ２はしきい値電圧の約０．６Ｖから低下していく。その後、第１のスイッチング素子Ｑ１がターンオフすると、ハイサイド駆動巻線ｎｂ２に正電圧が誘起され、キャパシタＣｂ２の充電電圧ＶＣｂ２は上昇していく。このキャパシタＣｂ２の充電電圧ＶＣｂ２がしきい値電圧の約０．６Ｖを超えると、トランジスタＱ３がオンする。これにより、第２のスイッチング素子Ｑ２のゲート電位が０Ｖになって、第２のスイッチング素子Ｑ２はターンオフする。キャパシタＣｂ２は同じ電流値の定電流で充放電されるので、充電電圧ＶＣｂ２の傾きは等しい。すなわち充放電電流比率Ｄｉは１：１である。そのため、第２のスイッチング素子Ｑ２のオン時間は第１のスイッチング素子Ｑ１のオン時間に等しい。
図１０においてＴQ1ON(1)とＴQ2ON(1)は上述の動作により等しくなっている。ここで第１のスイッチング素子Ｑ１のオン時間が長くなりＴQ1ON(2)となったとき、Ｖｄｓ１およびＶｃｂ２は点線で示された波形図となる。このときもＴQ1ON(2)とＴQ2ON(2)は上述の動作により等しくなっている。
《第４の実施形態》
図１１は第４の実施形態に係るスイッチング電源装置１０４の回路図である。
第１の実施形態で示したスイッチング電源装置と異なり、帰還回路を簡易的に表し、帰還の経路のみを一本の線（Ｆｅｅｄ ｂａｃｋ）で表している。また第２のスイッチング制御回路６６の構成が異なる。この例では、２つのツェナーダイオードＤｚ１，Ｄｚ２が逆方向に直列接続され、さらに抵抗Ｒ７が直列接続された回路が設けられている。この回路はハイサイド駆動巻線ｎｂ２の出力電圧を入力して双方向に一定電圧を発生する。この直列接続されたツェナーダイオードＤｚ１，Ｄｚ２の両端電圧が、キャパシタＣｂ２及び抵抗Ｒ８による充放電回路に印加される。
キャパシタＣｂ２の充電と放電の電流を等しくするため、基本的に、２つのツェナーダイオードＤｚ１，Ｄｚ２のツェナー電圧は等しい。
図１２は、図１１における第１のスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、第２のスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、第１のスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、及びキャパシタＣｂ２の電圧Ｖｃｂ２の関係を示す波形図である。
先ず、第１のスイッチング素子Ｑ１がターンオンすると、ハイサイド駆動巻線ｎｂ２に誘起される負電圧が、ツェナーダイオードＤｚ１，Ｄｚ２及び抵抗Ｒ７の直列回路で定電圧化され、キャパシタＣｂ２及び抵抗Ｒ８による時定数回路に印加される。
その後、第１のスイッチング素子Ｑ１がターンオフすると、ハイサイド駆動巻線ｎｂ２に誘起される正電圧が抵抗Ｒ５を介して第２のスイッチング素子Ｑ２に正電圧が印加されて、Ｑ２がターンオンする。また、ハイサイド駆動巻線ｎｂ２に誘起される正電圧が、ツェナーダイオードＤｚ１，Ｄｚ２及び抵抗Ｒ７の直列回路で定電圧化され、キャパシタＣｂ２及び抵抗Ｒ８による時定数回路に、前記安定化された正電圧が印加される。
キャパシタＣｂ２の電圧がしきい値電圧の約０．６Ｖを超えた時点でトランジスタＱ３がオンし、これにより、第２のスイッチング素子Ｑ２がターンオフする。
以上の動作によって、キャパシタＣｂ２の充電時間すなわち第１のスイッチング素子Ｑ１のオン時間と、キャパシタＣｂ２の放電時間すなわち第２のスイッチング素子Ｑ２のオン時間はほぼ等しくなる。
図１２においてＴQ1ON(1)とＴQ2ON(1)は上述の動作により等しくなっている。ここで第１のスイッチング素子Ｑ１のオン時間が長くなりＴQ1ON(2)となったとき、Ｖｄｓ１およびＶＣｂ２は点線で示された波形図となる。このときもＴQ1ON(2)とＴQ2ON(2)は上述の動作により等しくなっている。
《第５の実施形態》
図１３は第５の実施形態に係るスイッチング電源装置１０５の回路図である。
第２〜第４の実施形態ではオン時間比率Ｄａ（＝TQ2ON／TQ1ON）＝１ となるようにしたが、第５の実施形態では、オン時間比率Ｄａ（＝TQ2ON／TQ1ON）≠１ に対応する例である。
第１の実施形態で示したスイッチング電源装置と異なり、二次側の回路構成がフライバック方式の回路構成であり、ダイオードＤｓとキャパシタＣｏからなる整流平滑回路で構成されている。また第２のスイッチング制御回路６７の構成も異なる。この例では、２つの定電流回路ＣＣ２１，ＣＣ２２、逆流防止用のダイオードＤ１，Ｄ２キャパシタＣ５を備えている。
第１のスイッチング素子Ｑ１がターンオンすると、ハイサイド駆動巻線ｎｂ２に誘起される電圧で、キャパシタＣｂ２→定電流回路ＣＣ２２→ダイオードＤ２→ハイサイド駆動巻線ｎｂ２の経路で、キャパシタＣｂ２が定電流によって負方向に放電される。
その後、第１のスイッチング素子Ｑ１がターンオフすると、ハイサイド駆動巻線ｎｂ２に誘起される正電圧で抵抗Ｒ５及びキャパシタＣ５を介して第２のスイッチング素子Ｑ２に正電圧が印加されて、Ｑ２がターンオンする。また、ハイサイド駆動巻線ｎｂ２→ダイオードＤ１→定電流回路ＣＣ２１→キャパシタＣｂ２の経路で、キャパシタＣｂ２が定電流によって正方向に充電される。キャパシタＣｂ２の電圧がしきい値電圧の約０．６Ｖを超えた時点でトランジスタＱ３がオンし、これにより、第２のスイッチング素子Ｑ２がターンオフする。
キャパシタＣｂ２に対する充電電流と放電電流が独立に定められるので、キャパシタＣｂ２の放電時間すなわち第１のスイッチング素子Ｑ１のオン時間と、キャパシタＣｂ２の充電時間すなわち第２のスイッチング素子Ｑ２のオン時間は異なる。但し、キャパシタＣｂ２に対する充電時間と放電時間との比は一定であり、且つ第１のスイッチング素子Ｑ１のオン時間と比例関係（線形）にある。そのため、オン時間比率Ｄａ（＝TQ2ON／TQ1ON）は予め定めた関係で一定に保たれる。
ここで例えば、電力変換回路がフライバックコンバータを応用した回路構成であるとする。さらに、スイッチング素子Ｑ２がターンオフしてからトランスのリセット時間が終了し、トランスのリセットが終了したことによるトランス電圧の反転を利用してスイッチング素子Ｑ１をターンオンさせることでトランスに流れる電流を電流臨界モードで動作させる場合について説明する。
電流臨界モードで動作させるとゼロ電圧スイッチング動作が容易に達成でき、また２次側の整流ダイオードの逆回復時間に伴う損失を低減でき、特定の設計条件において、高効率な動作が実現できる。しかしながら、電流臨界モードで動作させると、ＲＣＣ（リンギングチョークコンバータ）のように負荷の変動に対してスイッチング素子Ｑ１のオン時間が大きく変化してスイッチング周波数は大きく変動する。このようなスイッチング周波数の変動に追従してスイッチング素子Ｑ２のオン時間を変化させることは、従来技術では非常に困難であった。本実施形態では、このような課題を次のように解決している。
図１３において、直流入力電圧をＶｉ、出力電圧をＶｏ、１次巻線の巻回数をｎｐ、２次巻線の巻回数をｎｓで表したとき、トランスを励磁する時間ｔｓとトランスをリセットする時間ｔｒとの間には、トランスの磁束の連続性より、ｔｓ・Ｖｉ／ｎｐ＝ｔｒ・Ｖｏ／ｎｓの関係式が成り立つ。よってトランスを励磁する時間ｔｓに対するトランスをリセットする時間ｔｒの比は、ｔｒ／ｔｓ＝（ｎｓ・Ｖｉ）／（ｎｐ・Ｖｏ）と表せる。
ここでキャパシタＣｂ２の放電時間TQ1ONと放電電流値Ｉｂ１との積TQ1ON・Ｉｂ１は、放電電荷量となる。同様に、充電電荷量はTQ2ON・Ｉｂ２と表される。定常状態では、放電電荷量と充電電荷量が等しいことから、TQ1ON・Ｉｂ１＝TQ2ON・Ｉｂ２が成り立つ。したがって、オン時間比率Ｄａ＝TQ2ON／TQ1ON＝Ｉｂ１／Ｉｂ２＝１／Ｄｉとなる。
ここで、Ｄｉ（＝１／Ｄａ）＞（ｔｒ／ｔｓ）、すなわちＤａ＜（ｔｒ／ｔｓ）と設定すると、スイッチング素子Ｑ１のオン時間TQ1ONが変化しても、スイッチング素子Ｑ２のオン時間TQ2ONは、トランスのリセット時間ｔｒよりも常に短くなる。このように設定すると、スイッチング素子Ｑ２がターンオフしてから、トランスのリセット時間が終了することになり、トランスのリセットが終了したことによるトランス電圧の反転を利用してスイッチング素子Ｑ１をターンオンさせることで、トランスに流れる電流を電流臨界モードで動作させることができる。さらに、負荷の変動に対してスイッチング素子Ｑ１のオン時間が大きく変化した場合においても、これに追従してスイッチング素子Ｑ２のオン時間を変化させ、電流臨界モードで動作が実現できる。
すなわち本実施形態では、充放電電流比率Ｄｉ（＝Ｉｂ２／Ｉｂ１）とオン時間比率Ｄａ（＝TQ2ON／TQ1ON）とは、Ｄｉ＝１／Ｄａの関係が成り立ち、Ｄｉが（ｎｓ・Ｖｉ）／（ｎｐ・Ｖｏ）よりも大きくなるように設定し、オン時間比率（Ｄａ）が負荷電流の変化に対してほぼ一定となるように第２のスイッチング素子Ｑ２のオン時間を制御することにより、コンバータを電流臨界モードで動作させることができる。また、負荷の変化に対してスイッチング素子Ｑ１のオン時間が変化して、スイッチング周期が変化しても、ゼロ電圧スイッチングを達成して、２次側の整流ダイオードの逆回復時間に伴う損失を低減することが可能となる。
このように制御することで、フライバック方式において、第１の実施形態と同様に軽負荷状態での電流不連続モードに対応した動作をさせることができる。
図１４は、図１３における第１のスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、第２のスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、第１のスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、及びキャパシタＣｂ２の電圧Ｖｃｂ２の関係を示す波形図である。
第１のスイッチング素子Ｑ１がオンすると、ハイサイド駆動巻線ｎｂ２に負電圧が誘起され、キャパシタＣｂ２の充電電圧ＶＣｂ２はしきい値電圧の約０．６Ｖから低下していく。その後、第１のスイッチング素子Ｑ１がターンオフすると、ハイサイド駆動巻線ｎｂ２に正電圧が誘起され、キャパシタＣｂ２の充電電圧ＶＣｂ２は上昇していく。このキャパシタＣｂ２の充電電圧ＶＣｂ２がしきい値電圧の約０．６Ｖを超えると、トランジスタＱ３がオンする。これにより、第２のスイッチング素子Ｑ２のゲート電位が０Ｖになって、第２のスイッチング素子Ｑ２はターンオフする。
キャパシタＣｂ２は定電流回路ＣＣ２１で充電され、定電流回路ＣＣ２２で放電されるので、充電電圧ＶＣｂ２の上昇過程の傾きと下降過程の傾きは異なる。しかし、第１のスイッチング素子Ｑ１のオン時間が変化しても充電電圧ＶＣｂ２の上昇過程の傾きと下降過程の傾きはそれぞれ一定である。そのため、オン時間比率Ｄａ（＝TQ1ON／TQ2ON）は予め定めた関係で一定に保たれる。図１４ではスイッチング素子Ｑ１のオン時間がＴQ1ON(1)のときの波形図は実線で示され、スイッチング素子Ｑ１のオン時間がＴQ1ON(2)に変化したときの波形図は点線で示されている。
《第６の実施形態》
図１５は、第６の実施形態に係るスイッチング電源装置１０６の回路図である。
図１３に示したスイッチング電源装置と異なるのは、キャパシタＣｒの位置と第２のスイッチング制御回路６８の構成である。この例では、抵抗Ｒ８１及びダイオードＤ８１の直列回路と、抵抗Ｒ８２及びダイオードＤ８２の直列回路とが並列接続され、この並列回路に抵抗Ｒ７が直列されている。この直列回路がハイサイド駆動巻線ｎｂ２とキャパシタＣｂ２との間に接続されている。また、ダイオードＤ１１とツェナーダイオードＤｚ１２が逆方向に直列接続された回路がキャパシタＣｂ２の両端に接続されている。
この回路構成によって、ハイサイド駆動巻線ｎｂ２の出力電圧を入力して双方向に一定電圧を発生する。但し、キャパシタＣｂ２に対する充電電流は抵抗Ｒ８１を経由し、放電電流は抵抗Ｒ８２を経由するので、キャパシタＣｂ２に対する充電時定数と放電時定数は異なる。
なお、ダイオードＤ８２にキャパシタＣ８２を並列接続することによって、このキャパシタＣ８２によっても、キャパシタＣｂ２への充電時定数と放電時定数を異ならせている。ダイオードＤ８２に逆方向電圧が印加されている期間において、キャパシタＣ８２に電荷を蓄え、ハイサイド駆動巻線ｎｂ２の電圧が変化するデッドタイムにおいて、キャパシタＣ８２に蓄えられた電荷を放電することができ、結果的に整流ダイオードだけの場合よりも進み位相で電流を流すことができる。これにより、キャパシタＣｂ２への充放電の電流量を調整することが可能となり、デッドタイム、特にキャパシタＣｂ２への充放電電流の方向が変化する際における充放電電流の歪みをキャパシタＣ８２で補正できる。
また、キャパシタＣｂ２の両端に接続されているダイオードＤ１１とツェナーダイオードＤｚ１２が逆方向に直列接続された回路は、トランジスタＱ３のベース・エミッタ間の逆方向に印加される電圧をクランプして、過電圧が加えられるのを保護することが可能となる。
図１６は、図１５における第１のスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、第２のスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、第１のスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、及びキャパシタＣｂ２の電圧Ｖｃｂ２の関係を示す波形図である。
第１のスイッチング素子Ｑ１がオンすると、ハイサイド駆動巻線ｎｂ２に負電圧が誘起され、キャパシタＣｂ２の充電電圧ＶＣｂ２はしきい値電圧の約０．６Ｖから低下していく。その後、第１のスイッチング素子Ｑ１がターンオフすると、ハイサイド駆動巻線ｎｂ２に正電圧が誘起され、キャパシタＣｂ２の充電電圧ＶＣｂ２は上昇していく。このキャパシタＣｂ２の充電電圧ＶＣｂ２がしきい値電圧の約０．６Ｖを超えると、トランジスタＱ３がオンする。これにより、第２のスイッチング素子Ｑ２のゲート電位が０Ｖになって、第２のスイッチング素子Ｑ２はターンオフする。
キャパシタＣｂ２に対する充電時定数と放電時定数は異なるが、その比はほぼ一定である。そのため、オン時間比率Ｄａ（＝TQ2ON／TQ1ON）は予め定めた関係で一定に保たれる。
なお図１５では、第２のスイッチング素子Ｑ２のゲート端子とソース端子間には電荷放電用に必要であれば抵抗Ｒｇｓが接続される。
ここで、第５の実施形態での説明と同様に、スイッチング素子Ｑ２がターンオフしてからトランスのリセット時間が終了し、トランスのリセットが終了したことによるトランス電圧の反転を利用してスイッチング素子Ｑ１をターンオンさせることでトランスに流れる電流を電流臨界モードで動作させる場合について説明する。
図１５において、直流入力電圧をＶｉ、出力電圧をＶｏ、１次巻線の巻回数をｎｐ、２次巻線の巻回数をｎｓで表したとき、トランスを励磁する時間ｔｓとトランスをリセットする時間ｔｒとの間には、トランスの磁束の連続性により、ｔｓ・（Ｖｉ−ｎｐ・Ｖｏ／ｎｓ）＝ｔｒ・ｎｐ・Ｖｏ／ｎｓの関係式が成り立つ。よって、トランスを励磁する時間ｔｓに対するトランスをリセットする時間ｔｒの比は、ｔｒ／ｔｓ＝（ｎｓ・Ｖｉ）／（ｎｐ・Ｖｏ）−1と表せる。
ここでキャパシタＣｂ２の放電時間TQ1ONと放電電流値Ｉｂ１との積TQ1ON・Ｉｂ１は放電電荷量となる。同様に、充電電荷量はTQ2ON・Ｉｂ２と表される。定常状態では、放電電荷量と充電電荷量が等しいことから、TQ1ON・Ｉｂ１＝TQ2ON・Ｉｂ２が成り立つ。したがって、オン時間比率Ｄａ＝TQ2ON／TQ1ON＝Ｉｂ１／Ｉｂ２＝1／Ｄｉとなる。
ここで、Ｄｉ（＝１／Ｄａ）＞（ｔｒ／ｔｓ）、すなわちＤａ＜（ｔｒ／ｔｓ）と設定すると、スイッチング素子Ｑ１のオン時間TQ1ONが変化しても、スイッチング素子Ｑ２のオン時間TQ2ONは、トランスのリセット時間ｔｒよりも常に短くなる。このように設定すると、スイッチング素子Ｑ２がターンオフしてから、トランスのリセット時間が終了することになり、トランスのリセットが終了したことによるトランス電圧の反転を利用してスイッチング素子Ｑ１をターンオンさせることで、トランスに流れる電流を電流臨界モードで動作させることができる。さらに、負荷の変動に対してスイッチング素子Ｑ１のオン時間が大きく変化した場合においても、これに追従してスイッチング素子Ｑ２のオン時間を変化させ、電流臨界モードで動作が実現できる。
すなわち本実施形態では、充放電電流比率Ｄｉ（＝Ｉｂ２／Ｉｂ１）とオン時間比率Ｄａ（＝TQ2ON／TQ1ON）とは、Ｄｉ＝１／Ｄａの関係が成り立ち、Ｄｉが（ｎｓ・Ｖｉ）／（ｎｐ・Ｖｏ）−１よりも大きくなるように設定し、オン時間比率（Ｄａ）が負荷電流の変化に対してほぼ一定となるように第２のスイッチング素子Ｑ２のオン時間を制御することにより、コンバータを電流臨界モードで動作させることができる。また、負荷の変化に対してスイッチング素子Ｑ１のオン時間が変化して、スイッチング周期が変化しても、ゼロ電圧スイッチングを達成して、２次側の整流ダイオードの逆回復時間に伴う損失を低減することが可能となる。
《第７の実施形態》
図１７は、第７の実施形態に係るスイッチング電源装置１０７の回路図である。
図１５に示したスイッチング電源装置と異なるのは、第２のスイッチング制御回路６９の構成である。この例では、抵抗Ｒ８１及びダイオードＤ８１の直列回路と、抵抗Ｒ８２及びダイオードＤ８２の直列回路とが並列接続され、この並列回路と抵抗Ｒ７との接続点とハイサイド駆動巻線ｎｂ２の一端との間に、２つのツェナーダイオードＤｚ１，Ｄｚ２が逆方向に直列接続された回路が接続されている。すなわち、ツェナーダイオードＤｚ１，Ｄｚ２を付加している。
このように、ハイサイド駆動巻線ｎｂ２の出力を、ツェナーダイオードＤｚ１，Ｄｚ２と抵抗Ｒ７との直列回路に入力し、ツェナーダイオードＤｚ１，Ｄｚ２の直列回路の電圧を供給するようにしたことにより、ハイサイド駆動巻線ｎｂ２の電圧の変動による影響を抑制（補正）できる。
《第８の実施形態》
図１８は、第８の実施形態に係るスイッチング電源装置１０８の回路図である。
図１７に示したスイッチング電源装置と異なるのは、第２のスイッチング制御回路７０の構成である。ツェナーダイオードＤｚ１，Ｄｚ２の接続関係及びその他の接続関係が異なるが、作用効果は基本的に第７の実施形態と同様である。
このように、ハイサイド駆動巻線ｎｂ２の出力を、ツェナーダイオードＤｚ１，Ｄｚ２と抵抗Ｒ７１，Ｒ７２との直列回路に入力し、ツェナーダイオードＤｚ１，Ｄｚ２に加えられる電圧をキャパシタＣｂ２と抵抗Ｒ８１またはＲ８２とから成る直列回路に供給するようにしたことにより、ハイサイド駆動巻線ｎｂ２の電圧の変動による影響を抑制（補正）できる。
《第９の実施形態》
図１９は、第９の実施形態に係るスイッチング電源装置１０９の回路図である。
図１８に示したスイッチング電源装置と異なるのは、第２のスイッチング制御回路７１の構成である。第２のスイッチング制御回路７１では、キャパシタＣ５を抵抗Ｒ５に対して直列接続している。
キャパシタＣ５と抵抗Ｒ５は、第２のスイッチング素子Ｑ２のゲートへの電圧印加に関して時定数に基づいた遅延回路として作用し、第２のスイッチング素子Ｑ２のゲート・ソース間の入力容量に関連して、第２のスイッチング素子Ｑ２のターンオン遅延時間、ゲート・ソース間の電圧値を制御する。
《第１０の実施形態》
図２０は第１０の実施形態に係るスイッチング電源装置１１０の回路図である。
第１の実施形態で図２に示したスイッチング電源装置と異なるのは、キャパシタＣｒの位置である。
共振キャパシタＣｒは、第１のスイッチング素子Ｑ１のオフ時にインダクタＬｒに流れる電流が流れる経路に挿入されていればよいので、キャパシタＣｒは図２０のように、１次巻線ｎｐの一端と第２のスイッチング素子Ｑ２のソースとの間に接続されていてもよい。
《第１１の実施形態》
図２１は第１１の実施形態に係るスイッチング電源装置１１１の回路図である。
第１の実施形態で図２に示したスイッチング電源装置と異なるのは、キャパシタＣｒ及びインダクタＬｒの位置である。
共振キャパシタＣｒ及びインダクタＬｒは、第１のスイッチング素子Ｑ１のオフ時にインダクタＬｒに流れる電流の経路に直列に挿入されていればよいので、キャパシタＣｒ及びインダクタＬｒは、図２１のように、１次巻線ｎｐの両端にそれぞれ接続されていてもよい。
《第１２の実施形態》
図２２は第１２の実施形態に係るスイッチング電源装置１１２の回路図である。
第１の実施形態で図２に示したスイッチング電源装置と異なるのは、キャパシタＣｒの位置である。
共振キャパシタＣｒは、第１のスイッチング素子Ｑ１のオフ時にインダクタＬｒに流れる電流が流れる経路に挿入されていればよい。そのため、キャパシタＣｒは図２２のように、第２のスイッチング素子Ｑ２のドレインと入力端子ＰＩ（＋）との間に接続されていてもよい。
《第１３の実施形態》
図２３は第１３の実施形態に係るスイッチング電源装置１１３の回路図である。
第１の実施形態で図２に示したスイッチング電源装置と異なるのは、第２のスイッチング素子Ｑ２及びキャパシタＣｒの位置である。
共振キャパシタＣｒは、第１のスイッチング素子Ｑ１のオフ時にインダクタＬｒに流れる電流が流れる経路に挿入されていればよいので、キャパシタＣｒは図２３のように、第２のスイッチング素子Ｑ２のドレインと入力端子ＰＩ（Ｇ）との間に接続されていてもよい。
《第１４の実施形態》
図２４は第１４の実施形態に係るスイッチング電源装置１１４の回路図である。
第１０の実施形態で図２０に示したスイッチング電源装置と異なるのは、キャパシタＣｒ以外にキャパシタＣｒ１，Ｃｒ２を設けた点である。
インダクタ、１次巻線ｎｐ、キャパシタＣｒ、第２のスイッチング素子Ｑ２、キャパシタＣｒ１が閉ループを構成するように、キャパシタＣｒ及びＣｒ１を設けている。
また、キャパシタＣｒ１とインダクタＬｒとの接続点と入力端子ＰＩ（Ｇ）との間にキャパシタＣｒ２を接続している。このように、第２のスイッチング素子Ｑ２に対して直列接続される共振キャパシタ（Ｃｒ１，Ｃｒ２）は複数であってもよい。
キャパシタＣｒ２を接続することにより、電源電圧Ｖｉから供給される電流は、第１のスイッチング素子Ｑ１のオン時間と第２のスイッチング素子Ｑ２のオン時間の双方の期間において流れ、第１のスイッチング素子Ｑ１のオン時間しか流れない図２３の回路構成に比較して、電源電圧Ｖｉから供給される電流の実効電流が低減される。これにより、電源電圧Ｖｉから供給される電流による導通損を低減することができる。
《第１５の実施形態》
図２５は第１５の実施形態に係るスイッチング電源装置１１５の回路図である。
第１の実施形態で図２に示したスイッチング電源装置と異なるのは、トランスＴの二次側の構成である。
第１５の実施形態では、トランスＴの２次巻線ｎｓに、ダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ３４によるダイオードブリッジ回路及びキャパシタＣｏが接続されている。
このようにダイオードブリッジ回路で全波整流してもよい。
《第１６の実施形態》
図２６は第１６の実施形態に係るスイッチング電源装置１１６の回路図である。
第１の実施形態で図２に示したスイッチング電源装置と異なるのは、トランスＴの二次側の構成である。
第１６の実施形態では、トランスＴの２次巻線ｎｓ１の両端に、ダイオードＤｓ及びキャパシタＣｏ１による整流平滑回路が構成され、２次巻線ｎｓ２の両端に、ダイオードＤｆ及びキャパシタＣｏ２による整流平滑回路が構成されている。そして、出力端子ＰＯ（＋）−ＰＯ（Ｇ）間にキャパシタＣｏ３が接続されている。
このように倍電圧整流回路としてもよい。
《他の実施形態》
以上に示した各実施形態では、帰還信号の電圧によって、負荷の軽重を検知する、すなわち負荷に流れる電流を間接的に検出する回路を構成したが、軽負荷状態であるか否かを検知するために、負荷に流れる電流を直接検出する回路を設けてもよい。この場合には、軽負荷検出時にスイッチング制御ＩＣのブランキング機能が有効になるように、スイッチング制御ＩＣに制御信号を与えるように構成すればよい。
第２のスイッチング素子Ｑ２のターンオフタイミングは、トランスＴの第１の駆動巻線ｎｂ１の両端に生じる電圧変化によって巻線電圧の反転を検出することによって検出するように回路を構成してもよい。
また、第２のスイッチング素子Ｑ２のターンオフタイミングは、第１のスイッチング素子Ｑ１または第２のスイッチング素子Ｑ２の少なくとも一方のドレイン−ソース間電圧の変化に基づいて検出してもよい。
また、第２のスイッチング素子Ｑ２のターンオフタイミングは、第１のスイッチング素子Ｑ１または第２のスイッチング素子Ｑ２の少なくとも１つのドレイン電流又はソース電流の変化に基づいて検出してもよい。
なお、本発明は、ハーフブリッジコンバータだけでなく、フルブリッジコンバータなどの多石式のコンバータ、電圧クランプコンバータなどにおいて、二つのスイッチング素子を相補的に交互にオン／オフするスイッチング電源装置に適用できる。
なお、以上に示した幾つかの実施形態で、トランスの巻線電圧の両端に生じる電圧変化を検出する例を示したが、第１のスイッチング素子Ｑ１または第２のスイッチング素子Ｑ２の少なくとも一方のドレイン−ソース間電圧の変化を検出するようにしてもよい。また、第１のスイッチング素子Ｑ１または前記第２のスイッチング素子Ｑ２の少なくとも１つのドレイン電流又はソース電流の変化を検出するようにしてもよい。また、第１の駆動巻線（ｎｂ１）の両端に生じる電圧変化を検出するようにしてもよい。
また以上に示した幾つかの実施形態で示したインダクタＬｒはトランスＴの漏れインダクタンスで構成してもよい。
ＣＣ１，ＣＣ２…定電流回路
８１，８４…スイッチング制御ＩＣ
Ｌｒ…インダクタ
ｎｂ１…第１の駆動巻線
ｎｂ２…第２の駆動巻線
ｎｐ…１次巻線
ｎｓ１，ｎｓ２…２次巻線
ＰＣ…フォトカプラ
ＰＩ（＋），ＰＩ（Ｇ）…入力端子
ＰＯ（＋），ＰＯ（Ｇ）…出力端子
Ｑ１…第１のスイッチング素子
Ｑ２…第２のスイッチング素子
Ｒｉ…電流検出用抵抗
Ｒｏ…負荷
ＳＲ…シャントレギュレータ
Ｔ…トランス
８１，８４…スイッチング制御ＩＣ（第１のスイッチング制御回路）
６１〜７１…ハイサイドスイッチング制御回路（第２のスイッチング制御回路）
８３…帰還回路
８６…２次側スイッチング制御回路
１０１〜１１６…スイッチング電源装置
前記課題を解決するために、この発明のスイッチング電源装置は次にように構成する。
（１）直流入力電圧（Ｖｉ）が入力される直流電源入力部と、
磁気的に結合された１次巻線（ｎｐ）及び２次巻線（ｎｓ）を少なくとも備えたトランス（Ｔ）と、
前記直流電源入力部の両端に接続され、前記１次巻線（ｎｐ）とインダクタ（Ｌｒ）と第１のスイッチング素子（Ｑ１）とが直列に接続された第１の直列回路と、
前記第１のスイッチング素子（Ｑ１）の両端、または前記１次巻線（ｎｐ）とインダクタ（Ｌｒ）との直列回路の両端に接続され、第２のスイッチング素子（Ｑ２）とキャパシタ（Ｃｒ）とが直列に接続された第２の直列回路と、
前記第１のスイッチング素子（Ｑ１）を所定時間オンさせた後、前記第２のスイッチング素子（Ｑ２）を所定時間オンさせるスイッチング制御回路と、
前記２次巻線（ｎｓ）から出力される交流電圧を整流平滑して負荷へ出力電圧（Ｖｏ）を出力する第１の整流平滑回路と、
を備え、
前記負荷に流れる負荷電流を直接に又は間接に検出して前記負荷が軽負荷状態であるか否かを検知する軽負荷検知手段を備え、
前記スイッチング制御回路は、
前記第１のスイッチング素子のオン時間を制御する第１のスイッチング制御回路と、
前記第１のスイッチング素子（Ｑ１）のオン時間（ｔｏｎ１）に対する前記第２のスイッチング素子（Ｑ２）のオン時間（ｔｏｎ２）の比率であるオン時間比率（Ｄａ）が前記負荷電流の変化に対してほぼ一定となるように前記第２のスイッチング素子（Ｑ２）のオン時間を制御する第２のスイッチング制御回路とで構成され、
通常負荷状態では、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）とが相補的にオン・オフを繰り返す電流連続モードで動作し、
前記軽負荷検知手段が軽負荷状態を検知したときは、前記第１のスイッチング制御回路は、前記第２のスイッチング素子（Ｑ２）がターンオフしてから前記第１のスイッチング素子（Ｑｌ）がターンオンするまでの時間を延長し、前記第２のスイッチング素子（Ｑ２）のターンオフから、前記第１のスイッチング素子（Ｑ１）のターンオンまでの間にトランスに電流が流れない電流停止期間が存在する電流不連続モードで動作することを特徴としている。
（２）また、この発明のスイッチング電源装置は、直流入力電圧（Ｖｉ）が入力される直流電源入力部と、磁気的に結合された１次巻線（ｎｐ）及び２次巻線（ｎｓ）を少なくとも備えたトランス（Ｔ）と、前記直流電源入力部の両端に接続された第１のスイッチング素子（Ｑ１）と第２のスイッチング素子（Ｑ２）とが直列に接続された第１の直列回路と、前記第２のスイッチング素子（Ｑ２）の両端に接続され、前記１次巻線（ｎｐ）とインダクタ（Ｌｒ）とキャパシタ（Ｃｒ）とが直列に接続された第２の直列回路と、前記第１のスイッチング素子（Ｑ１）を所定時間オンさせた後、前記第２のスイッチング素子（Ｑ２）を所定時間オンさせるスイッチング制御回路と、前記２次巻線（ｎｓ）から出力される交流電圧を整流平滑して負荷へ出力電圧（Ｖｏ）を出力する第１の整流平滑回路と、を備え、
前記負荷に流れる負荷電流を直接に又は間接に検出して前記負荷が軽負荷状態であるか否かを検知する軽負荷検知手段を備え、
前記スイッチング制御回路は、
前記第１のスイッチング素子のオン時間を制御する第１のスイッチング制御回路と、
前記第１のスイッチング素子（Ｑ１）のオン時間（ｔｏｎ１）に対する前記第２のスイッチング素子（Ｑ２）のオン時間（ｔｏｎ２）の比率であるオン時間比率（Ｄａ）が前記負荷電流の変化に対してほぼ一定となるように前記第２のスイッチング素子（Ｑ２）のオン時間を制御する第２のスイッチング制御回路とで構成され、
通常負荷状態では、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）とが相補的にオン・オフを繰り返す電流連続モードで動作し、
前記軽負荷検知手段が軽負荷状態を検知したときは、前記第１のスイッチング制御回路は、前記第２のスイッチング素子（Ｑ２）がターンオフしてから前記第１のスイッチング素子（Ｑｌ）がターンオンするまでの時間を延長し、前記第２のスイッチング素子（Ｑ２）のターンオフから、前記第１のスイッチング素子（Ｑ１）のターンオンまでの間にトランスに電流が流れない電流停止期間が存在する電流不連続モードで動作することを特徴とする。

Claims (23)

  1. 直流入力電圧（Ｖｉ）が入力される直流電源入力部と、
    磁気的に結合された１次巻線（ｎｐ）及び２次巻線（ｎｓ）を少なくとも備えたトランス（Ｔ）と、
    前記直流電源入力部の両端に接続され、前記１次巻線（ｎｐ）とインダクタ（Ｌｒ）と第１のスイッチング素子（Ｑ１）とが直列に接続された第１の直列回路と、
    前記第１のスイッチング素子（Ｑ１）の両端、または前記１次巻線（ｎｐ）とインダクタ（Ｌｒ）との直列回路の両端に接続され、第２のスイッチング素子（Ｑ２）とキャパシタ（Ｃｒ）とが直列に接続された第２の直列回路と、
    前記第１のスイッチング素子（Ｑ１）を所定時間オンさせた後、前記第２のスイッチング素子（Ｑ２）を所定時間オンさせるスイッチング制御回路と、
    前記２次巻線（ｎｓ）から出力される交流電圧を整流平滑して負荷へ出力電圧（Ｖｏ）を出力する第１の整流平滑回路と、
    を備えたスイッチング電源装置であって、
    前記負荷に流れる負荷電流を直接に又は間接に検出して前記負荷が軽負荷状態であるか否かを検知する軽負荷検知手段を備え、
    前記スイッチング制御回路は、
    前記第１のスイッチング素子のオン時間を制御する第１のスイッチング制御回路と、
    前記第１のスイッチング素子（Ｑ１）のオン時間（ｔｏｎ１）に対する前記第２のスイッチング素子（Ｑ２）のオン時間（ｔｏｎ２）の比率であるオン時間比率（Ｄａ）が前記負荷電流の変化に対してほぼ一定となるように前記第２のスイッチング素子（Ｑ２）のオン時間を制御する第２のスイッチング制御回路とで構成され、
    通常負荷状態では、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）とが相補的にオン・オフを繰り返す電流連続モードで動作し、
    前記軽負荷検知手段が軽負荷状態を検知したときは、前記第２のスイッチング素子（Ｑ２）のターンオフから、前記第１のスイッチング素子（Ｑ１）のターンオンまでの間にトランスに電流が流れない電流停止期間が存在する電流不連続モードで動作することを特徴とするスイッチング電源装置。
  2. 直流入力電圧（Ｖｉ）が入力される直流電源入力部と、
    磁気的に結合された１次巻線（ｎｐ）及び２次巻線（ｎｓ）を少なくとも備えたトランス（Ｔ）と、
    前記直流電源入力部の両端に接続された第１のスイッチング素子（Ｑ１）と第２のスイッチング素子（Ｑ２）とが直列に接続された第１の直列回路と、
    前記第２のスイッチング素子（Ｑ２）の両端に接続され、前記１次巻線（ｎｐ）とインダクタ（Ｌｒ）とキャパシタ（Ｃｒ）とが直列に接続された第２の直列回路と、
    前記第１のスイッチング素子（Ｑ１）を所定時間オンさせた後、前記第２のスイッチング素子（Ｑ２）を所定時間オンさせるスイッチング制御回路と、
    前記２次巻線（ｎｓ）から出力される交流電圧を整流平滑して負荷へ出力電圧（Ｖｏ）を出力する第１の整流平滑回路と、
    を備えたスイッチング電源装置であって、
    前記負荷に流れる負荷電流を直接に又は間接に検出して前記負荷が軽負荷状態であるか否かを検知する軽負荷検知手段を備え、
    前記スイッチング制御回路は、
    前記第１のスイッチング素子のオン時間を制御する第１のスイッチング制御回路と、
    前記第１のスイッチング素子（Ｑ１）のオン時間（ｔｏｎ１）に対する前記第２のスイッチング素子（Ｑ２）のオン時間（ｔｏｎ２）の比率であるオン時間比率（Ｄａ）が前記負荷電流の変化に対してほぼ一定となるように前記第２のスイッチング素子（Ｑ２）のオン時間を制御する第２のスイッチング制御回路とで構成され、
    通常負荷状態では、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）とが相補的にオン・オフを繰り返す電流連続モードで動作し、
    前記軽負荷検知手段が軽負荷状態を検知したときは、前記第２のスイッチング素子（Ｑ２）のターンオフから、前記第１のスイッチング素子（Ｑ１）のターンオンまでの間にトランスに電流が流れない電流停止期間が存在する電流不連続モードで動作することを特徴とするスイッチング電源装置。
  3. 前記トランス（Ｔ）は第１の駆動巻線（ｎｂ１）を備え、前記第１の駆動巻線（ｎｂ１）に、前記スイッチング制御回路に対して直流電源電圧を供給する第２の整流平滑回路を設けた、請求項１又は２に記載のスイッチング電源装置。
  4. 前記第２のスイッチング素子（Ｑ２）がターンオフして前記トランスの巻線電圧が反転するタイミングを検出するタイミング検出手段と、出力電圧を検出して制御するための帰還信号を発生する帰還回路とを備え、
    前記第１のスイッチング制御回路は、前記タイミング検出手段により検出されたタイミングに僅かに遅れて第１のスイッチング素子をターンオンさせ、前記帰還信号の電圧に応じた時間（Ｑ１のオン時間）の経過後にターンオフさせる回路である、請求項１乃至３の何れかに記載のスイッチング電源装置。
  5. 前記タイミング検出手段は、前記トランスの巻線電圧の両端に生じる電圧変化を検出するものである、請求項４に記載のスイッチング電源装置。
  6. 前記タイミング検出手段は、前記第１のスイッチング素子Ｑ１または前記第２のスイッチング素子Ｑ２の少なくとも一方のドレイン−ソース間電圧の変化を検出するものである、請求項４に記載のスイッチング電源装置。
  7. 前記タイミング検出手段は、前記第１のスイッチング素子Ｑ１または前記第２のスイッチング素子Ｑ２の少なくとも１つのドレイン電流又はソース電流の変化を検出するものである、請求項４に記載のスイッチング電源装置。
  8. 前記タイミング検出手段は、前記第１の駆動巻線（ｎｂ１）の両端に生じる電圧変化を検出するものである、請求項４に記載のスイッチング電源装置。
  9. 前記トランス（Ｔ）は第２の駆動巻線（ｎｂ２）を備え、
    前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）との接続点と前記第２の駆動巻線（ｎｂ２）の第１端が接続され、
    前記第２の駆動巻線（ｎｂ２）の第２端と前記第２のスイッチング素子（Ｑ２）の制御端子との間に、前記第２のスイッチング制御回路が接続され、
    第２のスイッチング制御回路は、前記第１のスイッチング素子Ｑ１をターンオフすることで発生する前記第２の駆動巻線（ｎｂ２）の電圧により前記第２のスイッチング素子Ｑ２をターンオンさせる回路である、請求項１乃至８の何れかに記載のスイッチング電源装置。
  10. 前記第２のスイッチング制御回路は、前記オン時間比率（Ｄａ）がほぼ１となるように制御する回路である、請求項１乃至９の何れかに記載のスイッチング電源装置。
  11. 前記第２のスイッチング制御回路は、前記オン時間比率をＤａ、前記直流入力電圧をＶｉ、前記出力電圧をＶｏ、前記１次巻線の巻回数をｎｐ、前記２次巻線の巻回数をｎｓで表したとき、Ｄａがｎｓ・Ｖｉ／ｎｐ・Ｖｏよりも大きくなるように制御して、前記第２のスイッチング素子Ｑ２をターンオフさせる回路である、請求項９に記載のスイッチング電源装置。
  12. 前記Ｄａがｎｓ・Ｖｉ／ｎｐ・Ｖｏ−１よりも大きくなるように制御して、前記第２のスイッチング素子Ｑ２をターンオフさせる回路である、請求項９に記載のスイッチング電源装置。
  13. 前記軽負荷検知手段は、前記帰還信号の電圧によって検知する、請求項１乃至１２の何れかに記載のスイッチング電源装置。
  14. 前記軽負荷検知手段は、前記第１のスイッチング素子又は前記第２のスイッチング素子を駆動するスイッチング周波数が上限値に達したか否かによって検知する、請求項１乃至１２の何れかに記載のスイッチング電源装置。
  15. 前記スイッチング制御回路は、前記電流不連続モードにおいて、前記負荷電流の減少にともなって、前記第１のスイッチング素子又は前記第２のスイッチング素子を駆動するスイッチング周波数を低下させる、請求項１乃至１４の何れかに記載のスイッチング電源装置。
  16. 前記スイッチング制御回路は、前記電流不連続モードにおいて、前記負荷電流の減少にともなって、前記第１のスイッチング素子（Ｑ１）又は前記第２のスイッチング素子（Ｑ２）のオン時間を小さくする、請求項１乃至１４の何れかに記載のスイッチング電源装置。
  17. 前記スイッチング制御回路は、前記電流連続モードにおいて、前記スイッチング周波数の最高値、又は前記第１のスイッチング素子又は第２のスイッチング素子のオン時間の最大値を設定する、請求項１乃至１６の何れかに記載のスイッチング電源装置。
  18. 前記スイッチング制御回路は、前記電流不連続モードにおいて、前記帰還信号に応じて前記スイッチング周波数又は前記第１のスイッチング素子又は第２のスイッチング素子のオン時間を制御する、請求項１乃至１７の何れかに記載のスイッチング電源装置。
  19. 前記スイッチング制御回路は、前記帰還信号の電圧に制限値を設定し、前記帰還信号の電圧が前記制限値を超えると前記第１のスイッチング素子（Ｑ１）又は前記第２のスイッチング素子（Ｑ２）のスイッチングを停止させる、請求項１乃至１８の何れかに記載のスイッチング電源装置。
  20. 前記スイッチング制御回路は、前記制限値において、最低スイッチング周波数且つ最小オン時間で動作する、請求項１９に記載のスイッチング電源装置。
  21. 前記スイッチング制御回路は、前記電流不連続モードにおいて、前記第１のスイッチング素子（Ｑ１）がターンオフしても前記第２のスイッチング素子（Ｑ２）をターンオンさせずに、まず、前記第２のスイッチング素子（Ｑ２）の寄生ダイオードに順方向電流を流し、その後の逆回復時間で逆方向電流を流す、請求項１乃至２０の何れかに記載のスイッチング電源装置。
  22. 前記第１のスイッチング素子（Ｑ１）、前記第２のスイッチング素子（Ｑ２）、又は前記第１の整流平滑回路に備える整流素子の少なくとも何れかは、電界効果トランジスタである、請求項１乃至２１の何れかに記載のスイッチング電源装置。
  23. 前記インダクタ（Ｌｒ）を前記トランスの漏れインダクタンスで構成する、請求項１乃至２２の何れかに記載のスイッチング電源装置。
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