JPWO2011055825A1 - シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチング用エッチング液及びこれを用いたシリコン貫通ビアを有する半導体チップの製造方法 - Google Patents

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隆二 外赤
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Abstract

シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチングに用いられ、銅やタングステンなどの金属、あるいはポリシリコンなどからなる接続プラグをエッチングせずに、シリコン基板のみをエッチングし、かつ優れたエッチングレートを有するエッチング液、及びこれを用いたシリコン貫通ビアを有する半導体チップの製造方法を提供する。水酸化カリウムとヒドロキシルアミンと水とを含む、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチング用エッチング液、及び該エッチング液を用いるシリコン基板裏面エッチング工程を有する半導体チップの製造方法。

Description

本発明は、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチング用エッチング液及びこれを用いたシリコン貫通ビアを有する半導体チップの製造方法に関する。
近年、電子機器の小型化の要請に伴い、当該機器に用いられる半導体装置の小型化や、高集積化及び多機能化が急速に進んでおり、これを実現させるために、半導体チップを積み上げて製造する３次元マルチチップ半導体装置が開発されている。
３次元マルチチップ半導体装置に用いられる半導体チップのなかでも、例えば図１で示されるような、シリコン基板１０１を貫通するシリコン貫通ビア、該ビア内からシリコン基板１０１裏面に突出るように設けられる銅やタングステンなどの金属からなる接続プラグ１０４及び再配線１０７を有する半導体チップが注目されている。これは、半導体チップを積み上げることから半導体基板に対する半導体チップによる占有面積を低減させることができるという従来の３次元マルチチップ半導体装置の利点に加えて、電気的な伝達がシリコン貫通ビアを経るため、電気的な劣化が少なく、半導体パッケージの動作速度を向上させることができ、さらに積み上げられる半導体チップ同士の間隔を小さくすることができるので、より小型化を図ることができるからである。
上記のようなシリコン貫通ビアを有する３次元マルチチップ半導体装置用半導体チップを製造する方法としては、幾つかの方法が提案されており（例えば、特許文献１〜３参照）、シリコン基板にシリコン基板を貫通するシリコン貫通ビア、該ビア内に設けられる接続プラグ及び再配線を設ける方法は、一般にシリコン貫通ビアプロセスと称される。
当該シリコン貫通ビアプロセスは、シリコン基板の配線などを設けない裏面からエッチングしてシリコン基板を薄化する、シリコン基板裏面エッチング工程を必ず有している。該エッチング工程がエッチング液を用いたウェットエッチングで行われる場合、シリコン基板を徐々に薄化していくと、該シリコン基板に被覆されていた銅やタングステンなどの金属、あるいはポリシリコンなどからなる接続プラグが現れ、さらにシリコン基板を薄化していくことで、ビア内からシリコン基板の裏面から突き出る構造を有する接続プラグが得られる。このとき、シリコン基板と接続プラグとが同時にエッチング液に触れることになるが、用いるエッチング液が適切でないと、種々の問題が生じる。
例えば、シリコン基板の薄化工程で実施される裏面エッチングには、アルカリ系エッチング液や酸系エッチング液などが使われている。しかし、アルカリ系エッチング液はエッチング性能が劣り、十分なエッチングレートが得られないため、生産効率が低下するという問題がある。特に、シリコン基板の薄化工程は繊細な処理が必要となり、枚様処理で行うことが一般的なため、エッチング液のエッチングレートが遅い場合の生産効率の低下に対する影響は著しい。
そのため、シリコン基板の薄化工程には、通常フッ化水素酸、硝酸、酢酸などを組み合わせた混酸を含む酸系エッチング液が好ましく用いられている（例えば、特許文献４及び５参照）。しかし、エッチング液として混酸を用いた場合、本来エッチングしたくない銅やタングステンを溶解し、エッチングしてしまうため、結果として半導体パッケージの性能を低下させてしまうという問題がある。
上記のような種々の問題があるにもかかわらず、特許文献１には、シリコン基板を薄化するエッチング工程においてドライエッチングやウェットエッチング、あるいはＣＭＰ（化学機械研磨）などの方法が採用されると記載されているが詳細な検討は全くなされていない。また、ドライエッチングやＣＭＰといった方法では、接続プラグも研磨されてしまうという問題がある。特許文献２及び３には、エッチング工程において通常的なエッチング方法またはウェーハ裏面研磨のような通常的な研磨方法を使用できる、あるいはグラインディング法及びエッチング法のうちの少なくとも何れか一つ以上の方法で遂行すると記載されているだけで、詳細な検討は全くなされていない。
このように、シリコン貫通ビアプロセスにおけるシリコン基板裏面のエッチング工程では、銅やタングステンなどの金属、あるいはポリシリコンなどからなる接続プラグをエッチングせずに、シリコン基板のみをエッチングし、かつ優れたエッチングレートを有するエッチング液が望まれているが、これらの問題を解決しうる有効なエッチング液がない状況にある。
特許第４０１１６９５号明細書 特開２００２−３０５２８３号公報 特開２００９−４７２２号公報 特開２０００−１２４１７７号公報 特開２００５−２１７１９３号公報
本発明の製造方法により製造される半導体チップの断面を示す模式図である。 本発明の製造方法Ａにおける工程毎の半導体チップの断面を示す模式図である。 本発明の製造方法Ｂにおける工程毎の半導体チップの断面を示す模式図である。 製造例１及び２で得られた半導体チップ試料の断面を示す模式図である。 製造例１及び２で得られた半導体チップ試料をエッチングした後の断面を示す模式図である。 製造例３及び４で得られた半導体チップ試料の断面を示す模式図である。 製造例３及び４で得られた半導体チップ試料をエッチングした後の断面を示す模式図である。
１０１．シリコン基板
１０２．集積回路
１０３．パッド
１０４．接続プラグ
１０５．絶縁層
１０６．絶縁層
１０７．再配線
１０８．保護膜
１０９．バンプ
１１０．接着層
１１１．ガラス基板
１１２．絶縁層（集積装置及びパッド形成工程で形成される）
１１３．シード層
３０１．シリコン基板
３０２．集積回路
３０３．パッド
３０４．接続プラグ
３０５．バリア層
３０６．絶縁層
３０７．再配線
３０８．保護膜
３０９．バンプ
３１０．接着層
３１１．ガラス基板
３１２．絶縁層（集積装置及びパッド形成工程で形成される）
本発明は、このような状況下になされたもので、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチングに用いられ、銅やタングステンなどの金属、あるいはポリシリコンなどからなる接続プラグをエッチングせずに、シリコン基板のみをエッチングし、かつ優れたエッチングレートを有するエッチング液、及びこれを用いたシリコン貫通ビアを有する半導体チップの製造方法を提供することを目的とするものである。
本発明者らは、前記目的を達成するために鋭意研究を重ねた結果、水酸化カリウムとヒドロキシルアミンと水とを含むアルカリ系エッチング液を用いることにより、当該課題を解決できることを見出した。すなわち本発明の要旨は、以下の通りである。
１．水酸化カリウムとヒドロキシルアミンと水とを含む、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチング用エッチング液。
２．水酸化カリウムの含有量が１５〜５０質量％であり、ヒドロキシルアミンの含有量が１０〜４０質量％である上記１に記載のエッチング液。
３．シリコン基板が再配線と接続プラグとを有し、該接続プラグが再配線が設けられていないシリコン基板裏面に突出したものである上記１又は２に記載のエッチング液。
４．接続プラグが、ポリシリコン、銅、タングステンから選ばれる少なくとも１種からなる上記３に記載のエッチング液。
５．上記１〜４のいずれかに記載のエッチング液を用いるシリコン基板裏面エッチング工程を有する、シリコン貫通ビアを有する半導体チップの製造方法。
６．前記シリコン基板裏面エッチング工程が、接続プラグを覆う絶縁層がシリコン基板に被覆された状態でシリコン基板を薄化させるシリコン基板薄化工程（１）、該絶縁層を突出させるシリコン基板薄化工程（２）とを順に有し、少なくとも該シリコン基板薄化工程２において上記１〜４のいずれかに記載のエッチング液を用いる上記５に記載の半導体チップの製造方法。
７．前記シリコン基板薄化工程（１）が終了したときのシリコン基板裏面と絶縁層のシリコン基板裏面側の面との距離、及び該シリコン基板薄化工程（１）が終了したときの絶縁層のシリコン基板裏面側の面と前記シリコン基板薄化工程（２）が終了したときのシリコン基板裏面との距離の和が２０〜３０μｍの範囲内である上記６に記載の半導体チップの製造方法。
８．接続プラグが、ポリシリコン、銅、タングステンから選ばれる少なくとも１種からなる上記６又は７に記載の半導体チップの製造方法。
９．半導体チップが、３次元マルチチップ半導体装置に用いられるものである上記５〜８のいずれかに記載の半導体チップの製造方法。
本発明によれば、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチングに用いられ、銅やタングステンなどの金属、あるいはポリシリコンなどからなる接続プラグをエッチングせずに、シリコン基板のみをエッチングし、かつ優れたエッチングレートを有するエッチング液、及びこれを用いたシリコン貫通ビアを有する３次元マルチチップ半導体装置用半導体チップの製造方法を提供することができる。
［エッチング液］
本発明のエッチング液は、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチングに用いられ、水酸化カリウムとヒドロキシルアミンと水とを含む液である。
本発明のエッチング液中の水酸化カリウムの含有量は、１０〜５０質量％が好ましく、より好ましくは１５〜５０質量％であり、さらに好ましくは２０〜４０質量％である。水酸化カリウムの含有量が上記範囲内であれば、半導体チップの外観及び機能に悪影響を及ぼすことがなく、またヒドロキシルアミンの添加によるエッチングレートの向上効果を十分に得ることができる。
本発明のエッチング液中のヒドロキシルアミンの含有量は、ヒドロキシルアミンの水への溶解度やエッチング液中の水酸化カリウムの含有量及びその他の添加剤の含有量などにより適宜決定されるが、好ましくは５〜５０質量％が好ましく、８〜４０質量％がより好ましく、さらに好ましくは１０〜４０質量％である。ヒドロキシルアミンの含有量が上記範囲内であれば、十分なエッチングレートが得られ、またエッチング液中での結晶析出や固化が生じることがなく、取り扱いも容易となる。
《その他の成分》
本発明のエッチング液は、従来から使用されている添加剤を配合させることができる。
本発明のエッチング液のｐＨは、７より高いアルカリであることが好ましく、１１以上がより好ましい。
本発明のエッチング液は、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチングに用いられる。シリコン貫通ビアプロセスとしては、シリコン基板にシリコン基板を貫通するシリコン貫通ビア、該ビア内に設けられる接続プラグ及び再配線を設ける方法であれば特に制限はない。例えば、本発明のエッチング液は、特許文献１〜３に開示されるシリコン貫通ビアプロセスあるいは半導体装置の製造方法において、シリコン基板の薄化（エッチング）がウェットエッチングで行われる場合、該エッチングにおけるエッチング液として好適に用いることができる。
また、本発明のエッチング液は、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチングに限らず、シリコン基板の薄化（エッチング）であって、シリコン基板と銅やタングステンなどの金属、あるいはポリシリコンなどからなる接続プラグ（配線材料）とが同時にエッチング液に晒されるような状態となるようなプロセスにおいても、好適に用いることができる。より具体的には、シリコン貫通ビアプロセスにおいて、シリコン基板が、該シリコン基板の再配線を設ける側とは反対側のシリコン基板の裏面に接続プラグが突出しているような状態となるような場合は、本発明のエッチング液の効果を有効に活用することができるので、好ましい。
［半導体チップの製造方法］
本発明のシリコン貫通ビアを有する３次元マルチチップ半導体装置用半導体チップの製造方法は、シリコン基板にシリコン基板を貫通するシリコン貫通ビア、該ビア内に設けられる接続プラグ及び再配線を設けた半導体チップを製造するものであり、シリコン貫通ビアプロセスの一つということができる。そして、本発明の製造方法は、該製造方法における一工程、すなわちシリコン貫通ビアプロセスにおける一工程であるシリコン基板裏面エッチング工程において本発明のエッチング液を使用することを特徴とするものである。
《シリコン貫通ビアプロセス》
本発明の製造方法においては、そのエッチング工程で本発明のエッチング液を用い、シリコン基板にシリコン基板を貫通するシリコン貫通ビア、該ビア内に設けられる接続プラグ及び再配線を設けられれば、その他の工程の態様についての制限はない。本発明の製造方法の典型的な好ましい態様の一例について、説明する。
（製造方法Ａ）
本発明の製造方法の好ましい態様の一例としては、次の工程１Ａ〜７Ａを順に含む製造方法Ａが挙げられる。まず、製造方法Ａについて、工程１Ａ〜７Ａ毎の半導体チップの断面模式図を示す図２を用いて説明する。
工程１Ａ：シリコン基板に貫通ビアを形成する貫通ビア形成工程。
工程２Ａ：前記貫通ビアの側壁に絶縁層を形成する絶縁層形成工程。
工程３Ａ：前記貫通ビア内に接続プラグを形成する接続プラグ形成工程。
工程４Ａ：半導体素子を含む集積回路及びパッドを形成する半導体素子形成工程。
工程５Ａ：前記集積回路と接続プラグとを再配線する再配線工程。
工程６Ａ：バンプ電極の形成工程
工程７Ａ：シリコン基板裏面のエッチング工程
〈工程１Ａ〉
工程１Ａは、シリコン基板に貫通ビアを形成する貫通ビア形成工程である。貫通ビアの形成は、該貫通ビアを形成する箇所を開口させたマスクパターンをフォトレジストで形成し、シリコン基板を貫通しない深さまでエッチングする方法、あるいはレーザードリルなどにより形成することができる。
〈工程２Ａ〉
工程２Ａは、工程１Ａで形成した貫通ビア内の側壁に絶縁層１０５を形成する工程である。絶縁層１０５は、シリコン基板１０１と貫通ビア内に設けられる接続プラグ１０４との絶縁のために設けられる層である。絶縁層１０５は、酸素雰囲気中でのシリコン表面の加熱酸化や蒸着などの方法により形成される酸化ケイ素などの酸化膜や窒化膜などからなる。
〈工程３Ａ〉
工程３Ａは、側壁に絶縁層１０５が形成された貫通ビア内の空洞部分に接続プラグ１０４を形成する工程である。接続プラグ１０４を形成する材料としては、銅、タングステン、白金などの金属、あるいはポリシリコンなどの各種材料が好ましく挙げられる。接続プラグ１０４の形成は、蒸着、スパッタなどにより行うことができる。
〈工程４Ａ〉
工程４Ａは、貫通ビア内に接続プラグ１０４及び絶縁層１０５が設けられたシリコン基板１０１に、半導体素子を含む集積回路１０２とパッド１０３を形成する工程である。本発明の製造方法において、該集積回路１０２及びパッド１０３の形成は、公知の方法により行えばよく、特に制限はない。また、該集積回路１０２及びパッド１０３の形成においては、通常酸化ケイ素や窒化ケイ素などからなる絶縁層１１２が形成される。
〈工程５Ａ〉
工程５Ａは、工程４Ａで形成した集積回路１０２（パッド１０３）と接続プラグ１０４とを再配線する再配線工程である。再配線は、公知の方法で形成すればよく、例えば（ｉ）貫通ビア及びパッド１０３の上部を開口させた絶縁層１０６を設け、銅などをスパッタして形成したシード層１１３、該パッド１０３及び接続プラグ１０４を含む開口部を有するフォトレジスト膜、及び該開口部に電解めっきにより銅などの各種金属からなる配線を順次設けた後、フォトレジスト膜を除去し、該シード層１１３のうち配線で覆われていない部分をエッチングする方法、（ｉｉ）シリコン基板上に銅やタングステンなどの各種金属をスパッタや蒸着などにより金属膜を形成し、感光膜パターンでマスクして該金属膜をエッチングするなどの方法、などにより形成することができる。再配線は単層でも多層でもよく、半導体チップの用途に応じて適宜選択すればよい。
また、絶縁層１０６は、酸化ケイ素や窒化物などの蒸着や、エポキシ樹脂やポリイミド樹脂などの絶縁性有機材料の塗工により形成することができる。なお、再配線を形成する各種金属と該絶縁層１０６との密着性が不十分な場合や、再配線を形成する各種金属が該絶縁層１０６に拡散してしまうような場合には、該絶縁層１０６の形成後に、チタンや窒化チタンなどからなるバリア層を、該絶縁層１０６及びパッド１０３上を覆うように設ければよい。
再配線１０７を設けた後、必要に応じて、再配線１０７の保護膜１０８を設けることもできる。保護膜１０８は、酸素雰囲気中でシリコン表面の加熱酸化や蒸着などの方法により酸化ケイ素などの酸化膜や窒化膜を形成することで設ける、あるいはエポキシ樹脂やポリイミド樹脂などの絶縁性有機材料などを用いて、蒸着や塗布などの方法により形成することができる。
〈工程６Ａ〉
バンプの形成は、例えば工程５で形成した再配線１０７を被覆するようにエポキシ樹脂やポリイミド樹脂などの絶縁性有機絶縁材料を塗工して絶縁膜を形成し、該絶縁膜におけるバンプを設けたい箇所をエッチングなどにより開口部を設けて、錫、鉛やこれらの合金（錫−鉛合金）のほか、金、パラジウム、ニッケル、銅などを用いて、電解めっきにより形成することができる。
〈工程７Ａ〉
工程７Ａは、シリコン基板の再配線１０７などを設けない裏面を薄化する、シリコン基板裏面エッチング工程であり、該エッチングには本発明のエッチング液を用いるものである。工程７Ａで行うシリコン基板裏面の全ての薄化（エッチング）において、本発明のエッチング液を使用することもできるが、生産効率の観点から、工程７Ａは接続プラグ１０４を覆う絶縁層１０５がシリコン基板１０１に被覆された状態でシリコン基板１０１を薄化させるシリコン基板薄化工程（１）と、絶縁層１０５を突出させるシリコン基板薄化工程（２）とを順に有し、シリコン基板薄化工程（２）において上記の本発明のエッチング液を用いることが好ましい。
シリコン基板薄化工程（１）において、シリコン基板の薄化は、上記したように本発明のエッチング液を用いたウェットエッチングにより行うこともできるが、化学研磨、機械研磨、化学機械研磨などの研磨法や、他の通常シリコン基板の薄化に用いられるような酸系エッチング液などを用いたウェットエッチング、あるいはプラズマエッチング、ガスエッチングといったドライエッチング、又はこれらを組み合わせて行うことができる。
これらのなかでも、通常エッチングの速さの点から、機械研磨による薄化が多用されている。
また、作業安定性、生産効率を考慮すると、シリコン基板薄化工程（１）は、シリコン基板裏面と絶縁層１０５のシリコン基板裏面側の面との距離（図５中のａ）が５〜１５μｍの範囲内で終了させて、次のシリコン基板薄化工程（２）に移行することが好ましい。
シリコン基板薄化工程（２）は、接続プラグ１０４を覆う絶縁層１０５をエッチングにより突出させる工程であり、該エッチングには上記の本発明のエッチング液が用いられる。
本発明の製造方法により得られる半導体チップを積み上げて３次元マルチチップ半導体装置とする場合の作業安定性、信頼性の観点から、エッチング後のシリコン基板裏面から突出させる接続プラグの高さは、１０〜２０μｍの範囲内であることが好ましい。シリコン基板薄化工程（２）において本発明のエッチング液によりエッチングするシリコン基板の厚さ、すなわちシリコン基板薄化工程（１）が終了したときのシリコン基板裏面と絶縁層１０５のシリコン基板裏面側の面との距離（図５中のａ）、及び該シリコン基板薄化工程（１）が終了したときの絶縁層のシリコン基板裏面側の面と前記シリコン基板薄化工程（２）が終了したときのシリコン基板裏面との距離（図５中のｂ）の和（ａ＋ｂ）は、生産効率の観点から、２０〜３０μｍの範囲内であることが好ましい。
エッチング対象物にエッチング液を接触させる方法には特に制限はなく、例えばエッチング液を滴下やスプレーなどの形式により対象物に接触させる方法や、対象物をエッチング液に浸漬させる方法などを採用することができる。本発明においては、枚葉スピン処理が好ましく採用される。
エッチング液の使用温度としては、５０℃以上沸点未満の温度が好ましく、より好ましくは５０〜９０℃、さらに好ましくは６０〜９０℃、特に好ましくは７０〜９０℃である。エッチング液の温度が上記範囲内であれば、エッチング速度が低くなりすぎないので、生産効率が著しく低下することがなく、液組成変化を抑制し、エッチング条件を一定に保つことができる。エッチング液の温度を高くすることで、エッチング速度は上昇するが、エッチング液の組成変化を小さく抑えることなども考慮した上で、適宜最適な処理温度を決定すればよい。
本工程を行うにあたり、図４に示すように、半導体チップの再配線１０７などを設けた面に、接着層１１０を介してガラス基板１１１を、薄化のためのサポート治具として好ましく用いることができる。サポート治具を用いることで、安定したエッチングを行うことができる。
（製造方法Ｂ）
また、本発明の製造方法の好ましい態様の一例として、次の工程１Ｂ〜７Ｂを順に含む製造方法Ｂが挙げられる。製造方法Ｂについて、工程１Ｂ〜７Ｂ毎の半導体チップの断面模式図を示す図３を用いて説明する。
工程１Ｂ：シリコン基板に半導体素子を含む集積回路及びパッドを形成する半導体素子形成工程。
工程２Ｂ：該シリコン基板に貫通ビアを形成する貫通ビア形成工程。
工程３Ｂ：前記貫通ビアの内壁及び前記シリコン基板表面におけるパッド上部が開口部となるように絶縁層を形成する絶縁層形成工程。
工程４Ｂ：前記貫通ビア内壁を含む前記シリコン基板の全表面にバリア層を形成するバリア層形成工程。
工程５Ｂ：前記貫通ビア内に接続プラグを形成するとともに、前記集積回路と接続プラグとを再配線する接続プラグ形成／再配線工程。
工程６Ｂ：バンプ電極の形成工程
工程７Ｂ：シリコン基板裏面のエッチング工程
製造方法Ｂは、製造方法Ａの工程４Ａの半導体素子形成工程をはじめに行ったものであり、製造方法Ａをビアファーストプロセスと称するのに対し、ビアラストプロセスと称される。
〈工程１Ｂ及び２Ｂ〉
工程１Ｂ及び２Ｂは、各々工程４Ａ及び工程１Ａと同様である。
〈工程３Ｂ〉
工程３Ｂにおいて、絶縁層３０６を設ける前に集積回路３０２及びパッド３０３が形成されている。よって工程３Ｂでは、絶縁層３０６は、貫通ビアの内壁と、シリコン基板３０１表面上のパッド３０３の上部に設ける開口部を除く箇所とに、同時に形成することができる。この点で、製造方法Ｂのビアラストプロセスは製造工程の短縮及び製造コストの削減を図ることができる。
〈工程４Ｂ〉
工程４Ｂは、再配線３０７と絶縁層３０６との密着性を十分に確保するとともに、該再配線３０７の該絶縁層３０６への拡散を抑制する目的で、貫通ビア内壁を含む前記シリコン基板３０１の全表面にバリア層３０５を形成するバリア層を設ける工程である。
〈工程５Ｂ〉
工程５Ｂは、その内壁に順に絶縁層３０６及びバリア層３０５が形成された貫通ビア内の空洞部分に接続プラグ３０４を形成し、集積回路３０２（パッド３０３）と接続プラグ３０４とを同時に再配線する工程である。接続プラグ３０４及び再配線３０７の形成は、例えば、上記の工程３Ｂ及び４Ｂの方法に従い絶縁層３０６及びバリア層３０５を順に設けた後、（ｉ）銅などをスパッタして形成したシード層、該パッド３０３及び接続プラグ３０４を含む開口部を有するフォトレジスト膜、及び該開口部に電解めっきにより銅などの金属材料を堆積させて導電層を設けた後、フォトレジスト膜を除去し、該シード層、バリア層３０５のうち導電層で覆われていない部分をエッチングする方法、（ｉｉ）シリコン基板上にタングステンなどの金属材料をスパッタや蒸着などにより堆積して金属膜を形成し、感光膜パターンでマスクして該金属膜をエッチングするなどの方法、などにより形成することができる。
〈工程６Ｂ及び７Ｂ〉
工程６Ｂ及び７Ｂは、各々工程６Ａ及び７Ａと同様である。また、シリコン基板薄化工程（１）が終了したときのシリコン基板裏面と絶縁層３０６のシリコン基板裏面側の面との距離は図７中のｃに該当し、該シリコン基板薄化工程（１）が終了したときの絶縁層３０６のシリコン基板裏面側の面と前記シリコン基板薄化工程（２）が終了したときのシリコン基板裏面との距離は図７中のｄに該当する。
（その他の製造方法）
本発明の製造方法は、例えば特許文献１〜３に開示されるシリコン貫通ビアプロセスにおけるシリコン基板の薄化（エッチング）工程で、本発明のエッチング液を用いるものであってもよい。
本発明により得られた半導体チップは、電気的な伝達がシリコン貫通ビアを経るため、電気的な劣化が少なく、半導体パッケージの動作速度を向上させることができる。また、該チップを積み上げた場合、半導体チップ同士の感覚を小さくすることができるので、３次元マルチチップ半導体装置に好適に用いられる。
次に、本発明を実施例により、さらに詳しく説明するが、本発明は、これらの例によってなんら限定されるものではない。
評価項目１．生産性の評価（エッチング処理時間）
各製造例で得られた３次元マルチチップ半導体装置用半導体チップ試料を、第１表及び第２表に示されるエッチング液、処理温度で枚葉スピン装置によるエッチングを行い、第１表及び第２表に示されるエッチング量となるようにエッチング処理を行い、当該処理に必要な時間を下記の基準に従い評価した。なお、第１表中のエッチング量ｂ、及び第２表中のエッチング量ｄは、各々図４及び図５に示されるように、シリコン基板裏面１０１及び３０１から突出した接続プラグ１０４及び３０４の高さである。
◎ ：処理に必要な時間が４分以内だった
○ ：処理に必要な時間が５分以内だった
△ ：処理に必要な時間が７分以内だった
× ：７分以内で処理が終了しなかった
評価項目２．エッチング処理後の形状の評価
製造例で得られた試料を、第１表及び第２表に示されるエッチング液、処理温度で浸漬によるエッチングを行い、第１表及び第２表に示されるエッチング量となるまでエッチング処理を行った後、接続プラグの状態について、下記の基準に従い評価した。
○ ：接続プラグがエッチング液により溶解することなく、所定の接続プラグ高さが得られた
× ：接続プラグがエッチング液により溶解し、所定の接続プラグ高さが得られなかった、またはシリコン基板をエッチングできなかった
調製例（エッチング液の調製）
表１に示される配合組成（質量％）に従い、各実施例及び比較例で用いるエッチング液を調整した。
製造例１（ビアファースト（製造方法Ａ）による半導体チップの製造１）
シリコン基板１０１（厚さ：７７５μｍ）に、開口部を有するマスクパターンをフォトレジストで形成し、シリコン基板を貫通しない深さまでエッチングし、開口部に貫通ビア（直径：３０μｍ，深さ：４０μｍ）を形成し、該貫通ビアの内壁にシリコンを熱酸化させて、厚さ０．４μｍの絶縁層１０５を形成した。次いで、絶縁層１０５を内壁に設けた貫通ビア内に、ポリシリコンをスパッタにより埋め込んで接続プラグ１０４を形成し、半導体素子を含む集積回路１０２及び該集積回路１０２上面にパッド１０３を順に設け、貫通ビア及びパッド１０３の上部に開口部を有する絶縁層１０６を酸化ケイ素の蒸着により設けた。該絶縁層１０６を設けた後、チタンをスパッタして形成したバリア層、銅をスパッタして形成したシード層、パッド１０３及び接続プラグ１０４を含む開口部を有するフォトレジスト膜、及び該開口部に電解めっきにより銅からなる配線を順次設けた後、該フォトレジスト膜を除去し、該バリア層と該シード層のうち配線で覆われていない部分をエッチングして再配線１０７を得た。さらに、接続プラグ１０４上部の再配線１０７上に、めっきにより銅からなるバンプ１０９を設け、ポリイミド樹脂を用いて再配線の保護膜１０８を設けて、シリコン貫通ビアを有する３次元マルチチップ半導体装置用半導体チップを得た。得られた半導体チップを、図４に示されるように、接着層１１０を介して、サポート治具であるガラス基板１１１に固定した後、シリコン基板１０１の裏面を図５に示されるａ（シリコン基板裏面と接続プラグ１０４を覆う絶縁層１０５のシリコン基板裏面側の面との距離）が１０μｍとなるまで研磨して、３次元マルチチップ半導体装置用半導体チップ試料１を得た。
製造例２（ビアファースト（製造方法Ａ）による半導体チップの製造２）
製造例１において、接続プラグ１０４を形成する材料をポリシリコンからタングステンにかえた以外は、製造例１と同様にして、３次元マルチチップ半導体装置用半導体チップ試料２を得た。
製造例３（ビアラスト（製造方法Ｂ）による半導体チップの製造１）
半導体素子を含む集積回路３０２及び該集積回路３０２上面にパッド３０３が設けられたシリコン基板３０１（厚さ：７７５μｍ）に、開口部を有するマスクパターンをフォトレジストで形成し、シリコン基板を貫通しない深さまでエッチングし、開口部に貫通ビア（直径：３０μｍ，深さ：４０μｍ）を形成し、該貫通ビアの内壁及びシリコン基板３０１上にパッド３０３上部に開口部を有するように酸化ケイ素を蒸着させて、厚さ０．４μｍの絶縁層３０６を形成した。次いで、絶縁層３０６を内壁に設けた貫通ビア内及びシリコン基板３０１上にパッド３０３を覆うように、チタンのスパッタによりバリア層３０５（厚さ：０．１μｍ）を形成した後、該バリア層３０５の上に銅をスパッタすることによりシード層を形成した。さらに、絶縁層３０６、バリア層３０５及びシード層を形成した貫通ビア内、及びパッド３０３を含む開口部を有するフォトレジスト膜、及び該開口部に電解めっきにより銅からなる導電層を順次設けた後、該フォトレジスト膜を除去し、該バリア層３０５及び該シード層のうち電解めっきにより銅からなる導電層で覆われていない部分をエッチングして、接続プラグ３０４と再配線３０７とを同時に得た。さらに、接続プラグ３０４上部の再配線３０７上に、めっきにより銅からなるバンプ３０９を設け、ポリイミド樹脂を用いて再配線の保護膜３０８を設けて、シリコン貫通ビアを有する半導体チップを得た。得られた半導体チップを、図６に示されるように、接着層３１０を介して、サポート治具であるガラス基板３１１に固定した後、シリコン基板３０１の裏面を図７に示されるｃ（シリコン基板裏面と接続プラグ３０４を覆う絶縁層３０５のシリコン基板裏面側の面との距離）が１０μｍとなるまで研磨して、３次元マルチチップ半導体装置用半導体チップ試料３を得た。
製造例４（ビアラスト（製造方法Ｂ）による半導体チップの製造４）
製造例３において、接続プラグ３０４を形成する材料を銅からタングステンにかえた以外は、製造例３と同様にして、３次元マルチチップ半導体装置用半導体チップ試料４を得た。
実施例１〜５７及び比較例１〜３
製造例１で得られた３次元マルチチップ半導体装置用半導体チップ試料１を、第１表に示されるエッチング液、処理温度で枚葉スピン装置によるエッチングを行い、第１表に示されるエッチング量（図５に示されるａ及びｂ）となるようにエッチング処理を行った。
処理時間及び形状について、上記の評価基準に基づき評価した。評価結果を第１表に示す。また、製造例２で得られた３次元マルチチップ半導体装置用半導体チップ試料２についても、３次元マルチチップ半導体装置用半導体チップ試料１と同様にして評価を行ったが、３次元マルチチップ半導体装置用半導体チップ試料１と同じであった。
実施例５８〜１１４及び比較例４〜６
製造例３で得られた３次元マルチチップ半導体装置用半導体チップ試料３を、第２表に示されるエッチング液、処理温度で枚葉スピン装置によるエッチングを行い、第２表に示されるエッチング量（図７に示されるｃ及びｄ）となるようにエッチング処理を行った。処理時間及び形状について、上記の評価基準に基づき評価した。評価結果を第２表に示す。また、製造例４で得られた３次元マルチチップ半導体装置用半導体チップ試料４についても、３次元マルチチップ半導体装置用半導体チップ試料３と同様にして評価を行ったが、３次元マルチチップ半導体装置用半導体チップ試料３と同じであった。
本発明のエッチング液を用いてエッチングした実施例では、エッチング処理時間がいずれも４〜７分と生産性の評価の点で優れた結果が得られ、形状の評価も優れていた。一方、エッチング液として混酸を用いた比較例１及び４では、処理時間は２分と短く生産性の評価は良かったものの、絶縁層及び接続プラグを溶解してしまい、所定の高さが得られなかった。また、ヒドロキシルアミンを含まないエッチング液を用いた比較例２及び５では、エッチング処理時間が９分もかかってしまい、生産性の点で十分ではなく、無機アルカリ化合物を含まない比較例３及び６では、エッチング処理ができなかった。
本発明のエッチング液は、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチングに用いられ、銅やタングステンなどの金属、あるいはポリシリコンなどからなる接続プラグをエッチングせずに、シリコン基板のみをエッチングし、かつ優れたエッチングレートを発揮することができる。また、該シリコン貫通ビアプロセスを経ることで、優れた生産効率で、シリコン貫通ビアを有する３次元マルチチップ半導体装置用半導体チップを製造することが可能となる。

Claims (9)

  1. 水酸化カリウムとヒドロキシルアミンと水とを含み、シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチング用エッチング液。
  2. 水酸化カリウムの含有量が１０〜５０質量％であり、ヒドロキシルアミンの含有量が８〜４０質量％である請求項１に記載のエッチング液。
  3. シリコン基板が再配線と接続プラグとを有し、該接続プラグが再配線が設けられていないシリコン基板裏面に突出したものである請求項１又は２に記載のエッチング液。
  4. 接続プラグが、ポリシリコン、銅、タングステンから選ばれる少なくとも１種からなる請求項３に記載のエッチング液。
  5. 請求項１〜４のいずれかに記載のエッチング液を用いるシリコン基板裏面エッチング工程を有する３次元マルチチップ半導体装置用半導体チップの製造方法。
  6. 前記シリコン基板裏面エッチング工程が、接続プラグを覆う絶縁層がシリコン基板に被覆された状態でシリコン基板を薄化させるシリコン基板薄化工程（１）と、該絶縁層に覆われた接続プラグを突出させるシリコン基板薄化工程（２）とを順に有し、少なくとも該シリコン基板薄化工程（２）において請求項１〜４のいずれかに記載のエッチング液を用いる請求項５に記載の半導体チップの製造方法。
  7. 前記シリコン基板薄化工程（１）が終了したときのシリコン基板裏面と絶縁層のシリコン基板裏面側の面との距離、及び該シリコン基板薄化工程（１）が終了したときの絶縁層のシリコン基板裏面側の面と前記シリコン基板薄化工程（２）が終了したときのシリコン基板裏面との距離の和が２０〜３０μｍの範囲内である請求項６に記載の半導体チップの製造方法。
  8. 接続プラグが、ポリシリコン、銅、タングステンから選ばれる少なくとも１種からなる請求項６又は７に記載の半導体チップの製造方法。
  9. 半導体チップが、３次元マルチチップ半導体装置に用いられるものである請求項５〜８のいずれかに記載の半導体チップの製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011243769A (ja) * 2010-05-19 2011-12-01 Tokyo Electron Ltd 基板のエッチング方法、プログラム及びコンピュータ記憶媒体
JP5780828B2 (ja) * 2011-05-18 2015-09-16 株式会社ディスコ ウエーハの加工方法
SE538062C2 (sv) * 2012-09-27 2016-02-23 Silex Microsystems Ab Kemiskt pläterad metallvia genom kisel
KR101992224B1 (ko) * 2013-01-15 2019-06-24 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 실리콘 에칭액 및 에칭방법 그리고 미소전기기계소자
KR20140111523A (ko) * 2013-03-11 2014-09-19 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8980746B2 (en) * 2013-08-13 2015-03-17 Lam Research Corporation Adhesion layer for through silicon via metallization
JP5561811B1 (ja) * 2013-09-02 2014-07-30 国立大学法人東北大学 エッチング方法及びｌｓｉデバイスの製造方法、並びに３ｄ集積化ｌｓｉデバイス製造方法
JP6406908B2 (ja) * 2014-07-18 2018-10-17 キヤノン株式会社 シリコン基板をエッチングするエッチング方法、及び前記エッチング方法を含む液体吐出ヘッドの製造方法
KR101919122B1 (ko) * 2014-08-12 2018-11-15 주식회사 제우스 공정 분리형 기판 처리장치 및 처리방법
TWI611507B (zh) * 2014-10-23 2018-01-11 Acm Res Shanghai Inc 矽通孔背面露頭的方法和裝置
JP6885161B2 (ja) * 2016-04-06 2021-06-09 Ａｇｃ株式会社 貫通孔を有するガラス基板の製造方法およびガラス基板に貫通孔を形成する方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59233047A (ja) 1983-06-15 1984-12-27 新見　正 汚水・汚泥の浄化処理装置
JP2000124177A (ja) 1998-10-15 2000-04-28 Sony Corp 半導体装置の製造方法
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP2005191170A (ja) * 2003-12-25 2005-07-14 Seiko Epson Corp 半導体装置の製造方法、半導体装置の製造装置、半導体装置、回路基板および電子機器
JP2005217193A (ja) 2004-01-29 2005-08-11 Shinryo Corp シリコン基板のエッチング方法
CN1690120A (zh) * 2004-03-01 2005-11-02 三菱瓦斯化学株式会社 具有高减震能力的树脂组合物
US7300857B2 (en) * 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP2006351813A (ja) * 2005-06-15 2006-12-28 Mitsubishi Gas Chem Co Inc シリコン微細加工に用いる異方性エッチング剤組成物及びエッチング方法
KR100895813B1 (ko) 2007-06-20 2009-05-06 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
JP2009117504A (ja) * 2007-11-05 2009-05-28 Mitsubishi Gas Chem Co Inc シリコンエッチング液およびエッチング方法
JP2009123798A (ja) * 2007-11-13 2009-06-04 Mitsubishi Gas Chem Co Inc シリコンエッチング液およびエッチング方法
JP5472102B2 (ja) * 2008-05-09 2014-04-16 三菱瓦斯化学株式会社 シリコンエッチング液およびエッチング方法
WO2011040484A1 (ja) * 2009-10-02 2011-04-07 三菱瓦斯化学株式会社 シリコンエッチング液およびエッチング方法

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