CN102598224A - 硅通孔工艺中的硅基板背面蚀刻用蚀刻液及使用该蚀刻液的具有硅通孔的半导体芯片的制造方法 - Google Patents

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Mitsubishi Gas Chemical Co Inc
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Abstract

本发明提供用于硅通孔工艺中的硅基板背面蚀刻、不蚀刻由铜或钨等金属或者多晶硅等形成的连接塞而仅蚀刻硅基板、且具有优异的蚀刻速率的蚀刻液以及使用该蚀刻液的具有硅通孔的半导体芯片的制造方法。本发明提供含有氢氧化钾、羟胺和水的硅通孔工艺中的硅基板背面蚀刻用蚀刻液以及具有使用该蚀刻液的硅基板背面蚀刻工序的半导体芯片的制造方法。

Description

硅通孔工艺中的硅基板背面蚀刻用蚀刻液及使用该蚀刻液的具有硅通孔的半导体芯片的制造方法
技术领域
本发明涉及硅通孔工艺中的硅基板背面蚀刻用蚀刻液及使用该蚀刻液的具有硅通孔的半导体芯片的制造方法。
背景技术
近年来，伴随着电子设备的小型化的要求，正在快速地推进用于该设备的半导体装置的小型化、高集成化及多功能化，为了实现上述目的，正在开发将半导体芯片堆积而制造的三维多芯片半导体装置。
在用于三维多芯片半导体装置的半导体芯片中，例如图1所示的、具有贯穿硅基板101的硅通孔、以从该通孔内突出于硅基板101背面的方式设置的由铜或钨等金属形成的连接塞104及再布线107的半导体芯片受到关注。这是因为，具有以往的三维多芯片半导体装置的优点即通过将半导体芯片堆积而能够降低半导体芯片相对于半导体基板的占有面积，而且，电传导经过硅通孔，因而能够使电气劣化减少，能够提高半导体组件的工作速度，进而能够缩小被堆积的半导体芯片之间的间隔，因此，能够进一步实现小型化。
作为制造具有如上所述的硅通孔的三维多芯片半导体装置用半导体芯片的方法，已提出了几种方法（例如，参考专利文献1～3），在硅基板上设置贯穿硅基板的硅通孔、设置在该通孔内的连接塞及再布线的方法一般被称为硅通孔工艺（siliconvia process）。
该硅通孔工艺必须具有从未设有硅基板的布线等的背面进行蚀刻而使硅基板减薄的硅基板背面蚀刻工序。在以使用蚀刻液的湿蚀刻进行该蚀刻工序的情况下，使硅基板缓慢地减薄时，被该硅基板覆盖的由铜或钨等金属或者多晶硅等形成的连接塞露出，并进一步使硅基板减薄，由此，可以得到具有从通孔内突出于硅基板的背面的结构的连接塞。此时，硅基板和连接塞同时与蚀刻液接触，如果使用的蚀刻液不恰当，则会产生各种问题。
例如，在硅基板的减薄工序中所实施的背面蚀刻使用碱系蚀刻液或酸系蚀刻液等。但是，由于碱系蚀刻液的蚀刻性能差而无法得到足够的蚀刻速率，因此，存在生产效率降低的问题。特别是，硅基板的减薄工序需要细致的处理，一般通过单片处理来进行，因此，对于蚀刻液的蚀刻速率慢时的生产效率降低的影响显著。
因此，硅基板的减薄工序通常优选使用包括将氢氟酸、硝酸、乙酸等组合而成的混酸在内的酸系蚀刻液（例如，参考专利文献4及5）。但是，使用混酸作为蚀刻液时，将原本不希望蚀刻的铜或钨溶解而进行蚀刻，因此，结果存在使半导体组件的性能降低的问题。
尽管存在上述各种问题，可是，专利文献1中记载了在使硅基板减薄的蚀刻工序中采用干蚀刻、湿蚀刻或CMP（化学机械研磨）等方法，但并没有进行详细研究。此外，在干蚀刻和CMP等方法中，存在连接塞也被研磨的问题。专利文献2及3中仅记载了在蚀刻工序中可以使用通常的蚀刻方法或晶片背面研磨之类的通常的研磨方法，或者，通过抛光法（grinding method）及蚀刻法中的至少一种以上方法进行，但并没有进行详细研究。
因此，期望一种在硅通孔工艺中的硅基板背面的蚀刻工序中不蚀刻由铜或钨等金属或者多晶硅等形成的连接塞而仅蚀刻硅基板、且具有优异的蚀刻速率的蚀刻液，但目前的现状是没有能够解决这些问题的有效的蚀刻液。
专利文献1：日本专利第4011695号说明书
专利文献2：日本特开2002-305283号公报
专利文献3：日本特开2009-4722号公报
专利文献4：日本特开2000-124177号公报
专利文献5：日本特开2005-217193号公报
发明内容
发明要解决的问题
本发明基于上述情况而完成，因此，本发明的目的在于提供用于硅通孔工艺中的硅基板背面蚀刻、不蚀刻由铜或钨等金属或者多晶硅等形成的连接塞而仅蚀刻硅基板、且具有优异的蚀刻速率的蚀刻液以及使用该蚀刻液的具有硅通孔的半导体芯片的制造方法。
用于解决问题的方案
本发明人等为了达到上述目的而反复进行了深入研究，结果发现，通过使用含有氢氧化钾、羟胺和水的碱系蚀刻液，能够解决该问题。即，本发明的主旨如下。
1.一种硅通孔工艺中的硅基板背面蚀刻用蚀刻液，其含有氢氧化钾、羟胺和水。
2.根据上述1所述的蚀刻液，其中，氢氧化钾的含量为15～50质量%，羟胺的含量为10～40质量%。
3.根据上述1或2所述的蚀刻液，其中，硅基板具有再布线和连接塞，该连接塞突出于未设有再布线的硅基板背面。
4.根据上述3所述的蚀刻液，其中，连接塞由选自多晶硅、铜、钨中的至少1种形成。
5.一种具有硅通孔的半导体芯片的制造方法，其具有使用上述1～4中任一项所述的蚀刻液的硅基板背面蚀刻工序。
6.根据上述5所述的半导体芯片的制造方法，其中，所述硅基板背面蚀刻工序依次具有在覆盖连接塞的绝缘层被硅基板覆盖的状态下使硅基板减薄的硅基板减薄工序（1）、和使该绝缘层突出的硅基板减薄工序（2），且至少在该硅基板减薄工序（2）中使用上述1～4中任一项所述的蚀刻液。
7.根据上述6所述的半导体芯片的制造方法，其中，所述硅基板减薄工序（1）结束时的硅基板背面与绝缘层的硅基板背面侧的面之间的距离、以及该硅基板减薄工序（1）结束时的绝缘层的硅基板背面侧的面与所述硅基板减薄工序（2）结束时的硅基板背面之间的距离之和在20～30μm的范围内。
8.根据上述6或7所述的半导体芯片的制造方法，其中，连接塞由选自多晶硅、铜、钨中的至少1种形成。
9.根据上述5～8中任一项所述的半导体芯片的制造方法，其中，半导体芯片用于三维多芯片半导体装置。
发明的效果
根据本发明，能够提供用于硅通孔工艺中的硅基板背面蚀刻、不蚀刻由铜或钨等金属或者多晶硅等形成的连接塞而仅蚀刻硅基板、且具有优异的蚀刻速率的蚀刻液以及使用该蚀刻液的具有硅通孔的三维多芯片半导体装置用半导体芯片的制造方法。
附图说明
图1是表示通过本发明的制造方法制造的半导体芯片的剖面的示意图。
图2是表示本发明的制造方法A中的每个工序的半导体芯片的剖面的示意图。
图3是表示本发明的制造方法B中的每个工序的半导体芯片的剖面的示意图。
图4是表示制造例1及制造例2中得到的半导体芯片样品的剖面的示意图。
图5是表示对制造例1及制造例2中得到的半导体芯片样品进行蚀刻后的剖面的示意图。
图6是表示制造例3及制造例4中得到的半导体芯片样品的剖面的示意图。
图7是表示对制造例3及制造例4中得到的半导体芯片样品进行蚀刻后的剖面的示意图。
附图标记说明
101.硅基板
102.集成电路
103.衬垫
104.连接塞
105.绝缘层
106.绝缘层
107.再布线
108.保护膜
109.凸块
110.粘合层
111.玻璃基板
112.绝缘层（在集成装置及衬垫形成工序中形成）
113.籽晶层
301.硅基板
302.集成电路
303.衬垫
304.连接塞
305.阻隔层
306.绝缘层
307.再布线
308.保护膜
309.凸块
310.粘合层
311.玻璃基板
312.绝缘层（在集成装置及衬垫形成工序中形成）
具体实施方式
[蚀刻液]
本发明的蚀刻液为用于硅通孔工艺中的硅基板背面蚀刻的含有氢氧化钾、羟胺和水的液体。
本发明的蚀刻液中的氢氧化钾的含量优选为10～50质量%，更优选为15～50质量%，进一步优选为20～40质量%。氢氧化钾的含量在上述范围内时，不会对半导体芯片的外观和功能带来不良影响，而且能够充分得到由羟胺的添加带来的蚀刻速率的提高效果。
本发明的蚀刻液中的羟胺的含量根据羟胺在水中的溶解度或蚀刻液中的氢氧化钾的含量及其他添加剂的含量等来适当确定，优选为5～50质量%，更优选为8～40质量%，进一步优选为10～40质量%。羟胺的含量在上述范围内时，能够得到充分的蚀刻速率，而且不会在蚀刻液中发生结晶析出或固化，处理也变得容易。
<其他成分>
本发明的蚀刻液可以配混以往所使用的添加剂。
本发明的蚀刻液的pH优选为大于7的碱性，更优选为11以上。
本发明的蚀刻液用于硅通孔工艺中的硅基板背面蚀刻。作为硅通孔工艺，只要是在硅基板上设置贯穿硅基板的硅通孔、设置在该通孔内的连接塞及再布线的方法，则没有特别限制。例如，在专利文献1～3中公开的硅通孔工艺或者半导体装置的制造方法中，硅基板的减薄（蚀刻）通过湿蚀刻进行时，可以优选使用本发明的蚀刻液作为该蚀刻中的蚀刻液。
此外，本发明的蚀刻液并不限于硅通孔工艺中的硅基板背面蚀刻，在作为硅基板的减薄（蚀刻）工艺的、达到硅基板与由铜或钨等金属或者多晶硅等形成的连接塞（布线材料）同时曝露在蚀刻液中的状态的工艺中，也可以优选使用。更具体而言，在硅通孔工艺中，在硅基板达到连接塞突出于与设置该硅基板的再布线的一侧相反的一侧的硅基板的背面的状态时，可以有效地利用本发明的蚀刻液的效果，因此优选。
[半导体芯片的制造方法]
本发明的具有硅通孔的三维多芯片半导体装置用半导体芯片的制造方法为制造在硅基板设有贯穿硅基板的硅通孔、设置在该通孔内的连接塞及再布线的半导体芯片的方法，可以称为硅通孔工艺之一。而且，本发明的制造方法的特征在于，在作为该制造方法的一个工序即硅通孔工艺中的一个工序的硅基板背面蚀刻工序中，使用本发明的蚀刻液。
<硅通孔工艺>
本发明的制造方法中，只要是在其蚀刻工序中使用本发明的蚀刻液且在硅基板上设置贯穿硅基板的硅通孔、设置在该通孔内的连接塞及再布线，则对其他工序的方式没有限制。对本发明的制造方法的典型的优选方式的一个例子进行说明。
（制造方法A）
作为本发明的制造方法的优选方式的一个例子，可列举依次包括如下工序1A～7A的制造方法A。首先，使用示出了工序1A～7A的每个工序的半导体芯片的剖面示意图的图2对制造方法A进行说明。
工序1A：在硅基板形成通孔的通孔形成工序。
工序2A：在上述通孔的侧壁形成绝缘层的绝缘层形成工序。
工序3A：在上述通孔内形成连接塞的连接塞形成工序。
工序4A：形成包含半导体元件的集成电路和衬垫的半导体元件形成工序。
工序5A：对上述集成电路与连接塞进行再布线的再布线工序。
工序6A：凸块电极的形成工序
工序7A：硅基板背面的蚀刻工序
<工序1A>
工序1A是在硅基板形成通孔的通孔形成工序。通孔可以通过如下方法形成：通过光刻形成使形成该通孔的部位开口的掩膜图形并蚀刻至未贯穿硅基板的深度，或者可以通过激光钻孔等形成。
<工序2A>
工序2A是在工序1A中形成的通孔内的侧壁形成绝缘层105的工序。绝缘层105是用于使硅基板101与设置在通孔内的连接塞104绝缘而设置的层。绝缘层105由通过在氧气气氛中进行硅表面的加热氧化或蒸镀等的方法而形成的二氧化硅等氧化膜或氮化膜等形成。
<工序3A>
工序3A是在侧壁形成有绝缘层105的通孔内的空腔部分形成连接塞104的工序。作为形成连接塞104的材料，可优选列举：铜、钨、铂等金属或者多晶硅等各种材料。连接塞104的形成可以通过蒸镀、溅射等进行。
<工序4A>
工序4A是在通孔内设置有连接塞104及绝缘层105的硅基板101上形成包含半导体元件的集成电路102和衬垫103的工序。本发明的制造方法中，该集成电路102及衬垫103的形成根据公知的方法进行即可，并没有特别限制。此外，该集成电路102和衬垫103的形成中，通常形成由二氧化硅或氮化硅等形成的绝缘层112。
<工序5A>
工序5A是对工序4A中形成的集成电路102（衬垫103）与连接塞104进行再布线的再布线工序。再布线通过公知的方法进行即可，例如可以通过如下方法形成：（i）设置使通孔及衬垫103的上部开口的绝缘层106，依次设置通过溅射铜等而形成的籽晶层113、具有包括该衬垫103及连接塞104的开口部的光刻膜以及在该开口部通过电镀由铜等各种金属形成的布线，然后，去除光刻膜，对该籽晶层113中未被布线覆盖的部分进行蚀刻的方法；（ii）通过溅射或蒸镀铜或钨等各种金属等在硅基板上形成金属膜，用感光膜图形遮掩后对该金属膜进行蚀刻等的方法；等。再布线可以是单层，也可以是多层，根据半导体芯片的用途进行适当选择即可。
此外，绝缘层106可以通过二氧化硅、氮化物等的蒸镀或环氧树脂、聚酰亚胺树脂等绝缘性有机材料的涂敷来形成。需要说明的是，在形成再布线的各种金属与该绝缘层106的密合性不充分的情况或形成再布线的各种金属扩散到该绝缘层106中的情况下，在形成该绝缘层106后，以覆盖该绝缘层106及衬垫103上的方式设置由钛、氮化钛等形成的阻隔层即可。
在设置再布线107之后，根据需要还可以设置再布线107的保护膜108。保护膜108可以通过利用在氧气气氛中进行硅表面的加热氧化或蒸镀等的方法而形成二氧化硅等氧化膜或氮化膜来设置，或者，通过使用环氧树脂、聚酰亚胺树脂等绝缘性有机材料等进行蒸镀或涂布等的方法来形成。
<工序6A>
凸块可以如下形成：例如，以覆盖工序5A中形成的再布线107的方式涂敷环氧树脂、聚酰亚胺树脂等绝缘性有机绝缘材料来形成绝缘膜，通过对该绝缘膜上的未设有凸块的部位进行蚀刻等来设置开口部，使用锡、铅或它们的合金（锡-铅合金）以及金、钯、镍、铜等，通过电镀来形成凸块。
<工序7A>
工序7A是使硅基板的未设有再布线107等的背面减薄的硅基板背面蚀刻工序，该蚀刻中使用本发明的蚀刻液。工序7A中进行的整个硅基板背面的减薄（蚀刻）中，也可以使用本发明的蚀刻液，从生产效率的观点出发，优选的是，工序7A依次具有在覆盖连接塞104的绝缘层105被硅基板101覆盖的状态下使硅基板101减薄的硅基板减薄工序（1）、和使绝缘层105突出的硅基板减薄工序（2），且在硅基板减薄工序（2）中使用上述本发明的蚀刻液。
在硅基板减薄工序（1）中，如上所述，硅基板的减薄也可以通过使用本发明的蚀刻液的湿蚀刻来进行，但也可以通过化学研磨、机械研磨、化学机械研磨等研磨法；使用其他通常用于硅基板的减薄的酸系蚀刻液等的湿蚀刻；或者等离子体蚀刻、气体蚀刻等干蚀刻来进行，或者可以将它们组合进行。
其中，从蚀刻的速度的观点出发，通常多采用利用机械研磨的减薄。
此外，如果考虑到操作稳定性、生产效率，则优选的是，在硅基板背面与绝缘层105的硅基板背面侧的面之间的距离（图5中的a）为5～15μm的范围内时结束硅基板减薄工序（1），并进入接下来的硅基板减薄工序（2）。
硅基板减薄工序（2）是通过蚀刻使覆盖连接塞104的绝缘层105突出的工序，该蚀刻使用上述本发明的蚀刻液。
从将通过本发明的制造方法得到的半导体芯片堆积来制成三维多芯片半导体装置时的操作稳定性、可靠性的观点出发，突出于蚀刻后的硅基板背面的连接塞的高度优选在10～20μm的范围内。从生产效率的观点出发，硅基板减薄工序（2）中利用本发明的蚀刻液进行蚀刻的硅基板的厚度、即硅基板减薄工序（1）结束时的硅基板背面与绝缘层105的硅基板背面侧的面之间的距离（图5中的a）、以及该硅基板减薄工序（1）结束时的绝缘层的硅基板背面侧的面与上述硅基板减薄工序（2）结束时的硅基板背面之间的距离（图5中的b）之和（a+b）优选在20～30μm的范围内。
使蚀刻液与蚀刻目标物接触的方法没有特别限制，例如可以采用：通过将蚀刻液滴下或喷射等方式而与目标物接触的方法；使目标物浸渍在蚀刻液中的方法等。本发明中，优选采用单片旋转处理。
作为蚀刻液的使用温度，优选为50℃以上且低于沸点的温度，更优选为50～90℃，进一步优选为60～90℃，特别优选为70～90℃。蚀刻液的温度在上述范围内时，蚀刻速度不会过低，因此，生产效率不会显著降低，能够抑制液体组成变化，使蚀刻条件保持固定。通过提高蚀刻液的温度，可以增加蚀刻速度，在考虑将蚀刻液的组成变化抑制在较低水平等的基础上，只要适当地确定最佳处理温度即可。
在进行本工序时，如图4所示，可以优选使用用于在设置有半导体芯片的再布线107等的面上借助粘合层110使玻璃基板111减薄的支撑夹具。通过使用支撑夹具，能够进行稳定的蚀刻。
（制造方法B）
此外，作为本发明的制造方法的优选方式的一个例子，可列举依次包括如下工序1B～7B的制造方法B。使用示出了工序1B～7B的每个工序的半导体芯片的剖面示意图的图3对制造方法B进行说明。
工序1B：在硅基板上形成包含半导体元件的集成电路及衬垫的半导体元件形成工序。
工序2B：在该硅基板形成通孔的通孔形成工序。
工序3B：以使上述通孔的内壁及上述硅基板表面的衬垫上部成为开口部的方式形成绝缘层的绝缘层形成工序。
工序4B：在包括上述通孔内壁在内的上述硅基板的整个表面上形成阻隔层的阻隔层形成工序。
工序5B：在上述通孔内形成连接塞、并且对上述集成电路和连接塞进行再布线的连接塞形成/再布线工序。
工序6B：凸块电极的形成工序
工序7B：硅基板背面的蚀刻工序
制造方法B是首先进行制造方法A的工序4A的半导体元件形成工序的方法，将制造方法A称为先通孔工艺，与此相对，将制造方法B称为后通孔工艺。
<工序1B及2B>
工序1B及2B分别与工序4A及工序1A相同。
<工序3B>
工序3B中，在设置绝缘层306之前，形成集成电路302及衬垫303。因此，工序3B中，绝缘层306可以在通孔的内壁和除设置在硅基板301表面上的衬垫303的上部的开口部以外的部位同时形成。在这方面来讲，制造方法B的后通孔工艺可以实现制造工序的缩短及制造成本的削减。
<工序4B>
工序4B是以充分确保再布线307与绝缘层306的密合性并且抑制该再布线307向该绝缘层306扩散为目的而在包括通孔内壁在内的上述硅基板301的整个表面上形成阻隔层305的设置阻隔层的工序。
<工序5B>
工序5B是在其内壁依次形成有绝缘层306及阻隔层305的通孔内的空腔部分形成连接塞304、并且同时对集成电路302（衬垫303）和连接塞304进行再布线的工序。连接塞304及再布线307可以在例如根据上述工序3B及4B的方法依次设置绝缘层306及阻隔层305之后，通过如下方法形成：（i）设置通过溅射铜等而形成的籽晶层、具有包括该衬垫303及连接塞304的开口部的光刻膜、及通过电镀使铜等金属材料堆积到该开口部而成的导电层，然后，去除光刻膜，对该籽晶层、阻隔层305中未被导电层覆盖的部分进行蚀刻的方法；（ii）通过溅射或蒸镀使钨等金属材料堆积在硅基板上而形成金属膜，用感光膜图形遮掩后对该金属膜进行蚀刻等的方法；等。
<工序6B及7B>
工序6B及7B分别与工序6A及7A相同。此外，硅基板减薄工序（1）结束时的硅基板背面与绝缘层306的硅基板背面侧的面之间的距离相当于图7中的c，该硅基板减薄工序（1）结束时的绝缘层306的硅基板背面侧的面与上述硅基板减薄工序（2）结束时的硅基板背面之间的距离相当于图7中的d。
（其他制造方法）
本发明的制造方法也可以是在例如专利文献1～3中公开的硅通孔工艺中的硅基板的减薄（蚀刻）工序中使用本发明的蚀刻液的方法。
通过本发明得到的半导体芯片，由于电传导经过硅通孔，因而能够使电气劣化减少，能够提高半导体组件的工作速度。此外，将该芯片堆积时，能够减小半导体芯片之间的间隔，因此，适合用于三维多芯片半导体装置。
实施例
接下来，通过实施例对本发明更详细地进行说明，但本发明并不受这些实施例的任何限定。
评价项目1.生产率的评价（蚀刻处理时间）
对各制造例中得到的三维多芯片半导体装置用半导体芯片样品在表1及表2所示的蚀刻液、处理温度的条件下利用单片旋转装置进行蚀刻，以达到表1及表2所示的蚀刻量的方式进行蚀刻处理，依据下述基准对该处理所需的时间进行评价。需要说明的是，表1中的蚀刻量b及表2中的蚀刻量d分别为如图5及图7所示的突出于硅基板背面101及硅基板背面301的连接塞104及连接塞304的高度。
◎：处理所需的时间在4分钟以内
○：处理所需的时间在5分钟以内
△：处理所需的时间在7分钟以内
×：在7分钟以内处理未结束
评价项目2.蚀刻处理后的形状的评价
对制造例中得到的样品在表1及表2所示的蚀刻液、处理温度的条件下通过浸渍进行蚀刻，进行蚀刻处理直到达到表1及表2所示的蚀刻量，然后依据下述基准对连接塞的状态进行评价。
○：连接塞没有被蚀刻液溶解而得到预定的连接塞高度
×：连接塞被蚀刻液溶解而未能得到预定的连接塞高度或者未能蚀刻硅基板
制备例（蚀刻液的制备）
按照表1所示的配混组成（质量%），制备各实施例及比较例中使用的蚀刻液。
制造例1（利用先通孔（制造方法A）的半导体芯片的制造1）
通过光刻在硅基板101（厚度：775μm）上形成具有开口部的掩膜图形，蚀刻至未贯穿硅基板的深度，在开口部形成通孔（直径：30μm，深度：40μm），使硅在该通孔的内壁发生热氧化来形成厚度0.4μm的绝缘层105。接着，通过溅射在内壁设有绝缘层105的通孔内埋入多晶硅而形成连接塞104，设置包含半导体元件的集成电路102并在该集成电路102上面设置衬垫103，通过二氧化硅的蒸镀在通孔及衬垫103的上部设置具有开口部的绝缘层106。在设置该绝缘层106后，依次设置通过溅射钛而形成的阻隔层、通过溅射铜而形成的籽晶层、具有包括衬垫103及连接塞104的开口部的光刻膜以及在该开口部通过电镀由铜形成的布线，然后，去除该光刻膜，对该阻隔层和该籽晶层中未被布线覆盖的部分进行蚀刻，得到再布线107。进而，通过电镀在连接塞104上部的再布线107上设置由铜形成的凸块109，使用聚酰亚胺树脂来设置再布线的保护膜108，得到具有硅通孔的三维多芯片半导体装置用半导体芯片。如图4所示，将所得到的半导体芯片借助粘合层110固定在作为支撑夹具的玻璃基板111上，然后，对硅基板101的背面进行研磨，直到图5所示的a（硅基板背面与覆盖连接塞104的绝缘层105的硅基板背面侧的面之间的距离）达到10μm，得到三维多芯片半导体装置用半导体芯片样品1。
制造例2（利用先通孔（制造方法A）的半导体芯片的制造2）
将制造例1中形成连接塞104的材料从多晶硅替换为钨，除此之外，与制造例1同样地操作，得到三维多芯片半导体装置用半导体芯片样品2。
制造例3（利用后通孔（制造方法B）的半导体芯片的制造1）
通过光刻在包含半导体元件的集成电路302及该集成电路302上面设有衬垫303的硅基板301（厚度：775μm）上形成具有开口部的掩膜图形，蚀刻至未贯穿硅基板的深度，在开口部形成通孔（直径：30μm，深度：40μm），以使衬垫303上部具有开口部的方式将二氧化硅蒸镀到该通孔的内壁及硅基板301上，形成厚度0.4μm的绝缘层306。接着，在内壁设有绝缘层306的通孔内及硅基板301上以覆盖衬垫303的方式通过钛的溅射而形成阻隔层305（厚度：0.1μm），然后，通过溅射铜在该阻隔层305上形成籽晶层。进而，依次设置具有包括形成有绝缘层306、阻隔层305及籽晶层的通孔内以及衬垫303的开口部的光刻膜、及在该开口部通过电镀由铜形成的导电层，然后，去除该光刻膜，对该阻隔层305及该籽晶层中未被通过电镀由铜形成的导电层覆盖的部分进行蚀刻，同时得到连接塞304和再布线307。进而，在连接塞304上部的再布线307上设置通过电镀由铜形成的凸块309，使用聚酰亚胺树脂来设置再布线的保护膜308，得到具有硅通孔的半导体芯片。如图6所示，将所得到的半导体芯片借助粘合层310固定在作为支撑夹具的玻璃基板311上，然后，对硅基板301的背面进行研磨，直到图7所示的c（硅基板背面与覆盖连接塞304的绝缘层305的硅基板背面侧的面之间的距离）达到10μm，得到三维多芯片半导体装置用半导体芯片样品3。
制造例4（利用后通孔（制造方法B）的半导体芯片的制造4）
将制造例3中形成连接塞304的材料从铜替换为钨，除此之外，与制造例3同样地操作，得到三维多芯片半导体装置用半导体芯片样品4。
实施例1～57及比较例1～3
对制造例1中得到的三维多芯片半导体装置用半导体芯片样品1在表1所示的蚀刻液、处理温度的条件下利用单片旋转装置进行蚀刻，以达到表1所示的蚀刻量（图5所示的a及b）的方式进行蚀刻处理。
基于上述评价基准对处理时间及形状进行评价。将评价结果示于表1中。此外，对制造例2中得到的三维多芯片半导体装置用半导体芯片样品2也与对三维多芯片半导体装置用半导体芯片样品1同样地进行评价，与三维多芯片半导体装置用半导体芯片样品1相同。
实施例58～114及比较例4～6
对制造例3中得到的三维多芯片半导体装置用半导体芯片样品3在表2所示的蚀刻液、处理温度的条件下利用单片旋转装置进行蚀刻，以达到表2所示的蚀刻量（图7所示的c及d）的方式进行蚀刻处理。基于上述评价基准对处理时间及形状进行评价。将评价结果示于表2中。此外，对制造例4中得到的三维多芯片半导体装置用半导体芯片样品4也与对三维多芯片半导体装置用半导体芯片样品3同样地进行评价，与三维多芯片半导体装置用半导体芯片样品3相同。
表1
表2
Figure BDA00001620186100201
使用本发明的蚀刻液进行蚀刻的实施例中，蚀刻处理时间均为4～7分钟，结果在生产率的评价方面优异，形状的评价也优异。另一方面，使用混酸作为蚀刻液的比较例1及比较例4中，虽然处理时间短至2分钟且生产率的评价良好，但绝缘层及连接塞发生溶解，不能得到预定的高度。此外，使用不含羟胺的蚀刻液的比较例2及比较例5中，蚀刻处理时间需要9分钟，在生产率方面不充分，在不含无机碱性化合物的比较例3及比较例6中，不能进行蚀刻处理。
产业上的可利用性
本发明的蚀刻液用于硅通孔工艺中的硅基板背面蚀刻，能够不蚀刻由铜或钨等金属或者多晶硅等形成的连接塞而仅蚀刻硅基板，并且能够发挥优异的蚀刻速率。此外，通过经过该硅通孔工艺，能够以优异的生产效率制造具有硅通孔的三维多芯片半导体装置用半导体芯片。

Claims (9)

1.一种硅通孔工艺中的硅基板背面蚀刻用蚀刻液，其含有氢氧化钾、羟胺和水。
2.根据权利要求1所述的蚀刻液，其中，氢氧化钾的含量为10～50质量%，羟胺的含量为8～40质量%。
3.根据权利要求1或2所述的蚀刻液，其中，硅基板具有再布线和连接塞，该连接塞突出于未设有再布线的硅基板背面。
4.根据权利要求3所述的蚀刻液，其中，连接塞由选自多晶硅、铜、钨中的至少1种形成。
5.一种三维多芯片半导体装置用半导体芯片的制造方法，其具有使用权利要求1～4中任一项所述的蚀刻液的硅基板背面蚀刻工序。
6.根据权利要求5所述的半导体芯片的制造方法，其中，所述硅基板背面蚀刻工序依次具有在覆盖连接塞的绝缘层被硅基板覆盖的状态下使硅基板减薄的硅基板减薄工序（1）、和使被所述绝缘层覆盖的连接塞突出的硅基板减薄工序（2），且至少在该硅基板减薄工序（2）中使用权利要求1～4中任一项所述的蚀刻液。
7.根据权利要求6所述的半导体芯片的制造方法，其中，所述硅基板减薄工序（1）结束时的硅基板背面与绝缘层的硅基板背面侧的面之间的距离、以及该硅基板减薄工序（1）结束时的绝缘层的硅基板背面侧的面与所述硅基板减薄工序（2）结束时的硅基板背面之间的距离之和在20～30μm的范围内。
8.根据权利要求6或7所述的半导体芯片的制造方法，其中，连接塞由选自多晶硅、铜、钨中的至少1种形成。
9.根据权利要求5～8中任一项所述的半导体芯片的制造方法，其中，半导体芯片用于三维多芯片半导体装置。
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