JPWO2011033550A1 - 半導体装置 - Google Patents

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Abstract

ＭＯＳＦＥＴに内蔵されるＰＮ接合に替えてショットキーバリアダイオードにすることにより、内蔵ダイオードの立ち上がり電圧を低くするとともに、ショットキーバリアダイオードの逆方向の耐圧の劣化を抑制できる新しい構造のＭＯＳＦＥＴを提供する。内蔵ダイオードをショットキーバリアダイオードにすることにより、低い立ち上がり電圧と低スイッチング損失を実現する。すなわち、p型ウェル内にn+ソース領域とp+ソース領域を同一面内に交互に配置し、これら両領域に、側面において接触するトレンチ型ソース電極を形成する。これにより、当該トレンチ型ソース電極を金属電極とするショットキーバリアダイオードが形成され、ダイオードの立ち上がり電圧を低くし、かつp型ウェル内のソース領域にn+ソース領域とp+ソース領域を交互に配置することにより逆方向の耐圧の劣化を抑制しつつ、ＭＯＳＦＥＴとダイオードの占める面積の増大の抑制も達成できる。

Description

本発明は、インバータ等に用いられる半導体装置に関する。
現在のインバータはスイッチング機能を有した半導体素子であるＭＯＳＦＥＴ（モスフェット、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ)と、整流機能を有した半導体素子であるダイオードを組み合わせることにより、構成されている。つまりスイッチング素子／整流素子1対を１セットとし、そのセットを複数組み合わせる事で１つのインバータが構成されているが、部品点数の多さがコスト増、信頼性低下に繋がっている。
前記課題を解決するため、スイッチング素子（特にＭＯＳＦＥＴのような絶縁ゲート型のトランジスタ）においては、ソース領域とコンタクトしたp型領域と、ドレイン領域とコンタクトしたn型領域と、前記p型領域／n型領域の間にある低濃度のn型ドリフト層で、ＰｉＮダイオードを構成し、ＭＯＳＦＥＴ単体でスイッチング機能と、整流機能を持たせる試みがある。
しかし、ＰｉＮダイオードは、立ち上がり電圧が高く、バイポーラ型の動作をするため、スイッチングロスが大きいという課題がある。立ち上がり電圧の高いＰｉＮダイオードの代わりに、ＭＯＳＦＥＴの内蔵ダイオード部分をショットキーバリアダイオード（ＳＢＤ）とし、立ち上がり電圧を下げる事で定常損失を低減させると共に、ＳＢＤのユニポーラ動作によりスイッチング損失を低減させる試みがなされている。しかしながらＳＢＤを内蔵型にするためＭＯＳＦＥＴに隣接して作製するとＳＢＤ領域が単位セルに付加されるため単位セルのサイズが大きくなり、インバータで必要な大きな電流容量に対応することが困難となる。また、ＳＢＤはその形状や単位セル内の位置如何によっては耐圧が基本的に低いため逆方向の電圧が印加されたとき容易に降伏してしまう。
そこで、ＭＯＳＦＥＴの隣り合うゲート電極間のチャネル層を貫通するトレンチ（溝）を設け、そのトレンチ内にショットキー金属層を設けることにより溝底部にショットキーバリアダイオードＳＢＤを形成し、ＭＯＳＦＥＴの拡散領域にＳＢＤを内蔵させたものが提案されている。しかしながらショットキーバリアが、ドレイン領域近くのドリフト層内にある場合は、電界集中を受けやすく、所望の耐圧までもたずに降伏してしまう場合がある。
また、ＳｉＣ（炭化珪素）を半導体材料とするＳｉＣ縦型ＭＯＳＦＥＴに隣接して、n型層の表面露出部分に金属電極を形成しショットキーバリアを構成することによって低オン抵抗のショットキーバリアダイオードＳＢＤを内蔵させたものが提案されている。しかしながらＳＢＤが付加された分だけ従来構造の単位セルに比して、サイズが大きくなる。そのため、縦型ＭＯＳＦＥＴ領域の占める面積の割合が減少し、ＭＯＳＦＥＴのオン抵抗が増加するという問題が生ずる。このようなサイズ上の問題に対して、ソース電極領域をトレンチ（溝）形状にする方法も考えられるが、一般的にソース電極をトレンチ形状（トレンチ型ソース電極）にした場合は、高濃度のn型不純物がドーピングされたn+ソース領域、高濃度のp型不純物がドーピングされたp+ソース領域が深さ方向に積層された構造を採用しており、これら２つの領域に電気的に接触するトレンチ型ソース電極を形成すると、このソース電極を金属電極とするＳＢＤのショットキー接合部とp型ウェルの底部との距離が短くなって、p型ウェルによる電界緩和効果が低下してしまい、耐圧劣化につながるおそれがある。
特開２００５−２８５９１３号公報 特開２００７−２３４９２５号公報
本発明は、かかる点に鑑みてなされたもので、その目的とするところは、内蔵ダイオードを低い立ち上がり電圧と、低スイッチング損失のショットキーバリアダイオード（ＳＢＤ）にすると同時に、内蔵ＳＢＤの課題である逆方向の耐圧劣化の抑制と、ＭＯＳＦＥＴのサイズ増大を抑制する新しい構造のＳＢＤ内蔵型ＭＯＳＦＥＴ（ＭＯＳＦＥＴ／ＳＢＤ）を提供することにある。
すなわち、本発明によれば、第２の導電型のウェル領域内の表面において同一平面内に第２の導電型のウェル領域よりも高濃度の第２の導電型不純物を含む第２の導電型の第２ソース領域と高濃度の第１導の電型不純物を含む第１導の電型の第1ソース領域を、深さ方向に積層するのではなく、同一面内に交互に配置した構造として、この第２ソース領域と第1ソース領域の双方に跨るトレンチ（溝）を形成し、かつ、このトレンチにソース電極を形成することにより、第１の導電型の半導体堆積層と前記トレンチに埋め込まれたソース電極との間にショットキー接合を形成する。これにより、ショットキー接合部がドレイン電極からより離れて、第２の導電型のウェル領域の中又は間に形成されるため、ゲート電極に印加する電圧をオフにした時にトレンチ型ソース電極とドレイン電極間に掛かる逆バイアス電界がショットキー接合部に集中することを防ぐことができる。
このトレンチ型ソース電極により、インバータ等に使用される半導体装置を縮小できる。これにより、インバータで必要とされる大きな電流容量に対応でき、かつ該半導体装置の中の素子であるダイオードがショットキー接合からなるため従来のＰiＮダイオードに比べて、高速動作が可能になる。一方、半導体装置のソース電極をトレンチ型ソース電極にすることにより、一般にショットキー接合部がドレイン電極に近くなるため、ショットキー接合部に逆方向に印加される電界に対して耐圧が劣化するが、本発明により、第１ソース領域と第２ソース領域を深さ方向ではなく、基板面内に交互に配置した構造を採用することにより、ショットキー接合部がドレイン電極に近くなることを抑制することができるため、上記のショットキー接合部の逆方向の耐圧劣化を抑制できる。つまり、第１ソース領域と第２ソース領域を深さ方向ではなく、基板面内に交互に配置した構造を採用することにより、ショットキー接合部に対する逆方向電界の緩和効果が得られ、ショットキー接合部の逆方向の耐圧劣化を抑制することができる。
本発明の第１の実施形態に係る半導体装置の具備するＭＯＳＦＥＴ及び内蔵ショットキーバリアダイオードの一例を示す斜視図である。 第１の実施形態に係るＭＯＳＦＥＴおよびショットキーバリアダイオードを構成する主要な部分の相対的な位置関係を模式的に表す斜視図である。 図２のIII−IIIの線で切断した本実施形態のＭＯＳＦＥＴ及びトレンチ型ソース電極を含むショットキーバリアダイオードを示す断面図である。 本発明のトレンチ型ソース電極を２種類の金属層で構成した場合の、トレンチ型ソース電極およびその周囲の構成を示す断面図である。 図２のIII−IIIで切断した本実施形態のＭＯＳＦＥＴ及びＴ字型のトレンチ型ソース電極を含むショットキーバリアダイオードを示す断面図である。 本発明の実施形態のＭＯＳＦＥＴ及び内蔵ＳＢＤの深さ方向の寸法の一例を示す図である。 従来技術に係るＭＯＳＦＥＴ及び内蔵ＳＢＤの深さ方向の寸法の一例を示す図である。 図８（ａ）は、p型層をショットキー接合面とn型ドリフト層の間に設けた本発明の実施形態に係る半導体装置のショットキー接合界面の部分断面図である。
図８（ｂ）は、図８（ａ）に示したショットキー接合付近の熱平衡状態におけるエネルギーバンド構造を示すバンドダイヤグラムである。
第３の実施形態に係る半導体装置のＳＢＤ内蔵のＭＯＳＦＥＴで、トレンチ型ソース電極を最密充填型の六角形にした場合の平面図である。 図８における線分ＩＸ−ＩＸで切断した場合の断面図である。 図８における線分Ｘ−Ｘで切断した場合の断面図である。
以下図面を参照して、本発明の実施形態を説明する。図面の記載において同一あるいは同等の部分には同一の符号を付している。図面は模式的なものであり、各部分の形状・サイズの相互の関係や比率などは現実のものとは異なる場合がある。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
（第１の実施形態）
本発明に係る半導体装置が具備する主要な部分及び領域は、第1の実施形態においては、次のようになる。すなわち、本実施形態の半導体装置は、素材としてＳｉＣを使用して形成したＭＯＳＦＥＴとショットキーバリアダイオードからなる単位セルとして、これら複数の単位セルからなる半導体装置である。さらに第１の導電型の半導体基板とはn型ＳｉＣ基板であり、前記の半導体基板よりもより低濃度の第１の導電型の半導体堆積層とはＳｉＣからなりn型不純物を含むn型ドリフト層である。また、第２の導電型のウェル領域とはp型ウェル領域である。またトレンチ型ソース電極の側面と接する第１導電型の第1ソース領域とは、n型不純物濃度が高いn+ソース領域であり、第２の導電型の第２ソース領域とはさらにp型不純物濃度をさらに高濃度にドーピングしてp型となっているp+ソース領域をいうものとする。また、ＪＦＥＴ領域とは、p型ウェルの間又はp型ウェルの内側にあるn型不純物を含むn型ドリフト層の一部である。ＪＦＥＴ領域は、ゲート電圧印加によりp型ウェル領域表面に形成されるチャネル領域に隣接する領域を指し、n+ソース領域からチャネルを通ってこのＪＦＥＴ領域、n型ドリフト層、n型ＳｉＣ基板、さらにドレイン電極へと流れる電子の導電パスの一部を構成する領域をいう。
図１は本発明の第１の実施形態に係る半導体装置の一例を示す斜視図である。すなわちＳｉＣを素材料として用いた縦型ＭＯＳＦＥＴとこれに隣接しトレンチ型ソース電極３を金属電極として構成されるショットキーバリアダイオード（ＳＢＤ）からなる単位セルの部分を示している。同図では、その側面は断面により表されている。この単位セルにおいては、n型ＳｉＣ 基板５上に厚さ約１０μｍのn型ドリフト層８がエピタキシャル成長により堆積され、n型ドリフト層８内にp型ウェル１０が複数形成されている。p型ウェル１０内でその表面層付近には、n型不純物をさらに高濃度にドーピングしたn+ソース領域６とp型不純物をさらに高濃度にドーピングしたp+ソース領域7が形成されている。２つのp型ウェル１０に挟まれたn型ドリフト層８の一部は、ゲート電極直下で同図に示すように、ゲート絶縁膜１に接している。
図２は、図１におけるゲート電極１、ゲート絶縁膜２及びトレンチ型ソース電極３を除いて描いた斜視図で、本実施形態に係る（ゲート電極およびゲート絶縁膜を除く）ＭＯＳＦＥＴおよびＳＢＤを構成する部分の相対的な位置関係を模式的に表している。同図示すようにゲート電極１に閾値以上の電圧を印加することによってp型ウェル領域の一部が反転したチャネル領域１２が形成され、このチャネル領域１２を通過した電子がさらにＪＦＥＴ領域１３、ｎ型ドリフト層８、n型ＳｉＣ基板５を通ってドレイン電極４に達する。ゲート電極１に隣接して、図１のトレンチ型ソース電極３が設けられており、このトレンチ型ソース電極３は２つのp型ウェル１０間又はp型ウェル１０の内側にあるn型ドリフト層８に合わせて形成されたトレンチ（溝）を埋めるように設けられる。ソース電極の材料としては、導電性材料、例えば金属から構成されており、n型ドリフト層８とショットキー接合部（又はショットキー接合界面又はショットキーバリア）９をなす。トレンチ型ソース電極３には、より具体的にはＮｉ単体、ＮｉとＡｌの混在材料、ポリシリコンなどを用いる。従って、トレンチ型ソース電極３、ショットキー接合部９及び当該ショットキー接合部９に接するn型ドリフト層８の一部とともにＳＢＤを形成する。
図２は、図１におけるゲート電極１、ゲート絶縁膜２及びトレンチ型ソース電極３を除いて描いた斜視図で、本実施形態に係る（ゲート電極およびゲート絶縁膜、ソース電極を除く）ＭＯＳＦＥＴおよびＳＢＤを構成する部分の相対的な位置関係を模式的に表している。n型ドリフト層８内に設けられた複数のp型ウェル１０と当該ウェルの表面付近の領域であって、図１に示したゲート電極１の直下にあるチャネル領域１２、複数のp型ウェル１０間にあるＪＦＥＴ領域１３、トレンチ１１に埋め込まれる導電材料からなるトレンチ型ソース電極３と接触してショットキー接合部９（図１）を構成するn型ドリフト層８がトレンチ１１の底部１４にその表面を露出している。つまり複数のp型ウェルの間にあるn型ドリフト層８の表層部から深さ方向に設けられたトレンチ１１の底部１４はn型ドリフト層８からなる。またp型ウェル１０内には、n型不純物を含むn+ソース領域６とp型不純物の濃度がp型ウェル１０よりも高いp+ソース領域７が、基板５と平行な面内に交互に形成される。p+ソース領域７は、ＭＯＳＦＥＴの動作中にp型ウェル内に蓄積されたホールをトレンチ型ソース電極３を通してアースに逃がすための領域である。チャネル領域１２に隣接するn+ソース領域６が実質的なソース領域となる。
作製上の要点について説明すると、低抵抗のn型ＳｉＣ基板５上に、５×１０１５／ｃｍ３程度のn型不純物、例えば窒素が、ドーピングされた厚さ１０μｍのn型ドリフト層８をエピタキシャル成長させる。ドリフト層８は、その濃度をより低く、その厚さをより厚くする事により、より高耐圧の素子が得られる。次に前記n型ドリフト層８の表面から、例えば、p型ウェル１０の形成予定領域にアルミイオンを打ち込みp型ウェル領域１０を形成する。さらにこのp型ウェル領域１０にn+ソース領域６を形成するため、n+ソース領域に選択的にn型不純物を１０２１／cm3程度ドーピングした後、さらにp+ソース領域７に対応するマスクを使って、高濃度のp型不純物、例えばアルミイオンを前述したn+ソース領域６よりもやや深くかつ高濃度にドーピングしてp+ソース領域７を形成する。このようにして、図２に示すように、n型ドリフト層８内にP型ウェル１０を形成し、さらにp型ウェルの表面から比較的浅い部分にn+ソース領域６とp+ソース領域７を基板５に平行な同一面内で交互に帯状にならべたパターンを形成する。その後にトレンチ１１を形成する。これらイオン注入工程とトレンチ１１の形成工程の後、前記ＳｉＣ基板ごとを薬液により洗浄し、有機不純物、金属不純物、微小パーティクルなどを除去し、前記のごとくドーピングした各不純物をＳｉＣ基板の結晶格子中の安定サイトに置換するための活性化アニールを施す。活性化アニールは例えば、アルゴン雰囲気中で、１５００℃以上 で３０分間にわたり行う。
図３に、図２の線分III−IIIで切断した本実施形態の半導体装置の具備するＭＯＳＦＥＴ及びＳＢＤの断面図を示す。トレンチ型ソース電極３とこれに接するn型ドリフト層８とがショットキー接合部（接合界面）９をなしてショットキーバリアダイオード（ＳＢＤ）１５を形成している。同図のショットキー接合部９にダイオードの記号で示したごとく、順方向は電流がトレンチ型ソース電極３からn型ドリフト層８（負電圧）へ流れる方向である。またこれと隣接してＭＯＳＦＥＴが形成されている。すなわち、ゲート電極１にしきい値以上の正の電圧を印加するとp型ウェル１０のゲート電極直下のチャネル部１２がp型からn型に反転して電子のパスが形成され、トレンチ型ソース電極３（接地）とドレイン電極４との間に印加された正の電圧により、チャネル部１２を通過した電子は、n型のＪＦＥＴ領域１３を通って、ドレイン電極４に到達する。すなわち、ゲート電極１、ゲート絶縁膜２、トレンチ型ソース電極３、チャネル部１２、ＪＦＥＴ領域１３、n型ドリフト層８、n型ＳｉＣ基板５及びドレイン電極４がＭＯＳＦＥＴを構成している。なお、トレンチ型ソース電極３から、不純物濃度の高いn+ソース領域６への電子の流入は、トレンチ型ソース電極３とn+ソース領域６の間に存するショットキーバリアを電子がトンネリングすることによって可能となっている。
また、トレンチ型ソース電極３において、Ｎｉ単体、ＮｉとＡｌの混在材料、ポリシリコンなどを成膜する前に、トレンチ底部にこれらＮｉ単体、ＮｉとＡｌの混在材料、ポリシリコンなどと異なる材料を成膜する事で、ＳＢＤの立ち上がり電圧の調整や逆方向のリーク電流の低減等を図ることができる。すなわち、トレンチ型ソース電極３はトレンチの底部１４（図２）でn型ドリフト層と接触する部分及びトレンチの側面で、n+ソース領域６とp+ソース領域７の双方と電気的に接触する部分からなるが、これら２つの部分を異なる金属材料で構成することにより、トレンチ型ソース電極３とn+ソース領域６とp+ソース領域７の双方との電気的接触はオーミックにしつつ、トレンチ底部ではショットキー接合を形成することもできる。図４に、トレンチ型ソース電極３を２種類の異なる金属層で構成した一例を示す。同図では、ＪＦＥＴ領域１３及びゲート電極１は省略されている。トレンチ型ソース電極３はその底部付近は異なるショットキー金属層３１で構成されており、このショットキー金属層３１とn型ドリフト層８が接触することにより、ショットキー接合部９が形成される。すなわち、ＳＢＤ１５は、ショットキー金属層３１とn型ドリフト層８から構成される。ショットキー金属層として仕事関数の大きい金属を用いることにより、逆方向のリーク電流（トンネル電流）を低減することができる。一方、ショットキー金属層３１を除いたトレンチ型ソース電極３を構成する材料として、仕事関数の小さい金属材料を用いることにより、トレンチ型ソース電極３とn+ソース領域６及びp+ソース領域７の双方との電気的接触をオーミックにすることも可能である。
図５には、図２の線分III−IIIで切断した本実施形態の半導体装置の具備するＭＯＳＦＥＴ及びＳＢＤの断面図であって、特にトレンチ型ソース電極３をＴ字型に形成した場合の模式図を示している。図５においては、トレンチ型ソース電極３の断面形状がＴ字型に形成されており、n+ソース領域６（p+ソース領域７）との電気的接触がトレンチ型ソース電極３の側面でなされるのみならず、n+ソース領域６（p+ソース領域７）の上面の一部でもなされ、これらトレンチ型ソース電極３とn+ソース領域６（p+ソース領域７）との間の接触抵抗が低減され、ＭＯＳＦＥＴのオン特性の劣化を抑制することができる。
ここで、具体的にトレンチ型ソース電極３とn+ソース領域６の間の接触抵抗を見積もってみると、この接触抵抗がＭＯＳＦＥＴのオン特性に与える影響は次のように評価することができる。一般的にＭＯＳＦＥＴのシリーズ抵抗が５ｍΩ／ｃｍ2程度であるとすると、従来技術のように、n+ソース領域がトレンチ型ソース電極の側面で全面的に接触している場合の接触抵抗を０．１ｍΩ／ｃｍ2とすると、トレンチ型ソース電極との接触抵抗がＭＯＳＦＥＴ全体の抵抗に占める割合はおよそ２％となる。本発明の実施例のようにn+ソース領域６とp+ソース領域７が交互にトレンチ型ソース電極３と側面で接触しているとすると、n+ソース領域６のトレンチ型ソース電極３に対する接触面積がおよそ半減するから、n+ソース領域６とトレンチ型ソース電極３との間の接触抵抗がＭＯＳＦＥＴ全体の抵抗に占める割合は４％程度となる。すなわち、トレンチ型ソース電極３をＴ字型にしない場合でも、従来技術と比較して、本発明の実施形態に係るトレンチ型ソース電極３との接触抵抗の増加分は高々４％程度であり、ＭＯＳＦＥＴのオン特性の劣化をもたらすほどのものではないと評価できる。また、トレンチ型ソース電極３をさらにＴ字型にした場合、n型ソース領域上面と側面の２箇所で接触する事が出来るため、前記抵抗の増分を一層抑制することができ、さらなる低抵抗化を図ることも可能となる。
このＳｉＣ縦型ＭＯＳＦＥＴのＭＯＳＦＥＴ領域の基本的なスイッチング動作を説明すると以下のようになる。
まず、ゲート電極がオン状態で、しきい値電圧以上のゲート電圧が印加されている場合、図３においてp型ウェル１０の表面に電子が誘起されチャネル領域１２が形成される。これによってn+ソース領域６とp型ウェル１０間のチャネル領域１２がn型に反転することによって電子の流れるパスが繋がり、ドレイン電極４からトレンチ型ソース電極３へ電流が流れる。このとき、ＪＦＥＴ領域１３はエピタキシャル堆積層であることから、不純物濃度も低く結晶欠陥も少ないため、高い移動度が得られ、それ故ＭＯＳＦＥＴのＯＮ抵抗の増加を抑制できる。
一方、ゲートがオフの状態では、ＭＯＳＦＥＴに電流が流れない。このときトレンチ型ソース電極３に対してドレイン電極４に正の電圧が印加された状態であり、この状態ではショットキー接合９に逆方向の電圧が印加されている。ショットキー接合７は一般的にＰＮ接合（本発明おいてはp型ウェル１０とn型ドリフト層８が寄生ＰＮ接合を構成）に比べて逆方向の耐圧は低いが、本実施形態におけるようにp型ウェル１０間に挟まれたn型ドリフト領域８の最上部に位置しているため、すなわちショットキー接合界面９がドレイン電極４から離れて位置しているため、当該ショットキー接合界面９に掛かる逆バイアス電界が緩和されるという効果が得られる。この素子構造により、ショットキーバリアの実質的な耐圧が向上するという効果がもたらされる。つまり、n+ソース領域６とp+ソース領域７とが、従来技術のように基板の深さ方向に積層されているのではなく、表面付近で面内方向に交互に配置されているため、ショットキー接合部９をドレイン電極４から離して配置することができる。これによりショットキー接合部９に印加される逆方向の電界が緩和され、実質的にショットキー接合９の逆方向の耐圧が向上するという効果が生じるのである。すなわち、本発明はトレンチ型ソース電極３を採用することにより、ＭＯＳＦＥＴとそれに隣接する内蔵ＳＢＤの占める面積の増大を抑制すると同時に、n+ソース領域６とp+ソース領域７とを基板の表面付近で面内方向に交互に配置することにより、トレンチ型ソース電極３の底部に形成されるＳＢＤの逆方向の耐圧の劣化をも抑制できるのである。
図６に、p型ウェル７の深さを０．７μｍ、n+ソース領域６の深さを０．２μｍ、p+ソース領域７の深さを０．２μｍとして作製した本実施形態のＭＯＳＦＥＴ及び内蔵ＳＢＤの深さ方向の寸法の一例を示す。０．７μｍとしたのは、汎用のイオン注入装置で使用できる高エネルギーを用い、p型不純物としてアルミイオンをＳｉＣに打ち込んだ時に得られるおよその値である。ソース領域（n+ソース領域６とp+ソース領域７）の底部と、トレンチ型ソース電極３の底部のマージンを０．１μｍとして、そのショットキー接合界面と、p型ウェルの底部との距離は０．４μｍとすることができる。これに対して、図７に示すように、従来の一般的なトレンチ型ソース電極３の底部をショットキー接続にした場合、そのショットキー界面と、p型ウェル底部との距離は０．２μｍしかなく、本実施形態に係る半導体装置に内蔵されるＳＢＤに比較して電界集中を起こしやすい。また、ショットキー界面９とp型ウェル１０の底との距離を取るために、p型ウェル８の深さを更に深くする方法も考えられるが、その場合、ゲート直下のＪＦＥＴ領域１３の電流経路が長くなってしまい、その分ＭＯＳＦＥＴのオン抵抗が上昇してしまう。これらの具体的数値に関しては、半導体装置の設計事項であり、適宜変更し、また最適化することが可能である。
また、ＭＯＳＦＥＴのゲートがオフ状態で、かつトレンチ型ソース電極３に対して負の電圧がドレイン電極４に印加された場合、前記の内蔵ダイオード領域に電流が流れるモードになる。このとき、コンタクト型ソース電極３とドレイン電極４の間にはp型ウェル８とn型ドリフト層９からなる寄生ＰＮ接合とコンタクト型ソース電極３とn型ドリフト層８からなるショットキーバリアダイオードＳＢＤが存在する。これら２種類のダイオードが並列された状態においては、ショットキーバリアダイオードの方が順方向の立ち上がり電圧が低いため、ショットキーバリアダイオードとして動作することになる。本実施形態に係るＳＢＤを電子が通過するのに必要な所謂立ち上がり電圧は１．５Ｖ以下であり、２．５ Ｖ〜３．０ Ｖ の高い立ち上がり電圧が必要なＰＮ接合を通して流れる従来構造に比べて通電時の電圧降下が減少し、通電時の損失を小さくできる。また、キャリアが電子のみとなり、n型ドリフト層８の内部には通電による少数キャリア（ホール）の蓄積がなく、ＭＯＳＦＥＴの高速動作を妨げることもない。すなわち、高耐圧・高速低消費電力型のＳＢＤ内蔵型のＭＯＳＦＥＴが得られる。
以上説明したように、本発明によれば、n+ソース領域６とp+ソース領域７とを、従来技術のように基板の深さ方向に積層するのではなく、表面付近で基板面と平行な面内方向に交互に配置することにより、ショットキー接合部９をドレイン電極からより離して配置することができる。これによりショットキー接合部に逆方向の電圧が印加されたとき、ショットキー接合部にかかる逆方向の電界が緩和され、実質的に逆方向の耐圧が向上するという効果が生じる。しかも、ソース電極がトレンチ型であるため、ショットキーバリアダイオードの占める面積も小さくすることができ、単位セルのピッチを抑制することができ、インバータ応用における大容量の電流に対応する上で有利となる。また、n+ソース領域６、p+ソース領域７が同一平面に配置されている事で、トレンチ１１をこれらn+ソース領域６およびp+ソース領域７の深さと同程度に浅くしても、n+ソース領域６及びp+ソース領域７の側壁とオーミック接続を取る事が可能になる。
（第２の実施形態）
実施形態２では、p型ウェルの内部にショットキー界面９を有するＳＢＤの逆方向の耐圧をさらに上昇させるため、トレンチ型ソース電極３に接触してショットキー接合９を形成するn型ドリフト層の表面に予めp型不純物をドーピングしてp型層をショットキー界面９とn型ドリフト層８の間に設けたものである。具体的には、n型ドリフト層８のn型不純物濃度を５×１０１５／ｃｍ３ とした時、ショットキー界面９直下のp型層１６の厚さを２００ｎｍ程度、p型不純物濃度を１×１０１６／ｃｍ程度とすることにより、熱平衡状態においてp型層１６の全領域を空乏化することができる。図８（ａ）は、トレンチ型ソース電極３に接触してショットキー接合９を形成するn型ドリフト層６の表面に予めp型不純物をドーピングして薄いp型層をショットキー接合界面９とn型ドリフト層８との間に設けた本発明の本実施形態に係る半導体装置のショットキー接合界面の断面の一部分を示す図である。図８（ｂ）は、図８（ａ）に示したダイオードの熱平衡状態におけるエネルギーバンド構造を示すバンドダイヤグラムである。図８（ｂ）に示すように、熱平衡状態のとき、フェルミレベルは一定であるから、n型ドリフト層８とp型層１６とのＰＮ接合界面１７付近にはポテンシャルの勾配がある領域（遷移領域）が形成され、この遷移領域においてn型ドリフト層８およびp型層１６には、キャリアが存在しない空乏層が形成される。すなわち、ＰＮ接合界面１７付近のポテンシャルの勾配と、ショットキー接合界面９付近のポテンシャルの勾配により、p型層１６を中心とした領域に、n型ドリフト層８の電子から見たポテンシャルの障壁（ポテンシャルバリア）が形成される。電子から見たポテンシャルバリアの高さ（ＶＢＨ）２２は、n型ドリフト層８とp型層１６間のビルトイン・ポテンシャルよりも低く抑えることができる。なお、n型ドリフト層８とp型層１６間のビルトイン・ポテンシャルとは、n型ドリフト層８とp型層１６とのＰＮ接合を形成し、p型層１６とショットキー金属電極３とのショットキー接合を形成しない場合におけるn型ドリフト層８とp型層１６間のポテンシャルの差を示す。これは、ショットキー接合９によるp型層１６のポテンシャル勾配により、ポテンシャル障壁の高さ（ＶＢＨ）２２が、n型ドリフト層８とp型層１６間のビルトイン・ポテンシャルよりも低く押さえ込まれた為である。また、p型層１６のp型不純物濃度と厚さを制御することにより、ポテンシャル障壁の高さ（ＶＢＨ）２２を、ショットキー接合界面９のバリアハイト（φＢｎ）からＰＮ接合のビルトイン・ポテンシャルの間で自由に設定できる。
ショットキー金属電極３とn型ドリフト層８との間に順方向電圧を印加した場合、順方向電圧は主にp型層１６とn型ドリフト層８の接合に印加され、ポテンシャル障壁の高さ（ＶＢＨ ）２２が緩和される。これにより、n型ドリフト層８内の電子は、p型層１６のポテンシャル障壁を乗り越えてショットキー金属電極３に流れ込むことができる。従って、n型ドリフト層８からp型層１６への電子の拡散により、ダイオードに順方向の電流が流れる。この時、ポテンシャル障壁の高さ（ＶＢＨ ）２２がn型ドリフト層８とp型層１６間のビルトイン・ポテンシャルよりも低く抑えることができる分だけ、ダイオードによる電圧降下量、即ちオン抵抗を低減することができる。
一方、ショットキー金属電極３とn型ドリフト層８との間に逆方向電圧を印加した場合、逆方向電圧も主にp型層１６とn型ドリフト層８の接合に印加される。n型ドリフト層８とp型層１６とは片側階段接合を形成しているため、n型ドリフト層８へ十分大きな空乏層が広がり、逆方向電圧に対する耐圧を向上させることができる。なお、逆方向電圧はそのほとんどがn型ドリフト層８に広がる空乏層に印加され、全領域が既に空乏化しているp型層１６へ印加されにくい。よって、p型層１６に形成されるポテンシャル障壁の高さの低下はごくわずかに抑えることができるため、逆方向耐圧の低減を小さく抑えることができると同時に、リーク電流の増加を抑制することができる。また、p型層１６とショットキー金属電極３とからなるショットキーダイオード単体に逆方向電圧を印加する場合に比して、電子が感じるポテンシャルバリアの形状がなだらかであるため、電子がポテンシャルバリアをトンネリングする時の透過距離が長くなる。従って、電子はポテンシャルバリアをトンネリングしにくくなり、トンネリングによるリーク電流（トンネル電流成分）を抑制できる。
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置のＳＢＤ内蔵のＭＯＳＦＥＴの平面図である。p型ウェル領域１０を最密充填が可能な六角形とし、その内側にp型ウェル領域１０と相似形のn+ソース領域６とp+ソース領域７が形成され、p+ソース領域７はトレンチ型ソース電極３から面内方向に放射状に形成されている。本実施形態では、トレンチ型ソース電極３はp型ウェル１０内の中心部にやはり六角形に形成されている。ここでゲート電極１は図中の四角形の枠内の位置にゲート絶縁膜を介して形成される。ゲート絶縁膜は図示されていない。なおチャネル領域１２及びＪＦＥＴ領域１３はゲート電極１の下にあり、ゲート電極１に閾値以上の電圧を印加したとき、n+ソース６から流れ出た電子は、チャネル領域１２を通り、ＪＦＥＴ領域１３に至って、紙面に垂直に下方へ移動し、図示しないドレイン電極へ達する。本実施形態の形状的特徴からトレンチ型ソース電極３の位置が多少ずれても、ＭＯＳＦＥＴ及びＳＢＤの特性に大きく影響を及ぼすことが無いことが予想できるため、よりロバストな設計が可能となる。
本実施形態によれば、単位セルは波線枠２３の領域となり、電流を制御するアクティブな領域のサイズが小さくなり、同一サイズの半導体装置で、より大きな電流容量に対応できる。また同一の電流容量に対応する場合は、半導体装置全体をより小さくできる。
なお、波線IX−IX、及び波線X−Xで紙面垂直に切った断面を、それぞれ図１０、図１１に示す。基本的な断面構造は、図３に示す実施形態１に係る半導体装置の主要な部分・領域と殆ど同じになる。ＭＯＳＦＥＴとＳＢＤの基本的な構成は同じであるが、ここでは、特にトレンチ型ソース電極３をＴ字型に形成することによって、n+ソース領域６及びp+ソース領域７との接触抵抗の低減をはかることができる。
１・・・ ゲート電極
２・・・ ゲート絶縁膜
３・・・ トレンチ型ソース電極
４・・・ ドレイン電極
５・・・ n型ＳｉＣ基板
６・・・ n+ソース領域
７・・・ p+ソース領域
８・・・ n型ドリフト層
９・・・ ショットキー接合部（ショットキー接合界面）
１０・・・ p型ウェル
１１・・・ トレンチ（溝）
１２・・・ チャネル領域
１３・・・ ＪＦＥＴ領域
１４・・・ トレンチ（溝）の底部
１５・・・ ショットキーバリアダイオード
１６・・・ p型層
１７・・・ ＰＮ接合界面
１８・・・ 第１空乏層
１９・・・ 第２空乏層
２０・・・ フェルミレベル
２１・・・ ショットキーバリアハイトφＢＮ
２２・・・ ポテンシャルバリアＶＢＨ
２３・・・ 単位セル
３１・・・ ショットキー金属層

Claims (8)

  1. 第１の導電型の半導体基板と、
    前記半導体基板上に形成され、前記半導体基板より低濃度の第１の導電型の半導体堆積層と、
    前記半導体堆積層の主面に略垂直に互いに離間して形成され、その底部が前記半導体堆積層となるように形成された複数のトレンチ（溝）と、
    前記トレンチ周辺の前記半導体堆積層の表面から深さ方向にそれぞれ形成され、前記トレンチの底部に前記半導体堆積層を残して前記トレンチを取り囲む第２の導電型のウェル領域と、
    前記複数のウェル領域を隔てる領域であって、前記半導体堆積層からなるＪＦＥＴ領域と、
    前記ウェル領域内にそれぞれ形成され、前記トレンチの側面と接する複数の第１導電型の第1ソース領域と、
    前記第1ソース領域内にそれぞれ形成され、前記トレンチの側面と接し、かつ互いに離間して形成され、前記ウェル領域に達する複数の第２の導電型の第２ソース領域と、
    前記トレンチ内にそれぞれ形成され、前記第１ソース領域及び前記第２ソース領域と接し、かつ前記半導体堆積層と接し、かつ前記半導体堆積層とショットキー接合を形成するトレンチ型ソース電極と、
    互いに隣接する前記ウェル領域の表面及び前記ＪＦＥＴ領域に跨って形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体基板の裏面に設けたドレイン電極と
    を具備する半導体装置。
  2. 前記ソース電極と前記第１の導電型の半導体堆積層のショットキー接合において、前記ソース電極と前記第１の導電型の半導体堆積層の間に第２の導電型の不純物を含有する領域を有することを特徴とする請求項１記載の半導体装置。
  3. 前記半導体を構成する材料がＳｉＣからなることを特徴とする請求項１記載の半導体装置。
  4. 前記トレンチ型ソース電極において、
    前記第１の導電型の半導体堆積層と接続する前記トレンチ型ソース電極の部分と、
    前記第1ソース領域及び前記第２ソース領域と接続する前記トレンチ型ソース電極の部分と、
    がそれぞれ異なる材料で構成されていることを特徴とする請求項１記載の半導体装置。
  5. 互いに隣接する前記第２の導電型のウェル領域の間にある前記ＪＦＥＴ領域に対して前記第２の導電型のウェル領域の底部より下方まで第２のトレンチを形成し、前記互いに隣接する前記第２の導電型のウェル領域表面と前記第２のトレンチ表面からなる表面領域にゲート絶縁膜を形成し、さらに前記ゲート絶縁膜上にゲート電極を形成することによって、前記ゲート電極に電圧を印加することにより、前記第２のトレンチに接する第２の導電型のウェル領域に前記電圧により第１導電型に反転する反転領域（チャネル領域）を形成することを可能とし、前記第１導電型のソース領域から前記反転領域（チャネル領域）を通して、電子を流すことを特徴とする請求項１記載の半導体装置。
  6. 前記第２ソース領域の底部が前記トレンチ型ソース電極の底部よりも下方に位置していることを特徴とする請求項１記載の半導体装置。
  7. 前記トレンチ型ソース電極が前記第２の導電型のウェル領域を横断していることを特徴とする請求項１に記載の半導体装置。
  8. 前記トレンチ型ソース電極が前記第２の導電型のウェル領域の内側に位置していることを特徴とする請求項１に記載の半導体装置。
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