JPWO2011030590A1 - アクティブマトリクス基板およびアクティブマトリクス型表示装置 - Google Patents

アクティブマトリクス基板およびアクティブマトリクス型表示装置 Download PDF

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Abstract

第２の幹配線（１７ｃ）は、第１の幹配線（１７ａ）とは異なる層である反射画素電極層により形成されるとともに、隣接する第１の幹配線（１７ａ）の長手方向に沿って形成されている。したがって、ゲート駆動回路（１５）およびその配線（１７ａ・１７ｂ・１７ｃ・１８）がモノリシックに形成されたＴＦＴアレイ基板（１）において、ゲート駆動回路（１５）およびその配線（１７ａ・１７ｂ・１７ｃ・１８）が形成される額縁部の幅を縮小することができるＴＦＴアレイ基板（１）を実現できる。

Description

本発明は、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板およびその基板を用いたアクティブマトリクス型表示装置に関するものである。
近年、ブラウン管（ＣＲＴ）に代わり急速に普及している液晶表示装置や、有機ＥＬ表示装置に代表されるＴＦＴなどのアクティブ素子を用いたアクティブマトリクス型表示装置は、省エネ型、薄型、軽量型等の特徴を活かしテレビ、モニター、携帯電話等に幅広く利用されている。
その中でも、特に携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などのように、中小型の表示装置が備えられた電子機器においては、低コスト化を実現するため、非晶質シリコンを用いたゲートドライバーモノリシック（ＧＤＭ）技術が採用され始めている。
例えば、特許文献１には、液晶表示装置の表示領域に備えられた画素トランジスタと上記表示領域の周辺部に設けられたゲート駆動回路（ゲートドライバー）内のトランジスタとを、同一の非晶質シリコン層を用いて形成した液晶表示装置について記載されている。
図１０は、上記液晶表示装置に備えられたゲート駆動回路およびその配線領域を示す平面図である。
図示されているように、図中の右端領域、すなわち、図示されてない上記液晶表示装置の表示領域に隣接した領域には、シフトレジスタの駆動トランジスタが形成されており、一方、図中の左端領域、すなわち、上記表示領域から最も離れた領域には、各シフトレジスタに信号を印加する複数の主配線１５０が形成されている配線領域が設けられている。
また、図中の中間領域、すなわち、上記配線領域と上記駆動トランジスタが形成されている領域との間には、シフトレジスタの制御トランジスタが形成されている。
なお、主配線１５０と上記各シフトレジスタの駆動トランジスタおよび制御トランジスタとを電気的に接続させるための分枝配線１６０は、主配線１５０とは異なる層で形成されており、上記特許文献１の構成においては、主配線１５０は、ゲート配線およびゲート電極のパターンと同じ層で形成され、分枝配線１６０は、データ配線およびソース電極のパターンと同じ層で形成されている。
また、上記制御トランジスタ同士、上記駆動トランジスタ同士、上記制御トランジスタと上記駆動トランジスタとの電気的接続には、主配線１５０と同じ層または分枝配線１６０と同じ層が用いられる構成となっている。
図１１は、図１０のＧ−Ｈ線断面図であり、主配線１５０と分枝配線１６０との接続部の様子を示す。
図示されているように、絶縁基板１７０上には、主配線１５０が形成されており、分枝配線１６０は、主配線１５０および絶縁基板１７０を覆うように形成されたゲート絶縁膜１８０上に形成されている。
さらに、分枝配線１６０とゲート絶縁膜１８０とを覆うようにパッシベーション膜１９０が形成されている。
主配線１５０が一部露出するように、ゲート絶縁膜１８０とパッシベーション膜１９０とに形成されたホールが、第１コンタクトホール２００であり、一方、分枝配線１６０が一部露出するように、パッシベーション膜１９０に形成されたホールが、第２のコンタクトホール２１０である。
図１０および図１１に図示されているように、主配線１５０と分枝配線１６０とは、上述した第１コンタクトホール２００と第２のコンタクトホール２１０とに形成された接続導体２２０、すなわち、上記液晶表示装置の表示領域に備えられた画素トランジスタのドレイン電極に電気的に接続された画素電極と同一層によって電気的に接続された構成となっている。
上記構成によれば、上記ゲート駆動回路およびその配線を、上記液晶表示装置の表示領域の形成に用いられる工程をそのまま用いて、上記表示領域と同時に形成することができるため、上記ゲート駆動回路およびその配線を別途の製造工程を追加することなく、集積化することができるので、製造コストを下げることができると記載されている。
日本国公表特許公報「特表２００５−５２７８５６号公報（２００５年９月１５日公表）」 日本国公開特許公報「特開２００５−０５０５０２号公報（２００５年２月２４日公開）」 日本国公開特許公報「特開平８−０８７８９７号公報（１９９６年４月２日公開）」 日本国公表特許公報「特表平６−５０５６０５号公報（１９９４年６月２３日公表）」
上述したように、上記ゲート駆動回路およびその配線は、主配線１５０、上記ゲート駆動回路に備えられた各種トランジスタ、主配線１５０と上記各種トランジスタのゲート電極またはソース電極とを電気的に接続する分枝配線１６０、上記各種トランジスタ同士のゲート電極またはソース電極とを電気的に接続する配線を備えた構成となっている。
このようなゲート駆動回路およびその配線をモノリシックに形成した液晶表示装置などの表示装置においては、上記ゲート駆動回路およびその配線は、一般的に上記表示装置の非表示領域である左右の額縁部に設けられるため、上記ゲート駆動回路に備えられる各構成のサイズや個数、そしてその配線の線幅や間隔などによって額縁部の幅が決まることとなる。
上記額縁部の幅は、小さいことが望まれるが、以下の理由から非晶質シリコンを用いてゲート駆動回路をモノリシックに形成した表示装置においては、上記額縁部の幅が大きくなりやすいという問題がある。
上記非晶質シリコン層を備えたトランジスタは、電子移動度が小さいため、ゲート駆動回路用のトランジスタとしての必要な電流量を満たすためには、そのサイズを大きく形成する必要がある。
よって、非晶質シリコンを用いてゲート駆動回路をモノリシックに形成した表示装置において、上記額縁部の幅を縮小するためには、その配線形成領域の幅を縮小することが要求される。
しかしながら、上記特許文献１の構成においては、全ての主配線１５０が、ゲート配線およびゲート電極のパターンと同じ層で形成されているため、外部からの異なる信号を入力する各主配線１５０は、間隔を離して配置する必要があるので、各主配線１５０間の間隔を縮小することは困難である。
また、上記ゲート駆動回路のトランジスタに例えば、クロック信号などを供給する主配線１５０は、信号の遅延を防ぐために主配線１５０の配線抵抗を下げる必要があり、広い配線幅が要求される。
したがって、上記特許文献１の構成においては、その配線形成領域の幅を縮小することは困難であり、上記額縁部の幅を縮小することはできない。
本発明は、上記の問題点に鑑みてなされたものであり、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板において、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を提供することを目的とする。
また、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができ、表示領域の大きいアクティブマトリクス型表示装置を提供することを目的とする。
本発明のアクティブマトリクス基板は、上記の課題を解決するために、絶縁基板を備え、上記絶縁基板は、複数の画素ＴＦＴ素子および反射画素電極が備えられた表示領域を有するとともに、上記画素ＴＦＴ素子を駆動するための複数の駆動ＴＦＴ素子が設けられている上記表示領域の周辺の領域である周辺領域を有し、上記周辺領域には、さらに、上記駆動ＴＦＴ素子に電気的に接続された枝配線と、上記枝配線に電気的に接続され外部からの信号を入力するための第１の幹配線とが備えられており、上記画素ＴＦＴ素子と上記駆動ＴＦＴ素子とには、ゲート電極層、ソースおよびドレイン電極層が備えられ、上記反射画素電極を形成する層である反射画素電極層は、上記ゲート電極層、上記ソースおよびドレイン電極層とは異なる層であり、上記周辺領域には、上記第１の幹配線の長手方向に沿って形成されている配線である第２の幹配線が形成されており、上記第１の幹配線、上記第２の幹配線、および上記枝配線は、それぞれ、上記ゲート電極層、上記ソースおよびドレイン電極層、上記反射画素電極層の中から選択される異なる層で形成されていることを特徴としている。
従来構成においては、外部からの信号などを供給する幹配線は、全てゲート電極と同一層で形成されていたため、外部からの異なる信号を入力する上記各幹配線は、間隔を離して配置する必要があるので、上記各幹配線間の間隔を縮小することは困難であった。
よって、従来構成によっては、上記各幹配線が設けられる配線形成領域の幅を縮小することは困難であり、駆動回路およびその配線が形成される額縁部の幅を縮小することはできない。
上記構成によれば、上記第１の幹配線、上記第２の幹配線、上記枝配線は、それぞれ、上記ゲート電極層、上記ソースおよびドレイン電極層、上記反射画素電極層の中から選択される異なる層で形成されるとともに、上記第２の幹配線は、隣接する上記第１の幹配線の長手方向に沿って形成されているので、外部からの異なる信号を入力する第１の幹配線と第２の幹配線間の間隔を離して配置する必要がなくなるので、単位幅当たりの上記第１の幹配線と上記第２の幹配線との数を増加させることができる。
よって、上記構成によれば、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板において、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を実現することができる。
なお、第２の幹配線が、隣接する第１の幹配線の長手方向に沿うとは、上記第２の幹配線と上記第１の幹配線とが平行に形成される場合のみを意味するのではなく、単位幅当たりの上記第１の幹配線と上記第２の幹配線との数を増加できる範囲内であれば、平行から多少ずれた場合も含むものである。
本発明のアクティブマトリクス型表示装置は、上記の課題を解決するために、上記アクティブマトリクス基板を備えたことを特徴としている。
上記構成によれば、上記駆動回路が形成される額縁部の幅が縮小されたアクティブマトリクス基板を備えることにより、表示領域の大きいアクティブマトリクス型表示装置を実現することができる。
本発明のアクティブマトリクス基板は、以上のように、絶縁基板を備え、上記絶縁基板は、複数の画素ＴＦＴ素子および反射画素電極が備えられた表示領域を有するとともに、上記画素ＴＦＴ素子を駆動するための複数の駆動ＴＦＴ素子が設けられている上記表示領域の周辺の領域である周辺領域を有し、上記周辺領域には、さらに、上記駆動ＴＦＴ素子に電気的に接続された枝配線と、上記枝配線に電気的に接続され外部からの信号を入力するための第１の幹配線とが備えられており、上記画素ＴＦＴ素子と上記駆動ＴＦＴ素子とには、ゲート電極層、ソースおよびドレイン電極層が備えられ、上記反射画素電極を形成する層である反射画素電極層は、上記ゲート電極層、上記ソースおよびドレイン電極層とは異なる層であり、上記周辺領域には、上記第１の幹配線の長手方向に沿って形成されている配線である第２の幹配線が形成されており、上記第１の幹配線、上記第２の幹配線、および上記枝配線は、それぞれ、上記ゲート電極層、上記ソースおよびドレイン電極層、上記反射画素電極層の中から選択される異なる層で形成されている構成である。
本発明のアクティブマトリクス型表示装置は、以上のように、上記アクティブマトリクス基板を備えた構成である。
それゆえ、駆動回路がモノリシックに形成されたアクティブマトリクス基板において、上記駆動回路が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を実現することができるという効果を奏する。
また、上記駆動回路が形成される額縁部の幅を縮小することができ、表示領域の大きいアクティブマトリクス型表示装置を実現することができるという効果を奏する。
本発明の一実施の形態のＴＦＴアレイ基板において、ゲート駆動回路用信号配線が形成されている領域を示す部分拡大図である。 図１に示すゲート駆動回路用信号配線が形成されている領域において、第１の幹配線と枝配線とが接続される領域におけるＡ−Ｂ線断面図である。 図１に示すゲート駆動回路用信号配線が形成されている領域において、第１の幹配線と第２の幹配線とが重なっている領域におけるＣ−Ｄ線断面図である。 ゲート駆動回路用信号配線が形成されている領域を示す図であり、（ａ）は、幹配線が、第１の幹配線のみで構成されている場合を示しており、（ｂ）は、本実施の形態であり、幹配線が、第１の幹配線と第２の幹配線とで構成されている場合を示している。 本発明の一実施の形態のＴＦＴアレイ基板の概略構成を示す図である。 本発明の他の実施の形態のＴＦＴアレイ基板において、ゲート駆動回路用信号配線が形成されている領域を示す部分拡大図である。 図６に示すゲート駆動回路用信号配線が形成されている領域において、第１の幹配線と第２の幹配線とが接するように形成されている領域におけるＥ−Ｆ線断面図である。 ゲート駆動回路内に備えられた駆動ＴＦＴ素子と枝配線とを電気的に接続する場合の一例を示す図であり、（ａ）は、駆動ＴＦＴ素子のゲート電極と、ソースおよびドレイン電極層と同一層で形成された枝配線とを電気的に接続する場合を示しており、（ｂ）は、本発明のさらに他の実施の形態であり、駆動ＴＦＴ素子のゲート電極と、反射画素電極と同一層で形成された枝配線とを電気的に接続する場合を示している。 ゲート駆動回路内において、枝配線を用いて駆動ＴＦＴ素子同士を電気的に接続する場合の一例を示す図であり、（ａ）は、ソースおよびドレイン電極層と同一層で形成された枝配線を用いて駆動ＴＦＴ素子同士を電気的に接続する場合を示しており、（ｂ）は、本発明のさらに他の実施の形態であり、駆動ＴＦＴ素子同士を反射画素電極と同一層で形成された配線を用いて電気的に接続する場合を示している。 従来のゲート駆動回路領域および配線領域を示す平面図である。 図１１のＧ−Ｈ線断面図であり、主配線と分枝配線との接続部の様子を示す。
以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。
〔実施の形態１〕
以下、図５に基づき、本発明のアクティブマトリクス型表示装置の一例である液晶表示装置に備えられたアクティブマトリクス基板としてのＴＦＴアレイ基板１の構成について説明する。
図５は、ＴＦＴアレイ基板１の概略構成を示す図である。
図示されているように、ＴＦＴアレイ基板１には、表示領域Ｒ１と表示領域Ｒ１の周辺に位置する周辺領域Ｒ２とが備えられている。
表示領域Ｒ１には、画素ＴＦＴ素子２と画素ＴＦＴ素子２に電気的に接続された透明画素電極３と反射画素電極４（反射画素電極層）とがマトリクス状に設けられている。
画素ＴＦＴ素子２は、絶縁基板５上に、ゲートバスラインＧＬとゲート電極とを形成するゲート電極層６・Ｃｓバスライン７、ゲート絶縁膜８、半導体膜としての非晶質シリコン膜９、ソース電極１０ａとドレイン電極１０ｂとデータバスラインＤＬとを形成するソースおよびドレイン電極層１０、コンタクトホール１１が形成された保護膜１２および層間絶縁膜１３、コンタクトホール１１を介してドレイン電極１０ｂと電気的に接続されるように形成された透明画素電極３が順に積層された構成となっている。
さらに、Ｃｓバスライン７が形成されている領域上には、その上面が丸まった凹凸状１４に形成された層間絶縁膜１３が設けられている。
その上面が丸まった凹凸状１４に形成された層間絶縁膜１３上には、凹凸状の透明画素電極３とＡｌやＡｇなどの光反射率を有する導電体からなる凹凸状の反射画素電極４とが順に積層されている。
なお、本実施の形態においては、反射画素電極４が、透明画素電極３と電気的に接続されているが、これに限定されることはなく、反射画素電極を、透明画素電極と電気的に接続せず、絶縁層上に設けることもできる。
すなわち、本実施の形態においては、絶縁基板５における上記各層が形成されている側の反対側に設けられる図示されてないバックライトからの光を透過するための透明画素電極３と上記バックライトが設けられている側の反対側から入射される外光を反射するための反射画素電極４とを備えた半透過型のＴＦＴアレイ基板１を用いているが、透明画素電極３を設けることなく、反射画素電極４のみで構成される反射型のＴＦＴアレイ基板を用いてもよい。
なお、半透過型のＴＦＴアレイ基板１において、１画素における透明画素電極３と反射画素電極４との面積比は、適宜変えることができるのは勿論である。
また、図示されているように、本実施の形態においては、画素ＴＦＴ素子２は、ボトムゲート型で形成しているが、これに限定されることはなく、トップゲート型などであってもよいのは勿論である。
一方、周辺領域Ｒ２には、非晶質シリコン膜９を用いてモノリシックに形成されたゲート駆動回路１５と、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）技術を用いて形成されたソース駆動回路１６が設けられている。
ゲート駆動回路１５は、ゲートバスラインＧＬと電気的に接続され、上記ソース駆動回路１６は、データバスラインＤＬと電気的に接続され、外部からの信号に応じて画素ＴＦＴ素子２を制御するようになっている。
また、周辺領域Ｒ２における、ゲート駆動回路１５が形成されている領域の図中左側には、クロック信号線や電源電圧線などの幹配線と、上記幹配線とゲート駆動回路１５とを電気的に接続する枝配線からなるゲート駆動回路用信号配線１７が設けられている。
以上のように、ＴＦＴアレイ基板１の周辺領域Ｒ２には、ゲート駆動回路１５およびゲート駆動回路用信号配線１７がモノリシックに形成されている。
図１は、ＴＦＴアレイ基板１において、ゲート駆動回路用信号配線１７が形成されている領域を示す部分拡大図である。
図１に図示されているように、ゲート駆動回路用信号配線１７は、クロック信号や電源電圧などをゲート駆動回路１５に供給するための第１の幹配線１７ａと、第１の幹配線１７ａとゲート駆動回路１５とを電気的に接続する枝配線１７ｂと、第１の幹配線１７ａに電気的に接続され、かつ第１の幹配線１７ａと平面視において重なる領域内に形成される第２の幹配線１７ｃとで構成されている。
ゲート駆動回路１５は、図示されてないが、複数段で構成されており、図１においては、その一段を示している。
図示されているように、一段のゲート駆動回路１５には、複数本の異なる第１の幹配線１７ａにそれぞれ電気的に接続された複数本の枝配線１７ｂが電気的に接続されるようになっており、本実施の形態においては、５種類の異なる信号（ＶＳＳ／ＣＫ／ＣＫＢ／ＶＤＤ／ＶＳＳ２）を５本の異なる第１の幹配線１７ａおよび枝配線１７ｂを介して一段のゲート駆動回路１５に送る構成を用いているが、上記本数は、特に限定されることなく、適宜必要に応じて変えることができるのは勿論である。
なお、図示は省略するが、本実施の形態においては、上記一段のゲート駆動回路１５は、複数個連結されており、ある一段の出力端子は、次段の入力端子と対応するゲートバスラインＧＬとに電気的に接続されており、上記出力端子からの出力信号によって、複数のゲートバスラインＧＬを順次選択するようになっているが、これに限定されることはなく、一段のゲート駆動回路に複数、例えば２個の出力端子が備えられ、１つの出力端子は次段の入力端子へ、もう１つの出力端子はゲートバスラインへ電気的に接続される構成を用いることもできる。
なお、図示されているように、ゲート駆動回路１５と、５本の第１の幹配線１７ａ（５本の第２の幹配線１７ｃ）との間には、他の配線１８が形成されていてもよい。
他の配線１８は、表示領域配線の断線リペア用配線、検査信号線、対向（共通）電極用配線、補助容量配線などであってもよい。
以下、図２および図３に基づいて、ゲート駆動回路用信号配線１７についてさらに詳しく説明する。
図２は、ゲート駆動回路用信号配線１７における第１の幹配線１７ａと枝配線１７ｂとの接続部を示しており、図１におけるＡ−Ｂ線断面図である。
本実施の形態においては、第１の幹配線１７ａは、図５に図示した画素ＴＦＴ素子２のゲート電極層６と同一層で形成し、枝配線１７ｂは、ソースおよびドレイン電極層１０と同一層で形成しているが、これに限定されることはなく、第１の幹配線１７ａをソースおよびドレイン電極層１０と同一層で形成し、枝配線１７ｂをゲート電極層６と同一層で形成してもよい。
図示されているように、絶縁基板５上には第１の幹配線１７ａが形成されており、絶縁基板５と第１の幹配線１７ａとを覆うように形成されたゲート絶縁膜８上には、枝配線１７ｂが形成されている。
さらに、ゲート絶縁膜８と枝配線１７ｂとを覆うように保護膜１２と層間絶縁膜１３が形成されている。
また、第１の幹配線１７ａ上には、第１の幹配線１７ａが一部露出するように、ゲート絶縁膜８、保護膜１２および層間絶縁膜１３に第１のコンタクトホール１９が形成されており、一方、枝配線１７ｂ上には、枝配線１７ｂが一部露出するように、保護膜１２および層間絶縁膜１３に第２のコンタクトホール２０が形成されている。
第１の幹配線１７ａおよび第２の幹配線１７ｃと枝配線１７ｂとは、図５に図示した画素ＴＦＴ素子２に電気的に接続された透明画素電極３と同一層で形成される接続導体３ａによって電気的に接続されている。
図５に図示されているようにＴＦＴアレイ基板１は、半透過型であるため、透明画素電極３を備えており、本実施の形態においては、第１の幹配線１７ａおよび第２の幹配線１７ｃと枝配線１７ｂとの電気的な接続に透明画素電極３と同一層で形成される接続導体３ａを用いている。
一方、反射型のように透明画素電極３の代わりに反射画素電極４が備えられている構成においては、反射画素電極４と同一層で形成される接続導体を用いて第１の幹配線１７ａおよび第２の幹配線１７ｃと枝配線１７ｂとを電気的に接続することもできる。
なお、上記接続導体としては、上述した透明画素電極３や反射画素電極４以外に別の導電膜を用いてもよい。
透明画素電極３と同一層で形成される接続導体３ａ上には、第２の幹配線１７ｃが反射画素電極４と同一層によって形成されている。
なお、本実施の形態においては、第１の幹配線１７ａは、画素ＴＦＴ素子２のゲート電極層６と同一層で形成し、枝配線１７ｂは、ソースおよびドレイン電極層１０と同一層で形成し、第２の幹配線１７ｃは、反射画素電極４と同一層で形成しているが、これに限定されることはなく、第１の幹配線１７ａ、第２の幹配線１７ｃおよび枝配線１７ｂは、それぞれ、ゲート電極層６、ソースおよびドレイン電極層１０、反射画素電極４と同一層の中から選択される異なる層で形成されていればよい。
なお、図示はしてないが、第２の幹配線１７ｃが反射画素電極４と同一層によって形成され、第１の幹配線１７ａおよび第２の幹配線１７ｃと枝配線１７ｂとの電気的な接続にも反射画素電極４と同一層で形成される接続導体を用いる場合には、第２の幹配線１７ｃで、第１の幹配線１７ａと枝配線１７ｂとを電気的に接続することとなる。
図３は、第１の幹配線１７ａと第２の幹配線１７ｃとが重なっている領域を示しており、図１におけるＣ−Ｄ線断面図である。
図２および図３に図示されているように、第２の幹配線１７ｃは、平面視において第１の幹配線１７ａ上に位置するように、第１の幹配線１７ａの長手方向（図１の上下方向）に沿って形成されており、第１の幹配線１７ａとは、接続導体３ａを介して電気的に接続されている。
図１１に図示されている従来構成においては、外部からのクッロク信号などを供給する主配線１５０は、ゲート電極と同一層で形成されており、信号の遅延を防ぐためには、主配線１５０の配線抵抗を下げる必要があり、主配線１５０の配線幅は広く形成され、駆動回路における配線形成領域の幅を小さくするのは困難であるため、駆動回路が形成される額縁部の幅は縮小できない。
一方、図２および図３に示すように、本実施の形態の構成によれば、第２の幹配線１７ｃは、反射画素電極４と同一層で形成され、かつ、上記第１の幹配線１７ａと電気的に接続されている。
よって、第２の幹配線１７ｃに電気的に接続された第１の幹配線１７ａにおける幹配線１７ａ・１７ｃの単位幅当たりの合成抵抗値は、上記第２の幹配線１７ｃに電気的に接続されてない第１の幹配線１７ａの単位幅当たりの抵抗値より小さくなる。
本実施の形態のように、第１の幹配線１７ａがゲート電極層６と同一層で形成されている場合、第１の幹配線１７ａと第２の幹配線１７ｃのシート抵抗比が１：２であるとすると、第１の幹配線１７ａの単位幅当たりの抵抗値と抵抗の並列連結時の式（１／Ｒ＝１／Ｒ１＋１／Ｒ２）から求めることができる第２の幹配線１７ｃに電気的に接続された第１の幹配線１７ａにおける幹配線１７ａ・１７ｃの単位幅当たりの合成抵抗値との比は、３：２となる。
すなわち、上記構成によれば、第２の幹配線１７ｃを第１の幹配線１７ａに電気的に接続させる構成とすることにより、単位幅当たりの抵抗値を２／３にすることができる。
図４の（ａ）は、幹配線が、第１の幹配線１７ａのみで構成されている場合のゲート駆動回路用信号配線を示しており、図４の（ｂ）は、本実施の形態であり、幹配線が、第１の幹配線１７ａと第２の幹配線１７ｃとで構成されている場合のゲート駆動回路用信号配線を示している。
図４の（ａ）に図示されているように、幹配線が、第１の幹配線１７ａのみで構成されている場合においては、配線抵抗を下げるため第１の幹配線１７ａの長手方向に垂直な方向の線幅Ｗ１が広く形成されている。
一方、図４の（ｂ）に図示されているように、幹配線が、第１の幹配線１７ａと第２の幹配線１７ｃとで構成されている場合においては、単位幅当たりの抵抗値を２／３にすることができるため、単位幅当たりの抵抗値が減少した分、第１の幹配線１７ａおよび第２の幹配線１７ｃの線幅Ｗ２を縮小することができる。
よって線幅Ｗ１と線幅Ｗ２の比は、３：２となる。
なお、本実施の形態においては、第２の幹配線１７ｃが、第１の幹配線１７ａの上層に配置され、平面視において第２の幹配線１７ｃと第１の幹配線１７ａとが重なるように形成されている。
また、本実施の形態においては、第１の幹配線１７ａと第２の幹配線１７ｃとが形成される配線形成領域をより効率的に利用するため、第１の幹配線１７ａと第２の幹配線１７ｃとは、それぞれの長手方向に垂直な方向の線幅およびそれぞれの長手方向の長さを同じに形成しているが、これに限定されることはなく、第１の幹配線１７ａと第２の幹配線１７ｃとが平面視において重なるのであれば、第２の幹配線１７ｃの形状は、第１の幹配線１７ａの形状と等しくなくてもよい。
以上のように、上記構成によれば、ゲート駆動回路１５およびゲート駆動回路用信号配線１７がモノリシックに形成されたＴＦＴアレイ基板１において、ゲート駆動回路用信号配線１７が形成される額縁部の幅を縮小することができるＴＦＴアレイ基板１を実現することができる。
なお、本実施の形態においては、第１の幹配線１７ａ、すなわち、ゲート電極層６は、例えば、Ａｌ合金などで形成することができるが、特に限定はされず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄなどから選ばれた元素、あるいは上記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、多結晶シリコンなどに代表される半導体膜にリン、ボロンなどの不純物をドーピングしたものでもよい。
また、枝配線１７ｂ、すなわち、ソースおよびドレイン電極層１０は、Ａｌ合金または、Ｍｏまたは、これらを積層した膜で形成することができるがこれらに限定されることはなく、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄなどから選ばれた元素、あるいは上記元素を主成分とする合金材料もしくは化合物材料で、必要に応じて積層構造として形成してもよい。
また、透明画素電極３や透明画素電極３と同一層である接続導体３ａとしてはＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの透明導電膜を用いることができる。
また、本実施の形態においては、画素ＴＦＴ素子２や後述する駆動ＴＦＴ素子に備えられる半導体膜として非晶質シリコン膜９を用いているが、これに限定されることはなく、非晶質ゲルマニウム、非晶質シリコン・ゲルマニウム、非晶質シリコン・カーバイドなどを用いてもよい。
さらには、上記半導体膜として多結晶シリコン、多結晶ゲルマニウム、多結晶シリコン・ゲルマニウム、多結晶シリコン・カーバイドなどを用いることもできる。
本実施の形態のように、非晶質半導体層を備えた駆動ＴＦＴ素子は、電子移動度が小さいため、駆動回路用のＴＦＴ素子としての必要な電流量を満たすためには、そのサイズを大きく形成する必要がある。
よって、非晶質半導体層を備えた駆動ＴＦＴ素子を有するゲート駆動回路１５はそのサイズが大きくなるため、ゲート駆動回路１５およびゲート駆動回路用信号配線１７が形成される額縁部の幅を縮小するためには、そのゲート駆動回路用信号配線１７の幅を縮小することが要求される。
したがって、上述した構成によれば、非晶質半導体層である非晶質シリコン膜９を備えた駆動ＴＦＴ素子を有するゲート駆動回路１５およびそのゲート駆動回路用信号配線１７がモノリシックに形成されたＴＦＴアレイ基板１において、ゲート駆動回路用信号配線１７が形成される額縁部の幅を縮小することができるＴＦＴアレイ基板１を実現することができる。
また、ゲート絶縁膜８や保護膜１２としては、例えば、ＳｉＮｘやＳｉＯｘなどの無機膜を用いることができるが、これに限定されることはない。
なお、層間絶縁膜１３は、例えば、ＳｉＮｘなどの無機膜で形成することができるが、特に限定はされず、ＳｉＯｘ、ＳｉＯＮなどの無機膜で形成してもよい。また、無機膜だけでなく、感光性を有する透明なアクリル樹脂などの有機膜を用いることもできる。さらには、無機膜と有機膜の積層構造であってもよい。
本実施の形態においては、層間絶縁膜１３の一部上面を丸まった凹凸状１４に形成するため、感光性を有する透明なアクリル樹脂からなる有機膜を用いており、凹凸形状にパターニング後に、熱処理によってメルトフロウさせ、丸まった凹凸形状にしている。
このような丸まった凹凸状１４に形成された層間絶縁膜１３上には、微細な丸まった凹凸形状を有する透明画素電極３と反射画素電極４とが順に形成されているため、光をある一定の角度範囲に散乱するように設計することが可能となり，効率よく周囲光を利用することで明るい反射特性を得ることができる。
なお、ゲート駆動回路１５およびそのゲート駆動回路用信号配線１７がモノリシックに形成された本実施の形態のＴＦＴアレイ基板１は、透明画素電極３と反射画素電極４とを備えた半透過型ＴＦＴアレイ基板の製造工程をそのまま用いて製造することができる。また、第２の幹配線１７ｃが反射画素電極４と同一層によって形成され、第１の幹配線１７ａおよび第２の幹配線１７ｃと枝配線１７ｂとの電気的な接続にも反射画素電極４と同一層で形成される接続導体を用いてゲート駆動回路およびそのゲート駆動回路用信号配線をモノリシックに形成したＴＦＴアレイ基板は、反射画素電極４を備えた従来の反射型ＴＦＴアレイ基板の製造工程をそのまま用いて製造することができる。
〔実施の形態２〕
次に、図６に基づいて、本発明の第２の実施形態について説明する。本実施の形態は、第２の幹配線１７ｃが、隣接する第１の幹配線１７ａの長手方向に沿って形成されており、第１の幹配線１７ａとは電気的に接続されてない点において実施の形態１とは異なっており、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図６は、ＴＦＴアレイ基板１において、ゲート駆動回路用信号配線１７’が形成されている領域を示す部分拡大図である。
図７は、ゲート駆動回路用信号配線１７’において、第１の幹配線１７ａと第２の幹配線１７ｃとが、接するように形成されている部分を示しており、図６におけるＥ−Ｆ線断面図である。
第２の幹配線１７ｃは、隣接する第１の幹配線１７ａの長手方向に沿って形成されていることが好ましい。
図６においては、この一例として、第２の幹配線１７ｃが、隣接する図中右側の第１の幹配線１７ａに平面視において接するように形成されている。
図１０に図示する従来構成においては、外部からの信号などを供給する主配線１５０は、全てゲート電極と同一層で形成されているため、外部からの異なる信号を入力する各主配線１５０は、間隔を離して配置する必要があるので、各主配線１５０間の間隔を縮小することは困難である。
よって、従来構成によっては、各主配線１５０が設けられる配線形成領域の幅を縮小することは困難であり、ゲート駆動回路およびその配線が形成される額縁部の幅を縮小することはできない。
一方、本実施の形態の上記構成においては、図７に図示されているように、ゲート電極層６と同一層で形成される第１の幹配線１７ａとは、異なる層である反射画素電極４と同一層で形成される第２の幹配線１７ｃが、下層である隣接する第１の幹配線１７ａと平面視において接するように備えられている。
よって、外部からの異なる信号を入力する第１の幹配線１７ａと第２の幹配線１７ｃ間の間隔を離して配置する必要がなくなるので、単位幅当たりの第１の幹配線１７ａと第２の幹配線１７ｃとの数を増加させることができる。
なお、本実施の形態においては、第２の幹配線１７ｃが上層、第１の幹配線１７ａが下層となっているが、第１の幹配線１７ａと第２の幹配線１７ｃとが異なる層であればよく、その上下関係は特に限定されない。
また、本実施の形態においては、図６に図示されているように、第２の幹配線１７ｃが、平面視において第１の幹配線１７ａ・１７ａ間に配置されているが、これに限定されることはなく、第２の幹配線１７ｃは、隣接する第１の幹配線１７ａの長手方向に沿って形成されていればよい。
したがって、上記構成によれば、ゲート駆動回路１５およびそのゲート駆動回路用信号配線１７’がモノリシックに形成されたＴＦＴアレイ基板１において、ゲート駆動回路用信号配線１７’が形成される額縁部の幅を縮小することができるＴＦＴアレイ基板１を実現することができる。
〔実施の形態３〕
次に、図８に基づいて、本発明の第３の実施形態について説明する。本実施の形態は、第１の幹配線１７ａまたは、第２の幹配線１７ｃとゲート駆動回路１５に備えられた駆動ＴＦＴ素子Ｔ１・Ｔ２とを電気的に接続する枝配線１７ｂ’の少なくとも１本が、反射画素電極４と同一層で形成されている点において実施の形態１および実施の形態２とは異なっており、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
本実施の形態のＴＦＴアレイ基板１においては、第１の幹配線１７ａまたは第２の幹配線１７ｃと駆動ＴＦＴ素子Ｔ１・Ｔ２のゲート電極、ソース電極およびドレイン電極の何れかとを電気的に接続する枝配線１７ｂ’の少なくとも１本は、反射画素電極４と同一層で形成されていることが好ましい。
図８の（ａ）は、ゲート駆動回路１５内に備えられた駆動ＴＦＴ素子Ｔ２のゲート電極と第１の幹配線１７ａに電気的に接続され、ソースおよびドレイン電極層１０と同一層で形成された枝配線１７ｂとを電気的に接続する場合の一例を示している。
なお、図示しないが、ゲート駆動回路１５内に備えられた駆動ＴＦＴ素子Ｔ１・Ｔ２には、ゲート電極層６で形成されたゲート電極とソースおよびドレイン電極層１０で形成されたソース電極およびドレイン電極とが備えられている。
図示されているように、ソースおよびドレイン電極層１０と同一層で形成された枝配線１７ｂを駆動ＴＦＴ素子Ｔ２のゲート電極と電気的に接続するために、ゲート駆動回路１５内に、枝配線１７ｂを一部露出するように形成された第３のコンタクトホール２１と駆動ＴＦＴ素子Ｔ２のゲート電極に電気的に接続されたゲート電極層６と同一層で形成された配線Ｌ１を一部露出するように形成された第４のコンタクトホール２２とが形成されている。
そして、枝配線１７ｂと配線Ｌ１とは、図５に図示した画素ＴＦＴ素子２に電気的に接続された透明画素電極３と同一層で形成される接続導体３ａによって電気的に接続されているが、電気的な接続方法は、これに限定されることはない。
上述したように、駆動ＴＦＴ素子Ｔ１には、ゲート電極層６で形成されたゲート電極が備えられているため、ゲート電極層６と同一層で形成された配線Ｌ１は、電気的に接続する必要のない駆動ＴＦＴ素子Ｔ１を迂回して配置されている。
よって、ゲート駆動回路１５内において、配線Ｌ１の占める面積が増加するため、ゲート駆動回路１５を縮小するのが困難となる。
一方、図８の（ｂ）は、ゲート駆動回路１５内に備えられた駆動ＴＦＴ素子Ｔ２のゲート電極と、第１の幹配線１７ａに電気的に接続され、反射画素電極４と同一層で形成された枝配線１７ｂ’とを電気的に接続する場合の一例を示している。
枝配線１７ｂ’は、駆動ＴＦＴ素子Ｔ１・Ｔ２に備えられた電極層（ゲート電極層６、ソースおよびドレイン電極層１０）や図示されてない駆動ＴＦＴ素子同士のゲート電極、ソース電極、ドレイン電極を電気的に接続する配線（ゲート電極層６、ソースおよびドレイン電極層１０と同一層で形成される配線）とは異なる層である反射画素電極４と同一層で形成されている。
よって、図示されているように、枝配線１７ｂ’は、電気的に接続する必要のない駆動ＴＦＴ素子Ｔ１や図示されてない駆動ＴＦＴ素子同士のゲート電極、ソース電極、ドレイン電極を電気的に接続する配線を迂回しなくても、駆動ＴＦＴ素子Ｔ１や上記配線とは接触が生じないので、ゲート駆動回路１５内において、枝配線１７ｂ’と配線Ｌ１との占める面積を小さくすることができる。
なお、図示されているように、第１の幹配線１７ａまたは配線Ｌ１と枝配線１７ｂ’とを電気的に接続させるため、本実施の形態においては、第１の幹配線１７ａおよび配線Ｌ１が一部露出するように第１のコンタクトホール１９および第４のコンタクトホール２２を形成した後、これらのコンタクトホール１９・２２上に接続導体３ａを形成し、さらに、接続導体３ａ上に枝配線１７ｂ’を形成する構成を用いているが、電気的な接続方法は、これに限定されることはない。
上記構成によれば、ゲート駆動回路１５およびそのゲート駆動回路用信号配線１７・１７’がモノリシックに形成されたＴＦＴアレイ基板１において、ゲート駆動回路１５が形成される額縁部の幅を縮小することができるＴＦＴアレイ基板１を実現することができる。
〔実施の形態４〕
次に、図９に基づいて、本発明の第４の実施形態について説明する。本実施の形態は、駆動ＴＦＴ素子Ｔ２・Ｔ３同士を電気的に接続する配線Ｌ３の少なくとも１本が、反射画素電極４と同一層で形成されている点において実施の形態３とは異なっており、その他の構成については実施の形態３において説明したとおりである。説明の便宜上、上記の実施の形態３の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
本実施の形態のＴＦＴアレイ基板１においては、駆動ＴＦＴ素子Ｔ２・Ｔ３同士を電気的に接続する配線Ｌ３の少なくとも１本は、反射画素電極４と同一層で形成されていることが好ましい。
図９の（ａ）は、ソースおよびドレイン電極層１０と同一層で形成された枝配線１７ｂ（ゲート駆動回路１５内においては、配線Ｌ２）を用いて駆動ＴＦＴ素子Ｔ２・Ｔ３のソース電極やドレイン電極を電気的に接続する場合の一例を示している。
電気的に接続する必要のない駆動ＴＦＴ素子Ｔ１には、ゲート電極層６で形成されたゲート電極とソースおよびドレイン電極層１０で形成されたソース電極およびドレイン電極とが備えられているため、図示されているように、駆動ＴＦＴ素子Ｔ２・Ｔ３のソース電極やドレイン電極を電気的に接続する配線Ｌ２は、電気的に接続する必要のない駆動ＴＦＴ素子Ｔ１を迂回して配置されている。
よって、ゲート駆動回路１５内において、配線Ｌ２の占める面積が増加するため、ゲート駆動回路１５を縮小するのが困難となる。
一方、図９の（ｂ）は、ゲート駆動回路１５内に備えられた駆動ＴＦＴ素子Ｔ２・Ｔ３のソース電極やドレイン電極を反射画素電極４と同一層で形成された配線Ｌ３を用いて電気的に接続する場合の一例を示している。
駆動ＴＦＴ素子Ｔ２・Ｔ３同士を電気的に接続する配線Ｌ３は、駆動ＴＦＴ素子Ｔ１・Ｔ２・Ｔ３に備えられた電極層（ゲート電極層６およびソースおよびドレイン電極層１０）や図示されてない駆動ＴＦＴ素子同士のゲート電極、ソース電極、ドレイン電極を電気的に接続する配線（ゲート電極層６およびソースおよびドレイン電極層１０と同一層で形成される配線）とは異なる層である反射画素電極４と同一層で形成されている。
よって、配線Ｌ３は、電気的に接続する必要のない駆動ＴＦＴ素子Ｔ１や図示されてない駆動ＴＦＴ素子同士のゲート電極、ソース電極、ドレイン電極を電気的に接続する配線（ゲート電極層６およびソースおよびドレイン電極層１０と同一層で形成される配線）を迂回しなくても、駆動ＴＦＴ素子Ｔ１や上記配線とは接触が生じないので、駆動ＴＦＴ素子Ｔ２・Ｔ３同士を電気的に接続する配線Ｌ３が、ゲート駆動回路１５内において、占める面積を小さくすることができる。
なお、図示されているように、配線Ｌ３と駆動ＴＦＴ素子Ｔ２・Ｔ３のソース電極やドレイン電極に電気的に接続された配線Ｌ２とを電気的に接続させるため、本実施の形態においては、配線Ｌ２が一部露出するように第３のコンタクトホール２１を形成した後、第３のコンタクトホール２１上に接続導体３ａを形成し、さらに、接続導体３ａ上に配線Ｌ３を形成する構成を用いているが、電気的な接続方法は、これに限定されることはない。
上記構成によれば、ゲート駆動回路１５およびそのゲート駆動回路用信号配線１７・１７’がモノリシックに形成されたＴＦＴアレイ基板１において、ゲート駆動回路１５が形成される額縁部の幅を縮小することができるＴＦＴアレイ基板１を実現することができる。
本発明のアクティブマトリクス型表示装置の一例である液晶表示装置は、上述したＴＦＴアレイ基板１を備えた構成である。
よって、上記構成によれば、表示領域の大きい液晶表示装置を実現することができる。
図示は省略するが、上記液晶表示装置は、例えば、ＴＦＴアレイ基板１と、これに対向するカラーフィルタ基板とを備え、これらの基板の間に液晶層がシール材によって封入された構成を有している。
以上では、アクティブマトリクス型表示装置の一例として液晶表示装置を用いて説明を行ったが、これらに限定されることはなく、ＴＦＴアレイ基板１を有機ＥＬ表示装置などの他のアクティブマトリクス型表示装置にも適用できることは勿論である。
本発明のアクティブマトリクス基板において、上記第２の幹配線は、平面視において上記第１の幹配線と少なくともその一部が重なるように形成されていることが好ましい。
上記構成によれば、上記第１の幹配線と上記第２の幹配線とは、平面視において少なくともその一部が重なるように形成されているため、上記第１の幹配線と上記第２の幹配線とが形成される配線形成領域をより効率的に利用でき、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板において、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を実現することができる。
本発明のアクティブマトリクス基板において、上記第２の幹配線は、上記第１の幹配線と電気的に接続されていることが好ましい。
上記構成によれば、上記第２の幹配線は、上記第１の幹配線に電気的に接続されている。
上記第２の幹配線に電気的に接続された第１の幹配線の単位幅当たりの合成抵抗値は、上記第２の幹配線に電気的に接続されてない第１の幹配線の単位幅当たりの抵抗値より小さくなる。
さらに詳しく説明すると、例えば、第１の幹配線と第２の幹配線のシート抵抗比を１：２とすると、第１の幹配線の単位幅当たりの抵抗値と抵抗の並列連結時の式から求めることができる上記第２の幹配線に電気的に接続された第１の幹配線における幹配線の単位幅当たりの合成抵抗値との比は、３：２となる。
すなわち、上記例によれば、上記第２の幹配線と上記第１の幹配線とを電気的に接続させる構成とすることにより、単位幅当たりの抵抗値を第１の幹配線の抵抗値に比べ２／３にすることができる。
よって、単位幅当たりの抵抗値が減少した分、幹配線の線幅を縮小することができる。
以上のように、上記構成によれば、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板において、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を実現することができる。
本発明のアクティブマトリクス基板において、上記枝配線は、上記ゲート電極層、上記ソースおよびドレイン電極層中、何れか一個の電極層と同一層で形成され、上記第１の幹配線は、上記ゲート電極層、上記ソースおよびドレイン電極層中、上記枝配線を形成する電極層とは異なる電極層と同一層で形成され、上記第２の幹配線は、上記反射画素電極層と同一層で形成されていることが好ましい。
上記構成によれば、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板において、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を実現することができる。
本発明のアクティブマトリクス基板において、上記画素ＴＦＴ素子には、さらに、透明画素電極が電気的に接続されており、上記第１の幹配線および上記第２の幹配線と、上記枝配線とは、上記透明画素電極と同一層で形成された接続導体により電気的に接続されていることが好ましい。
上記構成によれば、上記表示領域に反射画素電極と透明画素電極とが備えられた半透過タイプのアクティブマトリクス基板において、上記表示領域の形成に用いられる工程をそのまま用いて、上記第１の幹配線および上記第２の幹配線と上記枝配線とを電気的に接続することができる。
本発明のアクティブマトリクス基板において、上記第１の幹配線と上記第２の幹配線とは、それぞれの長手方向に垂直な方向の線幅およびそれぞれの長手方向の長さが同じであり、上記第１の幹配線と上記第２の幹配線とが、平面視において、互いの主たる部分において重なりあっていることが好ましい。
上記構成によれば、上記第１の幹配線と上記第２の幹配線とは同じ線幅で形成されているため、上記第１の幹配線と上記第２の幹配線とが形成される配線形成領域をより効率的に利用でき、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板において、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を実現することができる。
なお、上記第１の幹配線と上記第２の幹配線とが、平面視において、互いの主たる部分において重なりあっているとは、上記第１の幹配線と上記第２の幹配線とが、ほぼ完全に重なり合う構成を意味する。
本発明のアクティブマトリクス基板において、上記第１の幹配線または上記第２の幹配線と、上記駆動ＴＦＴ素子とを電気的に接続する枝配線の少なくとも１本は、上記反射画素電極層で形成されていることが好ましい。
上記構成によれば、上記枝配線の少なくとも１本は、上記駆動ＴＦＴ素子に備えられた電極層（ゲート電極層、ソースおよびドレイン電極層）や上記駆動ＴＦＴ素子同士を電気的に接続する配線（ゲート電極層、ソースおよびドレイン電極層）とは異なる層である反射画素電極と同一層で形成されている。
よって、上記枝配線は、上記駆動ＴＦＴ素子や上記駆動ＴＦＴ素子同士を電気的に接続する配線を迂回しなくても、上記駆動ＴＦＴ素子や上記配線とは接触が生じないので、上記駆動回路内における上記枝配線の形成領域を縮小することができる。
したがって、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板において、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を実現することができる。
本発明のアクティブマトリクス基板において、上記駆動ＴＦＴ素子同士を電気的に接続する配線の少なくとも１本は、上記反射画素電極層で形成されていることが好ましい。
上記構成によれば、上記反射画素電極層で形成された駆動ＴＦＴ素子同士を電気的に接続する配線は、上記駆動ＴＦＴ素子に備えられた電極層（ゲート電極層、ソースおよびドレイン電極層）や駆動ＴＦＴ素子同士を電気的に接続する他の配線（ゲート電極層、ソースおよびドレイン電極層）とは異なる層で形成されている。
よって、上記反射画素電極層で形成された駆動ＴＦＴ素子同士を電気的に接続する配線は、上記駆動ＴＦＴ素子や上記駆動ＴＦＴ素子同士を電気的に接続する他の配線（ゲート電極層、ソースおよびドレイン電極層）を迂回しなくても、上記駆動ＴＦＴ素子や上記他の配線とは接触が生じないので、上記反射画素電極層で形成された駆動ＴＦＴ素子同士を電気的に接続する配線の形成領域を縮小することができる。
したがって、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板において、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を実現することができる。
本発明のアクティブマトリクス基板において、上記画素ＴＦＴ素子および上記駆動ＴＦＴ素子には、非晶質半導体層が備えられていることが好ましい。
非晶質半導体層を備えた駆動ＴＦＴ素子は、電子移動度が小さいため、駆動回路用のＴＦＴ素子としての必要な電流量を満たすためには、そのサイズを大きく形成する必要がある。
よって、非晶質半導体層を備えた駆動ＴＦＴ素子を有する駆動回路はそのサイズが大きくなるため、上記駆動回路およびその配線が形成される額縁部の幅を縮小するためには、その配線形成領域の幅を縮小することが要求される。
したがって、上記構成によれば、非晶質半導体層を備えた駆動ＴＦＴ素子を有する駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板においても、上記駆動回路およびその配線が形成される額縁部の幅を縮小することができるアクティブマトリクス基板を実現することができる。
本発明は上記した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
本発明は、液晶表示装置や、有機ＥＬ表示装置に代表されるアクティブマトリクス型表示装置に適用することができる。
１ ＴＦＴアレイ基板（アクティブマトリクス基板）
２ 画素ＴＦＴ素子
３ 透明画素電極
３ａ 接続導体
４ 反射画素電極
５ 絶縁基板
６ ゲート電極層
９ 非晶質シリコン膜（非晶質半導体層）
１０ ソースおよびドレイン電極層
１５ ゲート駆動回路（駆動回路）
１７ａ 第１の幹配線
１７ｂ、１７ｂ’ 枝配線
１７ｃ 第２の幹配線
Ｔ１、Ｔ２、Ｔ３ 駆動ＴＦＴ素子
Ｌ１、Ｌ２、Ｌ３ 駆動ＴＦＴ素子同士を電気的に接続する配線
Ｒ１ 表示領域
Ｒ２ 周辺領域
Ｗ１、Ｗ２ 線幅
本発明の一実施の形態のＴＦＴアレイ基板において、ゲート駆動回路用信号配線が形成されている領域を示す部分拡大図である。 図１に示すゲート駆動回路用信号配線が形成されている領域において、第１の幹配線と枝配線とが接続される領域におけるＡ−Ｂ線断面図である。 図１に示すゲート駆動回路用信号配線が形成されている領域において、第１の幹配線と第２の幹配線とが重なっている領域におけるＣ−Ｄ線断面図である。 ゲート駆動回路用信号配線が形成されている領域を示す図であり、（ａ）は、幹配線が、第１の幹配線のみで構成されている場合を示しており、（ｂ）は、本実施の形態であり、幹配線が、第１の幹配線と第２の幹配線とで構成されている場合を示している。 本発明の一実施の形態のＴＦＴアレイ基板の概略構成を示す図である。 本発明の他の実施の形態のＴＦＴアレイ基板において、ゲート駆動回路用信号配線が形成されている領域を示す部分拡大図である。 図６に示すゲート駆動回路用信号配線が形成されている領域において、第１の幹配線と第２の幹配線とが接するように形成されている領域におけるＥ−Ｆ線断面図である。 ゲート駆動回路内に備えられた駆動ＴＦＴ素子と枝配線とを電気的に接続する場合の一例を示す図であり、（ａ）は、駆動ＴＦＴ素子のゲート電極と、ソースおよびドレイン電極層と同一層で形成された枝配線とを電気的に接続する場合を示しており、（ｂ）は、本発明のさらに他の実施の形態であり、駆動ＴＦＴ素子のゲート電極と、反射画素電極と同一層で形成された枝配線とを電気的に接続する場合を示している。 ゲート駆動回路内において、枝配線を用いて駆動ＴＦＴ素子同士を電気的に接続する場合の一例を示す図であり、（ａ）は、ソースおよびドレイン電極層と同一層で形成された枝配線を用いて駆動ＴＦＴ素子同士を電気的に接続する場合を示しており、（ｂ）は、本発明のさらに他の実施の形態であり、駆動ＴＦＴ素子同士を反射画素電極と同一層で形成された配線を用いて電気的に接続する場合を示している。 従来のゲート駆動回路領域および配線領域を示す平面図である。 図１０のＧ−Ｈ線断面図であり、主配線と分枝配線との接続部の様子を示す。

Claims (10)

  1. 絶縁基板を備え、
    上記絶縁基板は、複数の画素ＴＦＴ素子および反射画素電極が備えられた表示領域を有するとともに、
    上記画素ＴＦＴ素子を駆動するための複数の駆動ＴＦＴ素子が設けられている上記表示領域の周辺の領域である周辺領域を有し、
    上記周辺領域には、さらに、上記駆動ＴＦＴ素子に電気的に接続された枝配線と、上記枝配線に電気的に接続され外部からの信号を入力するための第１の幹配線とが備えられており、
    上記画素ＴＦＴ素子と上記駆動ＴＦＴ素子とには、ゲート電極層、ソースおよびドレイン電極層が備えられ、
    上記反射画素電極を形成する層である反射画素電極層は、上記ゲート電極層、上記ソースおよびドレイン電極層とは異なる層であり、
    上記周辺領域には、上記第１の幹配線の長手方向に沿って形成されている配線である第２の幹配線が形成されており、
    上記第１の幹配線、上記第２の幹配線、および上記枝配線は、それぞれ、上記ゲート電極層、上記ソースおよびドレイン電極層、上記反射画素電極層の中から選択される異なる層で形成されていることを特徴とするアクティブマトリクス基板。
  2. 上記第２の幹配線は、平面視において上記第１の幹配線と少なくともその一部が重なるように形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  3. 上記第２の幹配線は、上記第１の幹配線と電気的に接続されていることを特徴とする請求項１または２に記載のアクティブマトリクス基板。
  4. 上記枝配線は、上記ゲート電極層、上記ソースおよびドレイン電極層中、何れか一個の電極層と同一層で形成され、
    上記第１の幹配線は、上記ゲート電極層、上記ソースおよびドレイン電極層中、上記枝配線を形成する電極層とは異なる電極層と同一層で形成され、
    上記第２の幹配線は、上記反射画素電極層と同一層で形成されていることを特徴とする請求項１から３の何れか１項に記載のアクティブマトリクス基板。
  5. 上記画素ＴＦＴ素子には、さらに、透明画素電極が電気的に接続されており、
    上記第１の幹配線および上記第２の幹配線と、上記枝配線とは、上記透明画素電極と同一層で形成された接続導体により電気的に接続されていることを特徴とする請求項１から４の何れか１項に記載のアクティブマトリクス基板。
  6. 上記第１の幹配線と上記第２の幹配線とは、
    それぞれの長手方向に垂直な方向の線幅およびそれぞれの長手方向の長さが同じであり、
    上記第１の幹配線と上記第２の幹配線とが、平面視において、互いの主たる部分において重なりあっていることを特徴とする請求項２に記載のアクティブマトリクス基板。
  7. 上記第１の幹配線または上記第２の幹配線と、上記駆動ＴＦＴ素子とを電気的に接続する枝配線の少なくとも１本は、上記反射画素電極層で形成されていることを特徴とする請求項１から３の何れか１項に記載のアクティブマトリクス基板。
  8. 上記駆動ＴＦＴ素子同士を電気的に接続する配線の少なくとも１本は、上記反射画素電極層で形成されていることを特徴とする請求項１から７の何れか１項に記載のアクティブマトリクス基板。
  9. 上記画素ＴＦＴ素子および上記駆動ＴＦＴ素子には、非晶質半導体層が備えられていることを特徴とする請求項１から８の何れか１項に記載のアクティブマトリクス基板。
  10. 請求項１から９の何れか１項に記載のアクティブマトリクス基板を備えたことを特徴とするアクティブマトリクス型表示装置。
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