JPWO2010041293A1 - 直交振幅変調器、変調方法およびそれらを利用した半導体装置および試験装置 - Google Patents

Abstract

直交振幅変調器１００が提供される。発振器１０は、矩形波、台形波もしくはこれらに類する波形の同相キャリア信号ＲｅｃＳｉｎと、同相キャリア信号ＲｅｃＳｉｎに対して位相が１／４周期シフトした直交キャリア信号ＲｅｃＣｏｓを生成する。多値ドライバ１１は、同相ベースバンドデータ（Ｂ１、Ｂ０）に応じた離散的な電圧レベルまたは電流レベルを有するアナログ同相ベースバンド信号ＢＢＩにより同相キャリア信号ＲｅｃＳｉｎを振幅変調して同相被変調信号ＭＩを生成する。同様に、直交ベースバンドデータ（Ｂ３、Ｂ２）に応じた離散的な電圧レベルまたは電流レベルを有するアナログ直交ベースバンド信号ＢＢＱにより直交キャリア信号ＲｅｃＣｏｓを振幅変調して直交被変調信号ＭＱを生成する。多値ドライバ１１は、被変調信号ＭＩ、ＭＱを合成し、振幅が離散的な値をとる被変調信号Ｍを生成する。

Description

本発明は、デジタルデータ伝送技術に関する。

デジタル有線通信は従来、時間分割多重（ＴＤＭ）方式による２値伝送が主流であり、大容量伝送を行う場合は、パラレル伝送、高速伝送によって実現してきた。パラレル伝送の物理的な限界に直面すると、シリアル伝送つまり、高速インタフェース（Ｉ／Ｆ）回路による数Ｇｂｐｓ〜１０Ｇｂｐｓ以上のデータレートでの高速伝送が行われる。しかしながら、データレートの高速化にも限界があり、伝送線路の高周波損失や反射によるＢＥＲ（Bit Error Rate）の劣化が問題となる。

一方、デジタル無線通信方式は、キャリア信号に多ビットの情報をのせて送受信する。つまり、データレートはキャリア周波数に直接的に制限されない。例えば、最も基本的な直交変復調方式であるＱＡＭ（Quadrature Amplitude Modulation）伝送方式は４値伝送を一つのチャネルで実現することが出来る。６４ＱＡＭにいたっては、６４値伝送がワンキャリアで実現できる。つまり、キャリア周波数を高めなくてもこのような多値変調方式によって、転送容量を向上させることが出来る。

このような変復調方式は、無線通信に限らず有線通信でも可能であり、ＰＡＭ（Pulse Amplitude Modulation）やＱＰＳＫ(Quadrature Phase Shift Keying)あるいはＤＱＰＳＫ（Differential QPSK）方式として既に適用され始めている。特に、光通信分野においては、１本の光ファイバにどれだけ多くの情報をのせられるかがコスト的にも重要であり、２値ＴＤＭからこれらのデジタル変調を利用した伝送へと技術トレンドがシフトしている。近い将来、このようなデジタル多値変復調方式が、メモリやＳｏＣ（System On a Chip）をはじめとするデバイス間の有線インタフェースに適用される可能性がある。
米国特許第５，６５２，５５２号明細書

従来の直交振幅変調器は高速なデバイスを用いて構成する必要があったため、設計が容易でなく、あるいは高周波バイポーラプロセスあるいはＢｉ−ＣＭＯＳプロセスが必要となるため、デバイスの製造コストが高くなるという問題があった。

本発明はかかる状況に鑑みてなされたものであり、その例示的な目的のひとつは、ロジック回路でインプリメント可能な直交振幅変調器の提供にある。

本発明のある態様は、同相ベースバンドデータと、直交ベースバンドデータと、を受け、（２Ｎ）^２値直交振幅変調が施された被変調信号を生成する直交振幅変調器に関する。直交振幅変調器は、発振器と多値ドライバを備える。発振器は、矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、同相キャリア信号に対して位相が１／４周期シフトした直交キャリア信号を生成する。多値ドライバは、同相ベースバンドデータに応じた離散的な電圧レベルまたは電流レベルを有するアナログ同相ベースバンド信号により同相キャリア信号を振幅変調して同相被変調信号を生成し、直交ベースバンドデータに応じた離散的な電圧レベルまたは電流レベルを有するアナログ直交ベースバンド信号により直交キャリア信号を振幅変調して直交被変調信号を生成し、同相被変調信号と直交被変調信号を合成し、振幅が離散的な値をとる被変調信号を生成する。

「矩形波、台形波もしくはこれらに類する波形」とは、周期のピークおよびボトムにおいて、一定値をとる信号とも解される。この態様では、キャリア信号として、正弦波（余弦波）の代わりに矩形波や台形波を用いることにより、振幅方向に離散化（量子化）された被変調信号が生成される。この直交振幅変調器は、ロジック回路を主体としてインプリメントすることができる。

アナログ同相ベースバンド信号、アナログ直交ベースバンド信号はそれぞれ、等間隔に量子化された電圧値もしくは電流値を有してもよい。
このアナログ同相ベースバンド信号、アナログ直交ベースバンド信号がそれぞれ、Ｎ値に量子化されている場合、被変調信号は、最小の（２Ｎ−１）値に離散化されるため、回路規模を抑制できる。

本発明の別の態様は、２ビット４値の同相ベースバンドデータと、２ビット４値の直交ベースバンドデータとを受け、１６値直交振幅変調を施して被変調信号を生成する直交振幅変調器に関する。この直交振幅変調器は、発振器と、第１スイッチから第１０スイッチと、第１から第４電流源および第１、第２抵抗を備える。
発振器は、矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、同相キャリア信号に対して位相が１／４周期シフトした直交キャリア信号と、を生成する。
第１スイッチは、第１、第２、第３端子を含み、同相ベースバンドデータの第１ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第１電流源は、第１スイッチの第３端子に接続され、所定の基準電流を生成する。
第２スイッチは、第１、第２、第３端子を含み、第３端子が第１スイッチの第１端子と接続され、同相ベースバンドデータの第２ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第３スイッチは、第１、第２、第３端子を含み、第３端子が第１スイッチの第２端子と接続され、同相ベースバンドデータの第２ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第２電流源は、第３スイッチの第３端子に接続され、基準電流の２倍の電流を生成する。
第４スイッチは、第１、第２、第３端子を含み、第３端子が第２スイッチの第２端子および第３スイッチの第１端子と接続され、同相キャリア信号に応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第５スイッチは、第１、第２、第３端子を含み、第３端子が第２スイッチの第１端子および第３スイッチの第２端子と接続され、同相キャリア信号に応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第６スイッチは、第１、第２、第３端子を含み、直交ベースバンドデータの第１ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第３電流源は、第６スイッチの第３端子に接続され、所定の基準電流を生成する。
第７スイッチは、第１、第２、第３端子を含み、第３端子が第６スイッチの第１端子と接続され、直交ベースバンドデータの第２ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第８スイッチは、第１、第２、第３端子を含み、第３端子が第６スイッチの第２端子と接続され、直交ベースバンドデータの第２ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第４電流源は、第８スイッチの第３端子に接続され、基準電流の２倍の電流を生成する。
第９スイッチは、第１、第２、第３端子を含み、第３端子が第７スイッチの第２端子および第８スイッチの第１端子と接続され、直交キャリア信号に応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第１０スイッチは、第１、第２、第３端子を含み、第３端子が第７スイッチの第１端子および第８スイッチの第２端子と接続され、直交キャリア信号に応じて、第１端子と第３端子間、または第２端子と前記第３端子間が導通する。
第１抵抗は、一端に基準電圧が印加され、他端が、第４スイッチの第１端子、第５スイッチの第２端子、第９スイッチの第１端子、第１０スイッチの第２端子と接続される。
第２抵抗は、一端に基準電圧が印加され、他端が、第４スイッチの第２端子、第５スイッチの第１端子、第９スイッチの第２端子、第１０スイッチの第１端子と接続される。
第１、第２抵抗の少なくとも一方の他端に生ずる信号が、振幅が離散化された被変調信号として出力される。
この態様によれば、離散化された１６ＱＡＭ信号を生成できる。

本発明の別の態様も、２ビット４値の同相ベースバンドデータと、２ビット４値の直交ベースバンドデータとを受け、１６値直交振幅変調を施して被変調信号を生成する直交振幅変調器に関する。直交振幅変調器は、発振器と、第１、第２否定排他的論理和ゲート、第１から第４排他的論理和ゲート、および第３から第６抵抗を備える。
発振器は、矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、同相キャリア信号に対して位相が１／４周期シフトした直交キャリア信号と、を生成する。
第１否定排他的論理和ゲートは、同相ベースバンドデータの第１ビットと第２ビットを受ける。
第１排他的論理和ゲートは、第１否定排他的論理和ゲートの出力と同相キャリア信号を受ける。
第２排他的論理和ゲートは、同相ベースバンドデータの第２ビットと同相キャリア信号を受ける。
第２否定排他的論理和ゲートは、直交ベースバンドデータの第１ビットと第２ビットを受ける。
第３排他的論理和ゲートは、第２否定排他的論理和ゲートの出力と直交キャリア信号を受ける。
第４排他的論理和ゲートは、直交ベースバンドデータの第２ビットと直交キャリア信号を受ける。
第３抵抗は、一端に第１排他的論理和ゲートの出力に応じた電圧が印加される。
第４抵抗は、一端に第２排他的論理和ゲートの出力に応じた電圧が印加される。
第５抵抗は、一端に第３排他的論理和ゲートの出力に応じた電圧が印加される。
第６抵抗は、一端に第４排他的論理和ゲートの出力に応じた電圧が印加される。
第４、第６抵抗の抵抗値は等しく、第３、第５抵抗の抵抗値は、第４、第６抵抗の２倍である。第３、第４、第５、第６抵抗の他端は共通に接続され、共通接続点に生ずる電圧を、振幅が離散化された被変調信号として出力する。

本発明の別の態様も、２ビット４値の同相ベースバンドデータと、２ビット４値の直交ベースバンドデータとを受け、１６値直交振幅変調を施して被変調信号を生成する直交振幅変調器に関する。直交振幅変調器は、発振器と、第１、第２否定排他的論理和ゲート、第１から第４排他的論理和ゲート、加算器およびＤ／Ａコンバータを備える。
発振器は、矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、同相キャリア信号に対して位相が１／４周期シフトした直交キャリア信号と、を生成する。
第１否定排他的論理和ゲートは、同相ベースバンドデータの第１ビットと第２ビットを受ける。
第１排他的論理和ゲートは、第１否定排他的論理和ゲートの出力と同相キャリア信号を受ける。
第２排他的論理和ゲートは、同相ベースバンドデータの第２ビットと同相キャリア信号を受ける。
第２否定排他的論理和ゲートは、直交ベースバンドデータの第１ビットと第２ビットを受ける。
第３排他的論理和ゲートは、第２否定排他的論理和ゲートの出力と直交キャリア信号を受ける。
第４排他的論理和ゲートは、直交ベースバンドデータの第２ビットと直交キャリア信号を受ける。
加算器は、第１、第２、第３、第４排他的論理和ゲートの出力を加算する。
Ｄ／Ａコンバータは、加算器の出力をアナログ信号に変換する。Ｄ／Ａコンバータの出力信号が、振幅が離散化された前記被変調信号として出力される。

この直交振幅変調器は、同相キャリア信号、直交キャリア信号のエッジごとにアサートされるタイミングパルスに応じて、加算器の出力をラッチするラッチ回路をさらに備えてもよい。

加算器は、第１排他的論理和ゲートの出力と第３排他的論理和ゲートの出力を受ける第５排他的論理和ゲートと、第２排他的論理和ゲートの出力と第４排他的論理和ゲートの出力を受ける第６排他的論理和ゲートと、第１排他的論理和ゲートの出力と第３排他的論理和ゲートの出力を受ける第１論理積ゲートと、第２排他的論理和ゲートの出力と第４排他的論理和ゲートの出力を受ける第２論理積ゲートと、第１論理積ゲートの出力と第６排他的論理和ゲートの出力を受ける第３論理積ゲートと、第１論理積ゲートの出力と第６排他的論理和ゲートの出力を受ける第７排他的論理和ゲートと、第２論理積ゲートの出力と第３論理積ゲートの出力を受ける第１論理和ゲートと、を含んでもよい。第５排他的論理和ゲートの出力、第７排他的論理和ゲートの出力、第１論理和ゲートの出力を、加算結果として出力してもよい。

Ｄ／Ａコンバータは、第１１から第１３スイッチ、第７、第８抵抗、第１、第２トランジスタおよび第１１、第１２、第１３電流源を含んでもよい。
第１１スイッチは、第１、第２、第３端子を含み、加算器の出力の第１ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第１２スイッチは、第１、第２、第３端子を含み、加算器の出力の第２ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第１３スイッチは、第１、第２、第３端子を含み、加算器の出力の第３ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。
第７抵抗、第８抵抗は、それぞれの一端の電位が固定される。第１トランジスタは、第７抵抗の他端と、第１１、第１２、第１３スイッチの共通接続された第２端子の間に設けられる。第２トランジスタは、第８抵抗の他端と、第１１、第１２、第１３スイッチの共通接続された第１端子の間に設けられる。第１１、第１２、第１３電流源はそれぞれ、第１１、第１２、第１３スイッチの第３端子に、電流を供給する。第１１、第１２、第１３電流源の電流値の比は、１：２：４であってよい。Ｄ／Ａコンバータは、第７、第８抵抗それぞれの他端の電位を出力する。

Ｄ／Ａコンバータは、一端に前記加算器の出力の第１ビットに応じた電圧が印加される第９抵抗と、一端に前記加算器の出力の第２ビットに応じた電圧が印加される第１０抵抗と、一端に前記加算器の出力の第３ビットに応じた電圧が印加される第１１抵抗と、を含んでもよい。第９、第１０、第１１抵抗の抵抗値の比は、４：２：１であってもよく、それぞれの他端は共通に接続され、共通接続点に生ずる電圧が出力されてもよい。

Ｄ／Ａコンバータは、加算器の出力をサーモメータコードに変換するエンコーダと、エンコーダの出力の各ビットを、等しい重み付けで電流加算する電流加算回路と、を含んでもよい。

Ｄ／Ａコンバータは、加算器の出力をサーモメータコードに変換するエンコーダと、エンコーダの出力の各ビットを、等しい重み付けで電圧加算する電圧加算回路と、を含んでもよい。

本発明の別の態様は、被試験デバイスにデジタル多値変調された試験信号を供給する試験装置に関する。この試験装置は、同相、直交ベースバンドデータを含む試験データを生成するパターン発生器と、試験データを受け、被変調信号を生成する上述のいずれかの態様の直交振幅変調器と、を備える。

本発明の更に別の態様は、半導体装置に関する。この装置は、複数の入出力ポートを有する機能デバイスと、機能デバイスの入出力ポートから出力されるデータをデジタル変調し、外部へと出力する上述の何れかの態様の直交振幅変調器と、を備える。

多値Ｎ^２（Ｎは自然数）直交振幅変調された信号を生成する直交振幅変調方法であって、以下の処理を行う。
１． 矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、同相キャリア信号と位相が１／４周期シフトした直交キャリア信号を生成する。
２． 伝送すべきデジタルＮ値の同相ベースバンドデータを離散的なアナログ同相ベースバンド信号に変換する。
３． 伝送すべきデジタルＮ値の直交ベースバンドデータを離散的なアナログ直交ベースバンド信号に変換する。
４． アナログ同相ベースバンド信号に同相キャリア信号を乗算し、同相被変調信号を生成する。
５． アナログ直交ベースバンド信号に直交キャリア信号を乗算し、直交被変調信号を生成する。
６． 同相被変調信号と直交被変調信号を合成し、振幅が離散的な値をとる被変調信号を生成する。
各ステップの順序は限定されず、処理に支障を来さない範囲で入れ換えることができる。

被変調信号の振幅は、（２Ｎ−１）値に離散化されてもよい。この場合、回路規模を抑制できる。

アナログ直交ベースバンド信号、アナログ同相ベースバンド信号に変換するステップはそれぞれ、対応するＮ値のベースバンドデータを、等間隔に量子化された電圧値もしくは電流値に変換してもよい。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様の直交振幅変調器は、ロジック回路でインプリメントできる。

実施の形態に係る直交振幅変調器を利用した伝送システムの構成を示す回路図である。 ＩＱベースバンドデータの組み合わせと、それに対応する被変調信号Ｍの関係を示す図である。 直交振幅変調器の動作を示すタイムチャートである。 図４（ａ）〜（ｃ）は、第１の変形例に係る多値ドライバの構成を示す回路図である。 第２の変形例に係る直交振幅変調器の構成を示す回路図である。 第３の変形例に係る直交振幅変調器の構成を示す回路図である。 リタイミングパルス発生部の動作を示すタイムチャートである。 デジタル加算器の構成例を示す回路図である。 図９（ａ）、（ｂ）は、図６の７値Ｄ／Ａコンバータの構成例を示す図である。 図１０（ａ）、（ｂ）は、図６の７値Ｄ／Ａコンバータの別の構成例を示す図である。 実施の形態に係る直交振幅変調器を搭載した試験装置の構成を示すブロック図である。

符号の説明

１００…直交振幅変調器、１０２…伝送チャネル、１０４…ベースバンドデータ生成部、２００…復調器、３００…伝送システム、４００…試験装置、１０…発振器、１１…多値ドライバ、１２…Ｄ／Ａコンバータ、１６…加算器、１８…ミキサ、２０…加算器、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、ＳＷ４…第４スイッチ、ＳＷ５…第５スイッチ、ＳＷ６…第６スイッチ、ＳＷ７…第７スイッチ、ＳＷ８…第８スイッチ、ＳＷ９…第９スイッチ、ＳＷ１０…第１０スイッチ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、ＣＳ１…第１電流源、ＣＳ２…第２電流源、ＣＳ３…第３電流源、ＣＳ４…第４電流源、ＸＮＯＲ１…第１否定排他的論理和ゲート、ＸＮＯＲ２…第２否定排他的論理和ゲート、ＸＯＲ１…第１排他的論理和ゲート、ＸＯＲ２…第２排他的論理和ゲート、ＸＯＲ３…第３排他的論理和ゲート、ＸＯＲ４…第４排他的論理和ゲート、ＸＯＲ５…第５排他的論理和ゲート、ＸＯＲ６…第６排他的論理和ゲート、ＸＯＲ７…第７排他的論理和ゲート、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗、Ｒ６…第６抵抗、ＤＲ…ドライバ、３０…デジタル加算器、３２…７値Ｄ／Ａコンバータ、３４…リニアアンプ、３６…リタイミングパルス発生部、Ｒ７…第７抵抗、Ｒ８…第８抵抗。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る直交振幅変調器１００を利用した伝送システム３００の構成を示す回路図である。伝送システム３００は、直交振幅変調器１００、伝送チャネル１０２、ベースバンドデータ生成部１０４、復調器２００を備える。直交振幅変調器１００は、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなどの、多値直交振幅変調された被変調信号Ｍを生成し、伝送チャネル１０２を介して復調器２００へと送信する。ここでは一般化して、Ｎ^２値の直交振幅変調を行うものとする。伝送システム３００は、一例として異なる半導体デバイス間のデータ伝送に利用される。この場合、ベースバンドデータ生成部１０４および直交振幅変調器１００は、送信側の半導体デバイスに搭載され、復調器２００は受信側の半導体デバイスに搭載される。

ベースバンドデータ生成部１０４は、ｍビット（ｍは自然数）の同相ベースバンドデータと、ｍビットの直交ベースバンドデータを生成する。各ベースバンドデータをバイナリ形式のデジタルアナログ変換器を用いてアナログ信号に変換すると、アナログベースバンド信号は、それぞれ、Ｎ＝２^ｍ値をとりうる。図１では、ｍ＝２の場合が例示されており、各ベースバンドデータは、２ビット（Ｂ０，Ｂ１）および（Ｂ２，Ｂ３）と表記され、１６値ＱＡＭを実行する回路が示されるが、その他の６４ＱＡＭ、２５６ＱＡＭにも本発明は有効である。なお、各ベースバンドデータは、必ずしも２^ｍ値をとる必要はなく、任意の自然数であってもよい。一般的には、ＩＱのベースバンド成分はそれぞれ、偶数値をとるように信号設計されるが、実施の形態に係る直交振幅変調器１００では、奇数であってもかまわず、ゼロ点にシンボルが配置されてもよい。ゼロ点にシンボル点が配置された場合であっても、後述の多値ドライバを介して出力することにより、線形性（歪み）が問題となることはなく、復調側においてもシンボルを抽出することが可能である。

直交振幅変調器１００は、（２^ｍ）値の同相ベースバンドデータ（Ｂ１，Ｂ０）と、（２^ｍ）値の直交ベースバンドデータ（Ｂ３，Ｂ２）と、を受け、（２^ｍ）^２値直交振幅変調が施された被変調信号Ｍを生成する。直交振幅変調器１００は、発振器１０ｉ、１０ｑと多値ドライバ１１（１２ｉ、１２ｑ、１６ｉ、１６ｑ、１８ｉ、１８ｑ、２０）を備える。

従来の直交振幅変調器がキャリア信号として正弦波、余弦波を利用していたのと異なり、実施の形態に係る直交振幅変調器１００は、矩形波、台形波もしくはこれらに類する波形のキャリア信号を利用する。「矩形波、台形波もしくはこれらに類する波形」とは、周期のピークおよびボトムにおいて、一定値をとる信号とも解される。

発振器１０ｉ、１０ｑはそれぞれ、矩形波、台形波もしくはこれらに類する波形の同相キャリア信号ＲｅｃＳｉｎと、同相キャリア信号ＲｅｃＳｉｎに対して位相が１／４周期シフトした直交キャリア信号ＲｅｃＣｏｓを生成する。

多値ドライバ１１は、以下の処理を実行する。
１． 同相ベースバンドデータ（Ｂ１，Ｂ０）に応じた離散的な電圧レベルまたは電流レベルを有するアナログ同相ベースバンド信号ＢＢＩにより同相キャリア信号ＲｅｃＳｉｎを振幅変調して同相被変調信号ＭＩを生成する。また、直交ベースバンドデータ（Ｂ３，Ｂ２）に応じた離散的な電圧レベルまたは電流レベルを有するアナログ直交ベースバンド信号ＢＢＱにより直交キャリア信号ＲｅｃＣｏｓを振幅変調して直交被変調信号ＭＱを生成する。さらに同相被変調信号ＭＩと直交被変調信号ＭＱを合成し、振幅が離散的な値をとる被変調信号Ｍを生成する。

同相・直交キャリア信号ＲｅｃＳｉｎ、ＲｅｃＣｏｓの周波数（キャリア周波数）と、ベースバンドデータの周波数（シンボルレート）は、一致してもよいし、キャリア周波数はシンボルレートの整数倍であってもよい。

「矩形波、台形波もしくはこれらに類する波形」とは、周期のピークおよびボトムにおいて、一定値をとる信号とも解される。この態様では、キャリア信号として、正弦波（余弦波）の代わりに矩形波や台形波を用いることにより、振幅方向に離散化（量子化）された被変調信号が生成される。この直交振幅変調器は、ロジック回路を主体としてインプリメントすることができる。

多値ドライバ１１は、Ｄ／Ａコンバータ１２ｉ、１２ｑ、加算器１６ｉ、１６ｑ、ミキサ１８ｉ、１８ｑ、加算器２０を備える。

Ｄ／Ａコンバータ１２ｉ、１２ｑはそれぞれ、ベースバンドデータ（Ｂ１，Ｂ０）、（Ｂ３、Ｂ２）をアナログベースバンド信号ＢＢＩ、ＢＢＱに変換する。アナログベースバンド信号ＢＢＩ、ＢＢＱはそれぞれ、対応するベースバンドデータ（Ｂ１，Ｂ０）、（Ｂ３、Ｂ２）を、等間隔に量子化された電圧値もしくは電流値を有する。ベースバンドデータとアナログベースバンド信号の振幅の対応関係は以下の通りである。
（Ｂ１，Ｂ０） ＢＢＩ
（０，０） −１
（０，１） ＋１
（１，０） −３
（１，１） ＋３

この場合、後述するように、最終的に得られる被変調信号Ｍは、（２Ｎ−１）＝（２×２^ｍ−１）値に離散化され、これは最小値となるため、回路規模を抑制できる。なおベースバンドデータ（Ｂ１，Ｂ０）は、隣接するシンボル同士で、ベースバンドデータが１ビットだけ異なるようにハミング符号化されている。Ｑ相側についても同様である。

加算器１６ｉ、１６ｑはそれぞれ、対応するキャリア信号ＲｅｃＳｉｎ、ＲｅｃＣｏｓを適切なレベルにシフトさせる。キャリア信号ＲｅｃＳｉｎ、ＲｅｃＣｏｓがピークレベルが１、ボトムレベルが０に正規化されていると仮定すれば、加算器１６ｉ、１６ｑは、キャリア信号を負方向に０．５シフトさせる。なお、加算器１６ｉ、１６ｑは以下の解析の便宜と理解の容易のために示されたものであり、現実の回路ブロックとして存在する必要はない。

ミキサ１８ｉ、１８ｑはそれぞれ、アナログベースバンド信号ＢＢＩ、ＢＢＱを、対応するキャリア信号ＲｅｃＳｉｎ、ＲｅｃＣｏｓと乗算する。すなわちミキサ１８は、ベースバンド信号を変調信号として、キャリア信号を振幅変調する。ミキサ１８ｉ、１８ｑからはそれぞれ、被変調信号ＭＩ、ＭＱが出力される。

加算器２０は、Ｉ相側の被変調信号ＭＩと、Ｑ相側の被変調信号ＭＱを加算する。このようにして生成される被変調信号Ｍは、以下の数式で表現される。

Ｍ＝ＭＩ＋ＭＱ
ＭＩ＝ＢＢＩ×（ＲｅｃＳｉｎ−０．５）
ＭＱ＝ＢＢＱ×（ＲｅｃＣｏｓ−０．５）
ＢＢＩ＝（１＋２×Ｂ１）×（２×Ｂ０−１）
ＢＢＱ＝（１＋２×Ｂ３）×（２×Ｂ２−１）

以上の式を整理すれば、
Ｍ＝（１＋２×Ｂ１）×（２×Ｂ０−１）×（ＲｅｃＳｉｎ−０．５）
＋（１＋２×Ｂ３）×（２×Ｂ２−１）×（ＲｅｃＣｏｓ−０．５） …（１）
を得る。

図２は、各ベースバンドデータ（Ｂ１，Ｂ０）、（Ｂ３，Ｂ２）の組み合わせと、それに対応する被変調信号Ｍの関係を示す。上述したように、シンボル点が等間隔となるようにアナログベースバンド信号ＢＢＩ、ＢＢＱを離散化（量子化）し、矩形もしくは台形のキャリア信号を用いることにより、被変調信号Ｍの振幅は、（３，２，１，０，−１，−２，−３）のいずれかの値をとるように離散化される。つまり、アナログ高周波回路よりもむしろ、デジタル（ロジック）回路による実装に適しているといえる。

図３は、直交振幅変調器１００の動作を示すタイムチャートである。最下段に示される被変調信号Ｍ’は、９０ｃｍの差動ストリップラインを伝搬した被変調信号の波形を示す。被変調信号Ｍに対して、伝送チャネル１０２はローパスフィルタとして作用するため、復調器２００に到達する被変調信号Ｍ’は、キャリア信号として正弦波を用いた場合の１６ＱＡＭの被変調信号と似た波形となることがわかる。なお、復調器２００は、波形がなまっていても、なまっていなくても、被変調信号Ｍを復調できる。

図１に戻る。復調器２００は一般的な直交復調器の構成を有している。復調器２００は、アンプ２０２、発振器２０４、移相器２０６、ミキサ２０８ｉ、２０８ｑ、ローパスフィルタ２１０ｉ、２１０ｑ、Ａ／Ｄコンバータ２１２ｉ、２１２ｑを含む。発振器２０４は、基準となる周期信号（ここでは正弦波信号とする）ｓｉｎを生成する。移相器２０６は正弦波信号ｓｉｎの位相を９０度シフトし、周期信号ｓｉｎと直交する周期信号ｃｏｓを生成する。アンプ２０２は受信した被変調信号Ｍ’を増幅する。ミキサ２０８ｉ、２０８ｑは、受信した被変調信号Ｍ’に、周期信号ｓｉｎ、ｃｏｓをそれぞれ掛け合わせ、アナログのベースバンド成分を抽出する。ローパスフィルタ２１０ｉ、２１０ｑはそれぞれ、ミキサ２０８ｉ、２０８ｑの出力の高周波成分を除去する。Ａ／Ｄコンバータ２１２ｉ、２１２ｑは、対応するローパスフィルタ２１０ｉ、２１０ｑの出力を、アナログ／デジタル変換する。かくして、直交振幅変調器１００において生成されたベースバンドデータＢ０〜Ｂ３が復調される。

続いて、図１の多値ドライバ１１（直交振幅変調器１００）の変形例を説明する。

図４（ａ）〜（ｃ）は、第１の変形例に係る多値ドライバ１１ａの構成を示す回路図である。
図４（ａ）は、多値ドライバ１１ａの構成を、図４（ｂ）は、多値ドライバ１１ａに使用されるスイッチＳＷの動作状態を、図４（ｃ）はスイッチＳＷの構成例を示す。

多値ドライバ１１ａは、第１から第１０スイッチＳＷ１〜ＳＷ１０と、第１から第４電流源ＣＳ１〜ＣＳ４および第１、第２抵抗Ｒ１、Ｒ２を備える。

図４（ｂ）に示すように、各スイッチＳＷ１〜ＳＷ１０は、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３を含み、入力された制御信号の値に応じて、第１端子Ｔ１と第３端子Ｔ３間、または第２端子Ｔ２と第３端子Ｔ３間が導通する。図４（ｃ）に示すように、たとえばスイッチＳＷは、ＭＯＳＦＥＴあるいはバイポーラトランジスタの差動トランジスタ対で構成可能である。同じ機能が実現できれば、スイッチＳＷは図４（ｃ）のそれらには限定されない。

図４（ａ）に戻る。多値ドライバ１１ａは、いわゆるギルバートセルミキサ回路を利用しており、同相成分側と直交成分側で同様に構成される。

第１スイッチＳＷ１は、同相ベースバンドデータの第１ビットＢ１に応じて、導通状態が制御される。第１電流源ＣＳ１は、第１スイッチＳＷ１の第３端子Ｔ３に接続され、所定の基準電流Ｉを生成する。第２スイッチＳＷ２は、第３端子Ｔ３が第１スイッチＳＷ１の第１端子Ｔ１と接続され、同相ベースバンドデータの第２ビットＢ０に応じて、導通状態が制御される。

第３スイッチＳＷ３は、第３端子Ｔ３が第１スイッチＳＷ１の第２端子Ｔ２と接続され、同相ベースバンドデータの第２ビットＢ０に応じて、導通状態が制御される。第２電流源ＣＳ２は、第３スイッチＳＷ３の第３端子Ｔ３に接続され、基準電流Ｉの２倍の電流２×Ｉを生成する。

第４スイッチＳＷ４は、第３端子Ｔ３が第２スイッチＳＷ２の第２端子Ｔ２および第３スイッチＳＷ３の第１端子Ｔ１と接続され、同相キャリア信号ＲｅｃＳｉｎに応じて、導通状態が制御される。

第５スイッチＳＷ５は、第３端子Ｔ３が第２スイッチＳＷ２の第１端子Ｔ１および第３スイッチＳＷ３の第２端子Ｔ２と接続され、同相キャリア信号ＲｅｃＳｉｎに応じて、導通状態が制御される。第６スイッチＳＷ６は、直交ベースバンドデータの第１ビットに応じて、第１端子と第３端子間、または第２端子と第３端子間が導通する。

直交成分側のスイッチＳＷ６〜ＳＷ１０、電流源ＣＳ３、ＣＳ４はそれぞれ、同相成分側のスイッチＳＷ１〜ＳＷ５、電流源ＣＳ１、ＣＳ２と対応している。

第１抵抗Ｒ１は、その一端に、安定化された基準電圧ＶＨが印加され、その他端が、第４スイッチＳＷ４の第１端子Ｔ１、第５スイッチＳＷ５の第２端子Ｔ２、第９スイッチＳＷ９の第１端子Ｔ１、第１０スイッチＳＷ１０の第２端子Ｔ２と接続される。
第２抵抗Ｒ２は、その一端に基準電圧ＶＨが印加され、その他端が、第４スイッチＳＷ４の第２端子Ｔ２、第５スイッチＳＷ５の第１端子Ｔ１、第９スイッチＳＷ９の第２端子Ｔ２、第１０スイッチＳＷ１０の第１端子Ｔ１と接続される。
第１抵抗Ｒ１、第２抵抗Ｒ２の他端に生ずる信号Ｍ、ＭＢの少なくとも一方が、振幅が離散化された被変調信号Ｍとして出力される。信号Ｍ、ＭＢは相補的な差動信号であるから、差動形式にて両方を出力してもよい。

図４（ａ）の多値ドライバ１１ａの各要素は、図１の多値ドライバ１１の各要素と対応づけることができる。すなわち、電流源ＣＳ１、ＣＳ２およびスイッチＳＷ１〜ＳＷ３が、図１のＤ／Ａコンバータ１２ｉであり、ノードｎ３、ｎ４には、同相ベースバンドデータＢ１、Ｂ０に応じた電流が流れる。

また、Ｄ／Ａコンバータ１２ｉに相当する部分に、第４スイッチＳＷ４、第５スイッチＳＷ５および第１抵抗Ｒ１、第２抵抗Ｒ２の構成が加わると、ダブルバランス型のギルバートセルミキサとして把握されるため、図１のミキサ１８ｉと対応づけることができる。直交成分側についても同様である。

同相成分側と直交成分側のギルバートセルミキサは、負荷である第１抵抗Ｒ１、第２抵抗Ｒ２が共通であるため、第１抵抗Ｒ１、第２抵抗Ｒ２に生ずる電圧降下は、同相成分側の乗算結果と、直交成分側の乗算結果の和となる。すなわち、共通利用される第１抵抗Ｒ１、第２抵抗Ｒ２は、図１の加算器２０と対応づけることができる。

図４（ａ）の多値ドライバ１１ａの動作は以下の通りである。
同相成分側の電流に着目する。データＢ１が０のとき、ノードｎ２側に電流Ｉが、ノードｎ１側に電流２Ｉが流れる。データＢ１が１のとき、ノードｎ２側に電流は流れず、ノードｎ１側には電流３Ｉが流れる。
この関係を式で表すと、
ｉ（ｎ１）＝Ｉ×（２＋Ｂ１）
ｉ（ｎ２）＝Ｉ×（１−Ｂ１）
他のノードｎ３、ｎ４、ＭＩ、ＭＩＢに流れる電流は、
ｉ（ｎ３）＝ｉ（ｎ１）×Ｂ０＋ｉ（ｎ２）×（１−Ｂ０）
ｉ（ｎ４）＝ｉ（ｎ１）×（１−Ｂ０）＋ｉ（ｎ２）×Ｂ０
ｉ（ＭＩ）＝ｉ（ｎ３）×ＲｅｃＳｉｎ＋ｉ（ｎ４）×（１−ＲｅｃＳｉｎ）
ｉ（ＭＩＢ）＝ｉ（ｎ３）×（１−ＲｅｃＳｉｎ）＋ｉ（ｎ４）×ＲｅｃＳｉｎ
ここで差動の電流成分ｉ（ＭＩ）−ｉ（ＭＩＢ）を求めると、
ｉ（ＭＩ）−ｉ（ＭＩＢ）＝
ｉ（ｎ３）×ＲｅｃＳｉｎ＋ｉ（ｎ４）×（１−ＲｅｃＳｉｎ）
−｛ｉ（ｎ３）×（１−ＲｅｃＳｉｎ）＋ｉ（ｎ４）×ＲｅｃＳｉｎ｝
＝Ｉ×（２×Ｂ１＋１）×（２×Ｂ０−１）×（２×ＲｅｃＳｉｎ−１）
を得る。同様に、直交成分側についての差動の電流成分ｉ（ＭＱ）−ｉ（ＭＱＢ）を求めると、
ｉ（ＭＱ）−ｉ（ＭＱＢ）＝
＝Ｉ×（２×Ｂ３＋１）×（２×Ｂ２−１）×（２×ＲｅｃＣｏｓ−１）
を得る。

出力ノードに着目すると、
ｉ（Ｍ）＝ｉ（ＭＩＢ）＋ｉ（ＭＱＢ）
ｉ（ＭＢ）＝ｉ（ＭＩ）＋ｉ（ＭＱ）
ｖ（Ｍ）＝ＶＨ−Ｒ×ｉ（Ｍ）
ｖ（ＭＢ）＝ＶＨ−Ｒ×ｉ（ＭＢ）

したがって差動振幅は、
ｖ（Ｍ）−ｖ（ＭＢ）＝Ｒ×｛ｉ（ＭＩ）＋ｉ（ＭＱ）−ｉ（ＭＩＢ）−ｉ（ＭＱＢ）｝
＝Ｉ×Ｒ×｛（２×Ｂ１＋１）×（２×Ｂ０−１）×（２×ＲｅｃＳｉｎ−１）
＋（２×Ｂ３＋１）×（２×Ｂ２−１）×（２×ＲｅｃＣｏｓ−１）｝ …（２）
を得る。

式（２）において、Ｉ×Ｒ＝０．５とおけば、式（１）と完全に等価であることから、図４（ａ）の多値ドライバ１１ａによれば、離散化された１６ＱＡＭ信号を好適に生成できることがわかる。

図５は、第２の変形例に係る直交振幅変調器１００ｂの構成を示す回路図である。図５の直交振幅変調器１００ｂは、純粋なロジック回路として構成される点が特徴である。直交振幅変調器１００ｂは、発振器１０ｉ、１０ｑと、多値ドライバ１１ｂで構成される。

多値ドライバ１１ｂは、いくつかの論理ゲートおよび第３抵抗Ｒ３〜第６抵抗Ｒ６を含む。
第１否定排他的論理和ゲートＸＮＯＲ１は、同相ベースバンドデータの第１ビットＢ１と第２ビットＢ２を受ける。第１排他的論理和ゲートＸＯＲ１は、第１否定排他的論理和ゲートＸＮＯＲ１の出力と同相キャリア信号ＲｅｃＳｉｎを受ける。第２排他的論理和ゲートＸＯＲ２は、同相ベースバンドデータの第２ビットＢ０と同相キャリア信号ＲｅｃＳｉｎを受ける。第２否定排他的論理和ゲートＸＮＯＲ２は、直交ベースバンドデータの第１ビットＢ３と第２ビットＢ２を受ける。第３排他的論理和ゲートＸＯＲ３は、第２否定排他的論理和ゲートＸＮＯＲ２の出力と直交キャリア信号ＲｅｃＣｏｓを受ける。第４排他的論理和ゲートＸＯＲ４は、直交ベースバンドデータの第２ビットＢ２と直交キャリア信号ＲｅｃＣｏｓを受ける。ドライバＤＲ１〜ＤＲ４はそれぞれ、第３抵抗Ｒ３〜第６抵抗Ｒ６の対応する一端に、対応する排他的論理和ゲートＸＯＲ１〜ＸＯＲ４の出力に応じた電圧ＡＢ０〜ＡＢ３を印加する。電圧ＡＢ０〜ＡＢ３はそれぞれ、ローレベル（０ボルト）またはハイレベル（Ａボルト）の２値をとる。したがってドライバＤＲはＣＭＯＳバッファで構成できる。排他的論理和ゲートＸＯＲ１〜ＸＯＲ４が十分な駆動能力を有する場合、ドライバＤＲ１〜ＤＲ４は不要である。第４抵抗Ｒ４、第６抵抗Ｒ６の抵抗値は等しく、第３抵抗Ｒ３、第５抵抗Ｒ５の抵抗値は、第４抵抗Ｒ４、第６抵抗Ｒ６の２倍である。第３抵抗Ｒ３〜第６抵抗Ｒ６の他端は共通に接続され、共通接続点に生ずる電圧が、振幅が離散化された被変調信号Ｍとして出力される。

図５の直交振幅変調器１００ｂによって、図１の直交振幅変調器１００と等価的な処理が実現される理由は、以下の考察から明らかになる。

被変調信号Ｍは、
Ｍ＝Ａ／６×（ＬＢ０＋２×ＬＢ１＋ＬＢ２＋２×ＬＢ３） …（３．１）

ＸＯＲゲートの入出力関係から、
ＬＢ０＝ＫＢ０×（１−ＲｅｃＳｉｎ）＋（１−ＫＢ０）×ＲｅｃＳｉｎ
＝ＫＢ０×（１−２×ＲｅｃＳｉｎ）＋ＲｅｃＳｉｎ
ＬＢ１＝ＫＢ１×（１−ＲｅｃＳｉｎ）＋（１−ＫＢ１）×ＲｅｃＳｉｎ
＝ＫＢ１×（１−２×ＲｅｃＳｉｎ）＋ＲｅｃＳｉｎ

ＸＮＯＲゲートの入出力関係から、
ＫＢ０＝１−Ｂ１×（１−Ｂ０）−Ｂ０×（１−Ｂ１）
＝１−Ｂ０−Ｂ１×（１−２×Ｂ０）
ＫＢ１＝Ｂ０

以上をまとめると、同相成分側において、
ＬＢ０＋２×ＬＢ１
＝ＫＢ０×（１−２×ＲｅｃＳｉｎ）＋２×ＫＢ１×（１−２×ＲｅｃＳｉｎ）＋３×ＲｅｃＳｉｎ
＝（１−２×ＲｅｃＳｉｎ）×（−Ｂ１×（１−２×Ｂ０）＋１＋Ｂ０）＋３×ＲｅｃＳｉｎ
＝（１−２×ＲｅｃＳｉｎ）×（−０．５×（２×Ｂ１＋１）×（１−２×Ｂ０）＋３／２）＋３×ＲｅｃＳｉｎ
＝−０．５×（１−２×ＲｅｃＳｉｎ）×（２×Ｂ１＋１）×（１−２×Ｂ０）＋３／２ …（３．２）
を得る。

同様に、直交成分側において、式（３．３）を得る。
ＬＢ２＋２×ＬＢ３＝−０．５×（１−２×ＲｅｃＣｏｓ）×（２×Ｂ３＋１）×（１−２×Ｂ２）＋３／２ …（３．３）

式（３．２）、（３．３）を式（３．１）に代入すると、式（３．４）を得る。
Ｍ＝Ａ／２−Ａ／１２×｛（２×ＲｅｃＳｉｎ−１）×（２×Ｂ１＋１）×（２×Ｂ０−１）＋（２×ＲｅｃＣｏｓ−１）×（２×Ｂ３＋１）×（２×Ｂ２−１）｝ …（３．４）

式（３．４）は、オフセット項を含んだり、符号が反転しているが、本質的には式（１）と等価であることが理解される。つまり図５の直交振幅変調器１００ｂによれば、図１の直交振幅変調器１００と同様に、離散化された１６ＱＡＭ信号を生成できる。

図５の直交振幅変調器１００ｂは、ベースバンドデータとキャリア信号の乗算を先に実行する。その後、乗算結果を足し合わせることにより、デジタル／アナログ変換に相当する処理を行う。

図５の直交振幅変調器１００ｂと図１の直交振幅変調器１００の構成要素は以下のように対応づけられる。すなわち同相成分側に着目すると、図５のゲートＸＯＲ１、ＸＯＲ２は、図１のミキサ１８ｉに対応する。図５のドライバＤＲ１、ＤＲ２、抵抗Ｒ３、Ｒ４は、図１のＤ／Ａコンバータ１２ｉに対応する。また、図５の抵抗Ｒ３〜Ｒ６は、図１の加算器２０に対応すると把握できる。

なお、被変調信号Ｍが発生する出力ノードに、特性インピーダンスＺ０の伝送線路が接続される場合、Ｒ＝３×Ｚ０とすることによりインピーダンス整合をとることができ、好ましい。

図６は、第３の変形例に係る直交振幅変調器１００ｃの構成を示す回路図である。直交振幅変調器１００ｃは、発振器１０ｉ、１０ｑ、多値ドライバ１１ｃを含む。
図５の直交振幅変調器１００ｂは、式（３．１）で表されるアナログ的な加算を実行する回路であった。これに対して、図６の直交振幅変調器１００ｃは、デジタル的な加算を行い、その後にＤ／Ａ変換する点で異なっている。

多値ドライバ１１ｃは、論理ゲートＸＮＯＲ１、ＸＮＯＲ２、ＸＯＲ１〜ＸＯＲ４、デジタル加算器３０、ラッチＬ１〜Ｌ３、７値Ｄ／Ａコンバータ３２、リニアアンプ３４、リタイミングパルス生成部３６を含む。

否定排他的論理和ゲートＸＮＯＲ１、ＸＮＯＲ２、排他的論理和ゲートＸＯＲ１〜ＸＯＲ４および発振器１０ｉ、１０ｑの接続形態は図５のそれと同様である。
デジタル加算器３０は、排他的論理和ゲートＸＯＲ１〜ＸＯＲ４の出力データＬＢ０〜ＬＢ３を加算する。ラッチＬ１〜Ｌ３は、リタイミングパルス発生部３６により生成されるリタイミングパルスＲＥＴのタイミングで、デジタル加算器３０からのデータＢ２〜Ｂ０をラッチする。リタイミングパルスＲＥＴは、同相キャリア信号ＲｅｃＳｉｎ、直交キャリア信号ＲｅｃＣｏｓのポジティブエッジおよびネガティブエッジごとにアサートされる。

たとえばリタイミングパルスＲＥＴは、図６のリタイミングパルス発生部３６により好適に生成できる。リタイミングパルス発生部３６は、論理ゲートＮＯＴ１、ＮＯＴ２、パルサーＰ１〜Ｐ４、遅延回路Ｄ１〜Ｄ４およびゲートＯＲ１０を含む。
ゲートＮＯＴ１、ＮＯＴ２は、キャリア信号ＲｅｃＳｉｎ、ＲｅｃＣｏｓを反転する。パルサーＰ１〜Ｐ４はそれぞれ、入力された信号のポジティブエッジから所定時間、ハイレベルとなるパルスを生成する。

遅延回路Ｄ１〜Ｄ４はそれぞれ、対応するパルサーＰ１〜Ｐ４からのパルスに、所定の遅延を与える。ゲートＯＲ１０は、遅延回路Ｄ１〜Ｄ４の論理和をリタイミングパルスＲＥＴとして出力する。図７は、リタイミングパルス発生部３６の動作を示すタイムチャートである。

図６に戻る。７値Ｄ／Ａコンバータ３２は、ラッチＬ１〜Ｌ３に保持される３ビットのデータＢ２〜Ｂ０をアナログ信号に変換する。リニアアンプ３４は、７値Ｄ／Ａコンバータ３２の出力を必要に応じて増幅し、振幅が７段階に離散化された被変調信号Ｍとして出力する。なお、７値Ｄ／Ａコンバータ３２が十分な負荷駆動能力を有する場合、リニアアンプ３４は省略することができる。

図８は、デジタル加算器３０の構成例を示す回路図である。デジタル加算器３０は、いわゆるリプルキャリーアダーであり、論理ゲートＸＯＲ５、ＸＯＲ７、ＡＮＤ１〜ＡＮＤ３、ＯＲ１を含む。

第５排他的論理和ゲートＸＯＲ５は、第１排他的論理和ゲートＸＯＲ１の出力ＬＢ０と第３排他的論理和ゲートＸＯＲ３の出力ＬＢ２を受ける。第６排他的論理和ゲートＸＯＲ６は、第２排他的論理和ゲートＸＯＲ２の出力ＬＢ１と第４排他的論理和ゲートＸＯＲ４の出力ＬＢ３を受ける。第１論理積ゲートＡＮＤ１は、第１排他的論理和ゲートＸＯＲ１の出力ＬＢ０と第３排他的論理和ゲートＸＯＲ３の出力ＬＢ２を受ける。第２論理積ゲートＡＮＤ２は、第２排他的論理和ゲートＸＯＲ２の出力ＬＢ１と第４排他的論理和ゲートＸＯＲ４の出力ＬＢ３を受ける。第３論理積ゲートＡＮＤ３は、第１論理積ゲートＡＮＤ１の出力と第６排他的論理和ゲートＸＯＲ６の出力を受ける。第７排他的論理和ゲートＸＯＲ７は、第１論理積ゲートＡＮＤ１の出力と第６排他的論理和ゲートＸＯＲ６の出力を受ける。第１論理和ゲートＯＲ１は、第２論理積ゲートＡＮＤ２の出力と第３論理積ゲートＡＮＤ３の出力を受ける。第５排他的論理和ゲートＸＯＲ５の出力Ｂ０、第７排他的論理和ゲートＸＯＲ７の出力Ｂ１、第１論理和ゲートＯＲ１の出力Ｂ２が、加算結果として出力される。

図９（ａ）、（ｂ）は、図６の７値Ｄ／Ａコンバータ３２の構成例を示す図である。図９（ａ）の７値Ｄ／Ａコンバータ３２は電流加算型であり、スイッチＳＷ１１〜ＳＷ１３、電流源ＣＳ１１〜ＣＳ１３、トランジスタＭ１、Ｍ２、抵抗Ｒ７、Ｒ８を備える。各スイッチＳＷ１１〜ＳＷ１３の動作は、図４（ｂ）に示す通りである。

第１１スイッチＳＷ１１〜第１３スイッチＳＷ１３はそれぞれ、デジタル加算器３０の出力の第１ビットＢ０〜Ｂ２に応じて導通状態が制御される。
第７抵抗Ｒ７、第８抵抗Ｒ８は、それぞれの一端の電位が固定される。第１トランジスタＭ１は、第７抵抗Ｒ７の他端と、スイッチＳＷ１１〜ＳＷ１３の共通接続された第２端子（Ｔ２）の間に設けられる。第２トランジスタＭ２は、第８抵抗Ｒ８の他端と、スイッチＳＷ１１〜ＳＷ１３の共通接続された第１端子（Ｔ１）の間に設けられる。電流源ＣＳ１１〜ＣＳ１３は、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３それぞれの第３端子（Ｔ３）に、電流を供給する。電流源ＣＳ１１、ＣＳ１２、ＣＳ１３の電流値の比は、１：２：４に設定される。Ｄ／Ａコンバータ３２は、第７抵抗Ｒ７、第８抵抗Ｒ８それぞれの他端の電位ＴＸ、／ＴＸを差動形式で出力する。

図９（ｂ）の７値Ｄ／Ａコンバータ３２は、電圧加算型であり、複数の抵抗Ｒ９〜Ｒ１１、ドライバＤＲ９〜ＤＲ１１を備える。ドライバＤＲ９〜ＤＲ１１はそれぞれ、デジタル加算器３０からのデータＢ２〜Ｂ０に応じた２値の電圧を生成する。抵抗Ｒ９〜Ｒ１１はそれぞれの一端には、対応するドライバＤＲ９〜ＤＲ１１からの電圧が印加される。抵抗Ｒ９〜Ｒ１１の他端は共通に接続されている。抵抗Ｒ９、Ｒ１０、Ｒ１１の抵抗値の比は、４：２：１に設定される。抵抗Ｒ９〜Ｒ１１の共通接続点の電位が出力される。

図１０（ａ）、（ｂ）は、図６の７値Ｄ／Ａコンバータ３２の別の構成例を示す図である。

図１０（ａ）のＤ／Ａコンバータ３２は、デジタル加算器３０の出力Ｂ２〜Ｂ０をサーモメータコードに変換するエンコーダ４０と、エンコーダ４０の出力ｂ６〜ｂ０の各ビットを、等しい重み付けで電流加算する電流加算回路４２と、を含む。電流加算回路４２は、各ビットｂ０〜ｂ６ごとの電流源ＣＳとスイッチＳＷのペアを備える。

この７値Ｄ／Ａコンバータ３２によれば、ビットごとの電流源ＣＳの電流値を個別に設定することにより、量子化された被変調信号Ｍの各レベルを、任意独立に調整することが可能となる。この構成は、後述のように直交振幅変調器１００ｃを半導体試験装置に組み込む場合に有用である。なぜなら半導体試験装置は、ＤＵＴ（被試験デバイス）に対して、さまざまな条件で信号を供給すべきところ、被変調信号Ｍの振幅レベルを任意に調整できれば、柔軟な試験が実現できるからである。

図１０（ｂ）の７値Ｄ／Ａコンバータ３２は、デジタル加算器３０の出力Ｂ２〜Ｂ０をサーモメータコードに変換するエンコーダ４０と、エンコーダ４０の出力の各ビットｂ６〜ｂ０を、等しい重み付けで電圧加算（平均）する電圧加算回路４４と、を含んでもよい。電圧加算回路４４は、各ビットｂ０〜ｂ６ごとのドライバＤＲおよび抵抗Ｒのペアを備える。

なお、各ドライバＤＲの振幅レベルを独立に調節可能とすれば、図１０（ａ）の電流源ＣＳの電流値を調整することと等価となる。

続いて、実施の形態に係る直交振幅変調器１００の好適なアプリケーションを説明する。直交振幅変調器１００は、半導体デバイスの送信部に搭載できるほか、以下で説明するように、１６ＱＡＭ信号を受信可能な半導体デバイスを試験する試験装置にも利用できる。

図１１は、実施の形態に係る直交振幅変調器１００を搭載した試験装置４００の構成を示すブロック図である。試験装置４００は、ＤＵＴのＩ／Ｏポートごとに設けられた複数のＩ／Ｏ端子４０２ａ、４０２ｂ、４０２ｃ、…を備える。Ｉ／Ｏポートの個数は任意であるが、メモリやＭＰＵの場合、数十〜百個以上設けられる。複数のＩ／Ｏ端子４０２はそれぞれ、ＤＵＴ４１０の対応するＩ／Ｏポートと伝送路を介して接続されている。

試験装置４００は、複数のＩ／Ｏ端子４０２ａ、４０２ｂ、４０２ｃ、…ごとに設けられた複数のデータ送受信部２ａ、２ｂ、２ｃ…および判定部８ａ、８ｂ、８ｃ、…を備える。複数のデータ送受信部２および判定部８は同一の構成であるため、データ送受信部２ａおよび判定部８ａの構成のみが詳細に示される。

各データ送受信部２は、
（１）ＤＵＴ４１０に供給すべきパターンデータ（ベースバンドデータ）を変調信号として、矩形波もしくは台形波のキャリア信号（搬送波）を多値ＱＡＭ変調し、ＤＵＴ４１０の対応するＩ／Ｏポートへと出力する機能と、
（２）ＤＵＴ４１０から出力される被変調信号を受け、これを復調する機能と、
を備える。復調されたデータは、期待値と比較され、ＤＵＴ４１０の良否が判定される。

データ送受信部２は、パターン発生器４、タイミング発生器６、出力バッファＢＵＦ１、入力バッファＢＵＦ２、デジタル変調器１００、デジタル復調器５を備える。

パターン発生器４は、ＤＵＴ４１０に対して供給すべき試験パターンを生成する。試験パターンの各データ（パターンデータともいう）は、ＤＵＴ４１０と試験装置４００の間のデータ伝送に使用されるデジタル変復調のフォーマットに応じたビット数を有している。たとえば１６ＱＡＭの場合、各データは４ビットであり、６４ＱＡＭの場合６ビットである。

タイミング発生器６は、タイミング信号を生成し、デジタル変調器１００へと出力する。タイミング発生器６は、パターンデータのサイクルごとにタイミング信号の位相を細かく、たとえば数ｐｓ〜数ｎｓのオーダーで調節可能である。タイミング発生器６およびパターン発生器４は、従来の２値伝送を行うシステムに使用される試験装置に使用される公知の回路を利用することができる。

デジタル変調器１００は、パターンデータに応じて、直交振幅変調（たとえば１６ＱＡＭ）された被変調信号を生成し、試験信号として出力する。試験信号は、出力バッファＢＵＦ１によってＤＵＴ４１０へと出力される。このデジタル変調器１００は、上述した直交振幅変調器１００のアーキテクチャを利用して構成される。

入力バッファＢＵＦ２はＤＵＴ４１０から出力される被試験信号を受け、デジタル復調器５へと出力する。デジタル復調器５は被変調信号を復調し、デジタルのデータを抽出する。判定部８ａは、デジタル復調器５により復調されたデータを、パターン発生器４から出力される期待値データと比較する。出力バッファＢＵＦ１および入力バッファＢＵＦ２は、双方向バッファとして構成されてもよい。

以上が試験装置４００の構成である。この試験装置４００によれば、多値ＱＡＭ信号をロジック回路ベースで生成できるため、設計が容易となり、また低コスト化に資することとなる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明のある態様の直交振幅変調器は、デバイス間通信に利用できる。

Claims (16)

1. 同相ベースバンドデータと直交ベースバンドデータと、を受け、直交振幅変調が施された被変調信号を生成する直交振幅変調器であって、
   矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、前記同相キャリア信号に対して位相が１／４周期シフトした直交キャリア信号を生成する発振器と、
   前記同相ベースバンドデータに応じた離散的な電圧レベルまたは電流レベルを有するアナログ同相ベースバンド信号により前記同相キャリア信号を振幅変調して同相被変調信号を生成し、前記直交ベースバンドデータに応じた離散的な電圧レベルまたは電流レベルを有するアナログ直交ベースバンド信号により前記直交キャリア信号を振幅変調して直交被変調信号を生成し、前記同相被変調信号と前記直交被変調信号を合成し、振幅が離散的な値をとる被変調信号を生成する多値ドライバと、
   を備えることを特徴とする直交振幅変調器。
2. 前記アナログ同相ベースバンド信号、前記アナログ直交ベースバンド信号はそれぞれ、等間隔に量子化された電圧値もしくは電流値を有することを特徴とする請求項１に記載の直交振幅変調器。
3. ２ビット４値の同相ベースバンドデータと、２ビット４値の直交ベースバンドデータとを受け、１６値直交振幅変調を施して被変調信号を生成する直交振幅変調器であって、
   矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、前記同相キャリア信号に対して位相が１／４周期シフトした直交キャリア信号と、を生成する発振器と、
   第１、第２、第３端子を含み、前記同相ベースバンドデータの第１ビットに応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第１スイッチと、
   前記第１スイッチの前記第３端子に接続され、所定の基準電流を生成する第１電流源と、
   第１、第２、第３端子を含み、前記第３端子が前記第１スイッチの前記第１端子と接続され、前記同相ベースバンドデータの第２ビットに応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第２スイッチと、
   第１、第２、第３端子を含み、前記第３端子が前記第１スイッチの前記第２端子と接続され、前記同相ベースバンドデータの第２ビットに応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第３スイッチと、
   前記第３スイッチの前記第３端子に接続され、前記基準電流の２倍の電流を生成する第２電流源と、
   第１、第２、第３端子を含み、前記第３端子が前記第２スイッチの前記第２端子および前記第３スイッチの前記第１端子と接続され、前記同相キャリア信号に応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第４スイッチと、
   第１、第２、第３端子を含み、前記第３端子が前記第２スイッチの前記第１端子および前記第３スイッチの前記第２端子と接続され、前記同相キャリア信号に応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第５スイッチと、
   第１、第２、第３端子を含み、前記直交ベースバンドデータの第１ビットに応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第６スイッチと、
   前記第６スイッチの前記第３端子に接続され、所定の基準電流を生成する第３電流源と、
   第１、第２、第３端子を含み、前記第３端子が前記第６スイッチの前記第１端子と接続され、前記直交ベースバンドデータの第２ビットに応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第７スイッチと、
   第１、第２、第３端子を含み、前記第３端子が前記第６スイッチの前記第２端子と接続され、前記直交ベースバンドデータの第２ビットに応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第８スイッチと、
   前記第８スイッチの前記第３端子に接続され、前記基準電流の２倍の電流を生成する第４電流源と、
   第１、第２、第３端子を含み、前記第３端子が前記第７スイッチの前記第２端子および前記第８スイッチの前記第１端子と接続され、前記直交キャリア信号に応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第９スイッチと、
   第１、第２、第３端子を含み、前記第３端子が前記第７スイッチの前記第１端子および前記第８スイッチの前記第２端子と接続され、前記直交キャリア信号に応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第１０スイッチと、
   一端に基準電圧が印加され、他端が、前記第４スイッチの前記第１端子、前記第５スイッチの前記第２端子、前記第９スイッチの前記第１端子、前記第１０スイッチの前記第２端子と接続された第１抵抗と、
   一端に前記基準電圧が印加され、他端が、前記第４スイッチの前記第２端子、前記第５スイッチの前記第１端子、前記第９スイッチの前記第２端子、前記第１０スイッチの前記第１端子と接続された第２抵抗と、
   を備え、
   前記第１、第２抵抗の少なくとも一方の前記他端に生ずる信号を、振幅が離散化された前記被変調信号として出力することを特徴とする直交振幅変調器。
4. ２ビット４値の同相ベースバンドデータと、２ビット４値の直交ベースバンドデータとを受け、１６値直交振幅変調を施して被変調信号を生成する直交振幅変調器であって、
   矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、前記同相キャリア信号に対して位相が１／４周期シフトした直交キャリア信号と、を生成する発振器と、
   前記同相ベースバンドデータの第１ビットと第２ビットを受ける第１否定排他的論理和ゲートと、
   前記第１否定排他的論理和ゲートの出力と前記同相キャリア信号を受ける第１排他的論理和ゲートと、
   前記同相ベースバンドデータの第２ビットと前記同相キャリア信号を受ける第２排他的論理和ゲートと、
   前記直交ベースバンドデータの第１ビットと第２ビットを受ける第２否定排他的論理和ゲートと、
   前記第２否定排他的論理和ゲートの出力と前記直交キャリア信号を受ける第３排他的論理和ゲートと、
   前記直交ベースバンドデータの第２ビットと前記直交キャリア信号を受ける第４排他的論理和ゲートと、
   一端に前記第１排他的論理和ゲートの出力に応じた電圧が印加される第３抵抗と、
   一端に前記第２排他的論理和ゲートの出力に応じた電圧が印加される第４抵抗と、
   一端に前記第３排他的論理和ゲートの出力に応じた電圧が印加される第５抵抗と、
   一端に前記第４排他的論理和ゲートの出力に応じた電圧が印加される第６抵抗と、
   を備え、前記第４、第６抵抗の抵抗値は等しく、前記第３、第５抵抗の抵抗値は、前記第４、第６抵抗の２倍であり、前記第３、第４、第５、第６抵抗の他端は共通に接続され、共通接続点に生ずる電圧を、振幅が離散化された前記被変調信号として出力することを特徴とする直交振幅変調器。
5. ２ビット４値の同相ベースバンドデータと、２ビット４値の直交ベースバンドデータとを受け、１６値直交振幅変調を施して被変調信号を生成する直交振幅変調器であって、
   矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、前記同相キャリア信号に対して位相が１／４周期シフトした直交キャリア信号と、を生成する発振器と、
   前記同相ベースバンドデータの第１ビットと第２ビットを受ける第１否定排他的論理和ゲートと、
   前記第１否定排他的論理和ゲートの出力と前記同相キャリア信号を受ける第１排他的論理和ゲートと、
   前記同相ベースバンドデータの第２ビットと前記同相キャリア信号を受ける第２排他的論理和ゲートと、
   前記直交ベースバンドデータの第１ビットと第２ビットを受ける第２否定排他的論理和ゲートと、
   前記第２否定排他的論理和ゲートの出力と前記直交キャリア信号を受ける第３排他的論理和ゲートと、
   前記直交ベースバンドデータの第２ビットと前記直交キャリア信号を受ける第４排他的論理和ゲートと、
   前記第１、第２、第３、第４排他的論理和ゲートの出力を加算する加算器と、
   前記加算器の出力をアナログ信号に変換するＤ／Ａコンバータと、
   を備え、前記Ｄ／Ａコンバータの出力信号を、振幅が離散化された前記被変調信号として出力することを特徴とする直交振幅変調器。
6. 前記加算器の出力を、タイミングパルスに応じてラッチするラッチ回路をさらに備え、前記タイミングパルスは、
   前記同相キャリア信号、前記直交キャリア信号のエッジごとにアサートされることを特徴とする請求項５に記載の直交振幅変調器。
7. 前記加算器は、
   前記第１排他的論理和ゲートの出力と前記第３排他的論理和ゲートの出力を受ける第５排他的論理和ゲートと、
   前記第２排他的論理和ゲートの出力と前記第４排他的論理和ゲートの出力を受ける第６排他的論理和ゲートと、
   前記第１排他的論理和ゲートの出力と前記第３排他的論理和ゲートの出力を受ける第１論理積ゲートと、
   前記第２排他的論理和ゲートの出力と前記第４排他的論理和ゲートの出力を受ける第２論理積ゲートと、
   前記第１論理積ゲートの出力と前記第６排他的論理和ゲートの出力を受ける第３論理積ゲートと、
   前記第１論理積ゲートの出力と前記第６排他的論理和ゲートの出力を受ける第７排他的論理和ゲートと、
   前記第２論理積ゲートの出力と前記第３論理積ゲートの出力を受ける第１論理和ゲートと、
   を含み、前記第５排他的論理和ゲートの出力、前記第７排他的論理和ゲートの出力、前記第１論理和ゲートの出力を、加算結果として出力することを特徴とする請求項５に記載の直交振幅変調器。
8. 前記Ｄ／Ａコンバータは、
   第１、第２、第３端子を含み、前記加算器の出力の第１ビットに応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第１１スイッチと、
   第１、第２、第３端子を含み、前記加算器の出力の第２ビットに応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第１２スイッチと、
   第１、第２、第３端子を含み、前記加算器の出力の第３ビットに応じて、前記第１端子と前記第３端子間、または前記第２端子と前記第３端子間が導通する第１３スイッチと、
   一端の電位が固定された第７抵抗と、
   一端の電位が固定された第８抵抗と、
   前記第７抵抗の他端と、前記第１１、第１２、第１３スイッチの共通接続された前記第２端子の間に設けられた第１トランジスタと、
   前記第８抵抗の他端と、前記第１１、第１２、第１３スイッチの共通接続された前記第１端子の間に設けられた第２トランジスタと、
   前記第１１、第１２、第１３スイッチそれぞれの前記第３端子に電流を供給する第１１、第１２、第１３電流源と、
   を含み、前記第１１、第１２、第１３電流源の電流値の比は、１：２：４であり、前記第７、第８抵抗それぞれの前記他端の電位を出力することを特徴とする請求項５に記載の直交振幅変調器。
9. 前記Ｄ／Ａコンバータは、
   一端に前記加算器の出力の第１ビットに応じた電圧が印加される第９抵抗と、
   一端に前記加算器の出力の第２ビットに応じた電圧が印加される第１０抵抗と、
   一端に前記加算器の出力の第３ビットに応じた電圧が印加される第１１抵抗と、
   を含み、前記第９、第１０、第１１抵抗の抵抗値の比は、４：２：１であり、それぞれの他端は共通に接続され、共通接続点に生ずる電圧を出力することを特徴とする請求項５に記載の直交振幅変調器。
10. 前記Ｄ／Ａコンバータは、
    前記加算器の出力をサーモメータコードに変換するエンコーダと、
    前記エンコーダの出力の各ビットを、等しい重み付けで電流加算する電流加算回路と、
    を含むことを特徴とする請求項５に記載の直交振幅変調器。
11. 前記Ｄ／Ａコンバータは、
    前記加算器の出力をサーモメータコードに変換するエンコーダと、
    前記エンコーダの出力の各ビットを、等しい重み付けで電圧加算する電圧加算回路と、
    を含むことを特徴とする請求項５に記載の直交振幅変調器。
12. 被試験デバイスにデジタル多値変調された試験信号を供給する試験装置であって、
    同相、直交ベースバンドデータを含む試験データを生成するパターン発生器と、
    前記試験データを受け、被変調信号を生成する請求項１から１１のいずれかに記載の直交振幅変調器と、
    を備えることを特徴とする試験装置。
13. 複数の入出力ポートを有する機能デバイスと、
    前記機能デバイスの前記入出力ポートから出力されるデータをデジタル変調し、外部へと出力する請求項１から１１のいずれかに記載の直交振幅変調器と、
    を備えることを特徴とする半導体装置。
14. 多値Ｎ^２（Ｎは自然数）直交振幅変調された信号を生成する直交振幅変調方法であって、
    矩形波、台形波もしくはこれらに類する波形の同相キャリア信号と、前記同相キャリア信号と位相が１／４周期シフトした直交キャリア信号を生成するステップと、
    伝送すべきデジタルＮ値の同相ベースバンドデータを離散的なアナログ同相ベースバンド信号に変換するステップと、
    伝送すべきデジタルＮ値の直交ベースバンドデータを離散的なアナログ直交ベースバンド信号に変換するステップと、
    前記アナログ同相ベースバンド信号に前記同相キャリア信号を乗算し、同相被変調信号を生成するステップと、
    前記アナログ直交ベースバンド信号に前記直交キャリア信号を乗算し、直交被変調信号を生成するステップと、
    前記同相被変調信号と前記直交被変調信号を合成し、振幅が離散的な値をとる被変調信号を生成するステップと、
    を備えることを特徴とする方法。
15. 前記被変調信号の振幅は、（２Ｎ−１）値に離散化されていることを特徴とする請求項１４に記載の方法。
16. アナログ直交ベースバンド信号、アナログ同相ベースバンド信号に変換するステップはそれぞれ、対応するＮ値のベースバンドデータを、等間隔に量子化された電圧値もしくは電流値に変換することを特徴とする請求項１５に記載の方法。

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