JPWO2009048052A1 - 回路保護装置及び電気接続箱 - Google Patents

Abstract

電気接続箱１０は、電源Ｂに接続されるＦＥＴ３２と、ＦＥＴ３２に接続されて、ＦＥＴ３２と負荷Ｌとを接続する基板側導電路１８と、基板側導電路１８に対して電気的に且つ伝熱的に接続されると共にＰＮ接合を含むダイオード素子Ｄと、ダイオード素子Ｄの入出力端子２５，２６間の電圧降下値が閾値よりも大きいか否かを判断し、電圧降下値が閾値よりも小さいと判断された場合にはＦＥＴ３２にオフ指令信号を出力するＣＰＵ１９とを備える。

Description

本発明は、回路保護装置及び電気接続箱に関する。

従来より、回路に流れる異常電流を検出して回路を保護する回路保護装置としては、特許文献１のものが知られている。このものは、電源と負荷との間に接続される半導体スイッチ素子と、この半導体スイッチ素子に制御信号を出力する保護回路とを備えてなる。半導体スイッチ素子と負荷との間は電線を介して接続されている。保護回路においては、半導体スイッチ素子の破損を防止するための閾値電流が設定されている。保護回路は、例えば負荷がショートして半導体スイッチ素子と負荷との間に上記の閾値電流を超える過電流が流れようとすると、半導体スイッチ素子にオフ指令信号を出力し、半導体スイッチ素子をオフ状態に制御する。これにより、半導体スイッチ素子の破損を防止できる。
特開平４−３３４６４０号公報

ところで、電線の絶縁被覆が経年劣化したりすること等により、半導体スイッチ素子の破損を防止するための閾値電流より小さく、且つ通常の通電時に比べて大きな電流が流れる、いわゆるレアショートが発生する場合がある。この場合、従来技術の構成によれば、電線に流れる電流は閾値電流以下であるため、保護回路は半導体スイッチ素子にオフ指令信号を出力しない。すると、電線には比較的大きな電流が流れ続ける結果、芯線から発生した熱が電線にこもり、電線の絶縁被覆がさらに劣化していくおそれがある。

上記の問題を解決するため、電線に温度検知素子を配設し、この温度検出素子を異常判定回路に接続し、電線の温度が閾値を超えた場合には、半導体スイッチ素子をオフ状態に制御することが考えられる。

しかしながら一般的に、１つの温度検出素子は、この温度検出素子から導出された２つの導電路により異常判定回路と接続される。このため、温度検出素子に倍する数の導電路が別途必要となるので、回路保護装置の構成が全体として複雑になるという問題がある。

本発明は上記のような事情に基づいて完成されたものであって、構成の簡素化された回路保護装置を提供することを目的とする。

本発明は、回路保護装置及び電気接続箱であって、電源に接続される半導体スイッチ素子と、前記半導体スイッチ素子に接続されて、前記半導体スイッチ素子と負荷とを接続する導電路と、前記導電路に対して電気的に且つ伝熱的に接続されると共にＰＮ接合を含む半導体素子と、前記半導体素子の入出力端子間の電圧降下値が閾値よりも大きいか否かを判断する判断手段と、前記判断手段により前記電圧降下値が前記閾値よりも小さいと判断された場合には前記半導体スイッチ素子にオフ指令信号を出力する制御手段と、を備える。

なお、半導体素子が導電路に対して伝熱的に接続されるとは、導電路から半導体素子に熱伝達されて、導電路の温度と半導体素子の温度とが略同じになるような状態で、半導体素子が導電路に接続されていることをいう。

通常、温度を検出するための素子と判断手段とは、素子から導出される２本のリード線により接続される。本発明によれば、半導体素子は、導電路と、判断手段とに接続される。これにより、半導体素子のリード線の一方を、導電路で兼ねることができるから、回路保護装置の構成を簡素化できる。

本発明によれば、回路保護装置及び電気接続箱の構成を簡素化できる。

図１は、本発明の実施形態１に係る電気接続箱を示す側断面図である。 図２は、ダイオード素子と分岐路との接続構造を示す要部拡大平面図である。 図３は、電気接続箱の電気的構成を示すブロック図である。 図４は、通断電処理を示すフローチャートである。 図５は、温度−電圧データの内容を示すグラフである。 図６は、実施形態２に係る電気接続箱の電気的構成を示すブロック図である。 図７は、通断電処理を示すメインフローチャートである。 図８は、初期処理を示すフローチャートである。 図９は、実施形態３に係る電気接続箱の電気的構成を示すブロック図である。 図１０は、通断電処理を示すフローチャートである。

符号の説明

１０...電気接続箱
１２...回路基板
１５...電線（導電路）
１６...雌端子金具（導電路）
１８...基板側導電路（導電路）
１９...ＣＰＵ（判断手段、制御手段）
２１...分岐路（導電路）
２３...雄タブ（導電路）
３２...ＦＥＴ（半導体スイッチ素子）
３３...ＲＯＭ（記憶装置）
４５...スイッチ素子
Ｄ...ダイオード素子（半導体素子）

＜実施形態１＞
本発明に係る回路保護装置を車両用の電気接続箱１０に適用した実施形態１を図１ないし図５を参照して説明する。本実施形態は、電源Ｂと、ランプ、オーディオ等の負荷Ｌとの間に配されて、負荷Ｌの通電、及び断電を制御する。

図１に示すように、電気接続箱１０は、ケース１１内に回路基板１２を収容してなる。ケース１１にはコネクタ１３が配されている。コネクタ１３には相手側コネクタ１４が嵌合可能になっている。相手側コネクタ１４には、電線１５（導電路に相当）に接続された雌端子金具１６（導電路に相当）が収容されている。電線１５は負荷Ｌと接続されている。

回路基板１２は、回路基板１２に形成された保持部１７に、例えば、接着、ネジ止め等の公知の手法により保持されている。回路基板１２にはプリント配線技術により基板側導電路１８（導電路に相当）が形成されている。回路基板１２には、ＣＰＵ１９が実装されて、基板側導電路１８と接続されている。また、回路基板１２には、ＦＥＴ３２（半導体スイッチ素子に相当）が実装されて、基板側導電路１８と接続されている。

基板側導電路１８は複数に分岐する分岐路２１を備える（図３参照）。図２に示すように、回路基板１２には、分岐路２１と接続されて、スルーホール２２（導電路に相当）が形成されている。スルーホール２２内には金属製の雄タブ２３（導電路に相当）の一方の端部が挿通されて、はんだ付け等により接続されている。図１に示すように、雄タブ２３の他方の端部は回路基板１２の板面に沿う方向に曲げ形成されて、コネクタ１３の奥壁を貫通している。雄タブ２３の他方の端部はコネクタ１３内に位置しており、上述した雌端子金具１６と接続可能になっている。これにより、分岐路２１は負荷Ｌと電気的に接続される。

図２に示すように、分岐路２１のうち，スルーホール２２近傍には、他の領域よりも幅寸法が小さく設定された幅狭部２４（易発熱部に相当）が形成されている。この幅狭部２４は、分岐路２１における他の領域よりも幅寸法が小さく設定されているので、他の領域と比べて、通電時に発熱しやすくなっている。分岐路２１のうち、幅狭部２４と、スルーホール２２との間の領域には、ＰＮ接合を含むダイオード素子Ｄ（半導体素子に相当）の入力端子２５が、例えばはんだ付け等により電気的に且つ伝熱的に接続されている。なお、ダイオード素子Ｄが分岐路２１に対して伝熱的に接続されるとは、分岐路２１からダイオード素子Ｄに熱伝達されて、分岐路２１の温度とダイオード素子Ｄの温度とが略同じになるような状態で、ダイオード素子Ｄが分岐路２１に接続されていることをいう。

また、ダイオード素子Ｄは、入力端子２５が接続された基板側導電路１８（分岐路２１）の表面に重なるように配設されている。

ダイオード素子Ｄの出力端子２６は、回路基板１２上に形成されたランド２７に接続されている。ランド２７は分岐路２１とは異なる基板側導電路１８と接続されている。ダイオード素子Ｄの出力端子２６が接続された基板側導電路１８は、分岐路２１よりも幅狭に形成されており、ＣＰＵ１９と接続されて、ダイオード素子Ｄから出力される信号をＣＰＵ１９に伝達する信号導電路２８とされる。信号導電路２８は、基板側導電路１８よりも全体として幅狭に形成されている。

図３に示すように、一つのダイオード素子Ｄには複数（本実施形態では２つ）のダイオード２９が直列に接続されてなる。これにより、後述する電圧降下値を増幅することができる。本実施形態においては、ダイオード素子Ｄはモールドパッケージタイプである。ダイオード素子Ｄは、分岐路２１から信号導電路２８に向かう方向を順方向として接続される。

次に、電気接続箱１０の電気的構成について説明する。図３は、電気接続箱１０の電気的構成を示すブロック図である。

バッテリー等の電源Ｂは、電線１５及びコネクタ１３を介して電気接続箱１０内の基板側導電路１８に接続される。この基板側導電路１８にはｎ個（ｎは自然数）のＦＥＴ３２が並列に接続される。この基板側導電路１８はＦＥＴ３２のソース３０に接続される。各ＦＥＴ３２のドレイン３１に接続された基板側導電路１８は、複数に分岐して分岐路２１を形成する。本実施形態では、Ｐ−ｃｈタイプのＦＥＴを用いたが、Ｎ−ｃｈタイプのＦＥＴを用いてもよい。なお、Ｎ−ｃｈタイプのものを用いる場合は、ソース３０とドレイン３１とが反転する。各分岐路２１は、コネクタ１３及び電線１５を介して負荷Ｌに接続される。ｉ番目（ｉは自然数）のＦＥＴ３２ｉには、Ｍｉ個（Ｍｉは自然数）の負荷Ｌが接続されている。なお、以下の説明においては、部材の符号の後に、ｉ、Ｍｉ等の符号を付記して、これらの部材がｉ番目、又はＭｉ番目であることを示す。

電源Ｂは、定電圧電源回路４７を介してＣＰＵ１９（制御手段、判断手段に相当）に接続される。ＣＰＵ１９は、ＲＯＭ３３（記憶手段に相当）に記憶された処理手順に従って、その処理結果をＲＡＭ３４又は不揮発性メモリ３５に記憶させながら、各構成要素を制御する。

また、ＣＰＵ１９は、詳細には図示しないが、ＦＥＴ３２に流れる電流を検出する検出手段から、ＦＥＴ３２に流れる電流値を取得する。この検出手段としては、ＦＥＴ３２に接続されるセンスＭＯＳＦＥＴ、若しくはシャント抵抗、又はＦＥＴ３２のＶｄｓを測定する測定手段等を用いることができる。ＣＰＵ１９は、例えばデッドショートが発生して、検出手段によりＦＥＴ３２に閾値電流を超える過電流が検出された場合には、ＦＥＴ３２にオフ指令信号を出力する。これによりＦＥＴ３２が過電流により破損することを防止する。

また、ＦＥＴ３２は、ＦＥＴ３２自身に流れる電流を検知する検知手段と、この検知手段によりＦＥＴ３２に閾値を超える過電流が検知された場合に、ＦＥＴ３２に流れる電流を遮断する遮断手段とを備えてもよい。

ＲＯＭ３３には、負荷Ｌを通電及び断電するための通断電処理の手順が記憶されている。また、ＲＯＭ３３には、ダイオード素子Ｄの入出力端子２５，２６間の電圧降下値（以下、電圧降下値ともいう）と、温度との相関を示す温度−電圧データ（データに相当）が記憶されている。

図５に温度−電圧データの内容の一部を示す。ダイオード素子Ｄの温度が上昇すると、電圧降下値は、直線的に減少する。このため、ダイオード素子Ｄを用いることで、広い温度領域において、ダイオード素子Ｄが接続された分岐路２１の正確な温度測定が可能となる。

また、図５に示すように、同一の温度において、ダイオード素子Ｄの入力端子２５に印加される電圧が８Ｖ、１２Ｖ、１６Ｖと次第に大きくなるにつれて、ダイオード素子Ｄに流れる電流が増加するため、電圧降下値は増加する。この温度−電圧データを用いて電圧降下値を補正することで、ダイオード素子Ｄの入力端子２５に印加される電圧が変化した場合でも、分岐路２１の温度を一層正確に測定可能となる。

不揮発性メモリ３５には、ｉ番目のＦＥＴ３２ｉのドレイン３１に接続された分岐路２１に異常があるか否かを示す異常フラグが記憶されている。分岐路２に異常がある場合には、異常フラグには１が入力され、分岐路２に異常がない場合には０が入力される。

ＣＰＵ１９は、ｎ個のＦＥＴ３２に対応して、ＥＣＵ等のｎ個の機器３６と接続されている。また、ＣＰＵ１９は、ｎ個のＦＥＴ３２に対応するｎ個の出力ポート３７を備える。ｉ番目の出力ポート３７は、対応するｉ番目のＦＥＴ３２ｉのゲート３８と接続されている。ＣＰＵ１９は、ｉ番目の機器３６ｉから、ＦＥＴ３２ｉに通電するためのオン信号を受けて、ｉ番目の出力ポート３７ｉから、ＦＥＴ３２ｉに対してオン指令信号を出力する。また、ＣＰＵ１９は、ｉ番目の機器３６ｉから、ＦＥＴ３２ｉに通電するためのオフ信号を受けて、ｉ番目の出力ポート３７ｉから、ＦＥＴ３２ｉに対してオフ指令信号を出力する。

基板側導電路１８は、ｎ個のＦＥＴ３２と接続されるために分岐された後、ＦＥＴ３２に接続される前の領域においてさらに分岐され、ＣＰＵ１９に入力可能な電圧レベルに変換する電圧変換回路３９を介して、ＣＰＵ１９に設けられたＢポート４０に接続される。Ｂポート４０はＡ／Ｄ変換機能を有する。このＢポート４０は、ｎ個のＦＥＴ３２に対応してｎ個設けられている。ｉ番目のＢポート４０は、対応するＦＥＴ３２ｉのソース３０と接続された基板側導電路１８と接続されている。これにより、ＣＰＵ１９は、ＦＥＴ３２ｉのソース３０側の電圧を取得することができる。

ＦＥＴ３２のドレイン３１に接続された基板側導電路１８は、ドレイン３１と、ダイオード素子Ｄの入力端子２５との間の位置において分岐され、電圧変換回路３９を介して、ＣＰＵ１９に設けられたＶポート４１に接続される。Ｖポート４１はＡ／Ｄ変換機能を有する。このＶポート４１は、ｎ個のＦＥＴ３２に対応してｎ個設けられている。ｉ番目のＶポート４１には、ＦＥＴ３２ｉのドレイン３１と接続された基板側導電路１８と接続されている。これにより、ＣＰＵ１９は、ダイオード素子Ｄの入力端子２５側の電圧を取得することができる。

上述したように、複数の分岐路２１には、それぞれ、ダイオード素子Ｄが電気的に且つ伝熱的に接続されている。ダイオード素子Ｄは負荷Ｌに対して並列に接続されている。ダイオード素子Ｄの下流側の端子に接続された信号導電路２８は、接続点４２で一つにまとめて接続されて、電圧変換回路３９を介して、ＣＰＵ１９に設けられたＶｃｏｍポート４３に接続される。Ｖｃｏｍポート４３はＡ／Ｄ変換機能を有する。これにより、ＣＰＵ１９は、ダイオード素子Ｄの出力端子２６側の電圧を取得することができる。

なお、本実施形態では、各Ｂポート４０，Ｖポート４１，Ｖｃｏｍポート４３ごとに電圧変換回路３９を設ける構成としたが、これに限られず、マルチプレクサ等のアナログ電圧切り替えスイッチを用いて１つのＡ／Ｄポートで検出する構成としてもよい。

また、ＣＰＵ１９は、ｎ個のＦＥＴ３２に対応するｎ個の第１ＬＥＤ４４と接続され、第１ＬＥＤ４４の点滅を制御する。

例えば、電線１５の絶縁被覆（図示せず）が経年劣化したりすること等により、ＦＥＴ３２の破損を防止するための閾値電流より小さく、且つ通常の通電時に比べて大きな電流が流れる、いわゆるレアショートが発生する場合がある。この場合、電線１５に流れる電流は閾値電流以下であるため、ＣＰＵ１９はＦＥＴ３２にオフ指令信号を出力しない。すると、電線１５には比較的大きな電流が流れ続ける結果、芯線（図示せず）から発生した熱が電線１５にこもり、電線１５の絶縁被覆がさらに劣化していくおそれがある。

そこで、本実施形態においては、分岐路２１に、ダイオード素子Ｄを電気的に且つ伝熱的に接続する構成とした。これにより、分岐路２１の温度とダイオード素子Ｄの温度とを略同じにすることができる。この結果、ダイオード素子Ｄの入出力端子２５，２６間の電圧降下値の温度変化を検出することにより分岐路２１の温度を算出できる。

そして、ダイオード素子Ｄの温度が閾値を超えた場合には、ＣＰＵ１９がＦＥＴ３２にオフ指令信号を出力する等の通断電処理を実行する構成とした。この結果、レアショート時に電線１５が発煙することを抑制できる。

以下に、通断電処理について説明する。電気接続箱１０では、ＣＰＵ１９の制御により以下に示す通断電処理を実行する。図４は、通断電処理の内容を示すフローチャートである。

ＣＰＵ１９は、通断電処理を開始すると、１番目から順に（Ｓ１０１）、ｉ番目の機器３６ｉからオン信号が入力されたか否かを判断する（Ｓ１０２）。ＣＰＵ１９は機器３６ｉからオン信号が入力された場合には、不揮発性メモリ３５から、ｉ番目のＦＥＴ３２ｉに対応する異常フラグｉを取得する（Ｓ１０３）。異常フラグｉが０であった場合には（Ｓ１０４：ＮＯ）、ＣＰＵ１９はＦＥＴ３２ｉにオン指令信号を出力する。これによりＣＰＵ１９は、ＦＥＴ３２ｉのソース３０とドレイン３１との間を通電させ、ＦＥＴ３２ｉのドレイン３１に接続された複数の負荷ＬｉＭ１ないし負荷ＬｉＭｉに電力を供給させる。

続いて、Ｓ１０６において、ＣＰＵ１９は、Ｂｉポートから、ＦＥＴ３２ｉのソース３０側の電圧を取得する。また、ＣＰＵ１９は、Ｖｉポートから、ダイオード素子Ｄｉ１ないしｉＭｉの入力端子２５側の電圧を取得する。また、ＣＰＵ１９は、Ｖｃｏｍポート４３から、ダイオード素子Ｄｉ１ないしダイオード素子ＤｉＭｉの出力端子２６側の合成電圧を取得する。

このとき、いずれかの導電路２１でレアショートが発生していると、その導電路２１の温度が上昇する。すると、レアショートが発生した導電路２１に接続されたダイオード素子Ｄの温度は、他のダイオード素子Ｄよりも高くなる。これにより、電圧降下値が減少するので、レアショートが発生した導電路２１に接続されたダイオード素子Ｄには、他のダイオード素子Ｄよりも大きな電流が流れる。このため、複数のダイオード素子Ｄの合成電圧としては、レアショートが発生した導電路２１に接続されたダイオード素子Ｄの電圧降下値が支配的となる。

続いて、ＣＰＵ１９はＲＯＭ３３から温度−電圧データを取得する（Ｓ１０７）。ＣＰＵ１９は、ダイオード素子Ｄの入出力端子２５，２６間の電圧降下値を算出する。そして、ＣＰＵ１９は、ダイオード素子Ｄの入力端子２５に印加された電圧と、温度−電圧データとに基づいて、入出力端子２５，２６間の電圧降下値を補正する。このとき、ＣＰＵ１９は制御手段として機能する。

ＣＰＵ１９は、補正された電圧降下値に基づいて、ダイオード素子Ｄの温度を算出する（Ｓ１０８）。

ＣＰＵ１９は合成電圧から判断されるダイオード素子Ｄの温度が閾値を超えたか否かを判断する（Ｓ１０９）。すなわち、ＣＰＵ１９は、ダイオード素子の電圧降下値（又は補正された電圧降下値）が所定の閾値よりも小さい場合には、ダイオード素子Ｄの温度が閾値を超えたと判断する。このとき、ＣＰＵ１９は判断手段として機能する。ＣＰＵ１９は、ダイオード素子Ｄの温度が閾値を超えた場合には（Ｓ１０９：ＹＥＳ）、ＦＥＴ３２ｉにオフ指令信号を出力する（Ｓ１１５）。このとき、ＣＰＵ１９は制御手段として機能する。上述したように、合成電圧は、レアショートが発生した導電路２１に接続されたダイオード素子Ｄの電圧降下値が支配的となっている。このため、ＣＰＵ１９は、レアショートが発生した導電路２１に接続されたダイオード素子Ｄの温度が閾値を超えたか否かを判断することができるのである。

続いてＣＰＵ１９は不揮発性メモリ３５の、ｉ番目の異常フラグに１を記憶させる（Ｓ１１６）。次にＣＰＵ１９は、ｉ番目の第１ＬＥＤ４４ｉを点灯させることで、ＦＥＴ３２ｉに接続された導電路に異常が発生したことをユーザに報知させる（Ｓ１１７）。

ＣＰＵ１９は、ｎ番目の機器３６ｎに至るまで上記の処理を繰り返す（Ｓ１１３：ＮＯ、Ｓ１１４）。ＣＰＵ１９は、ｎ番目の機器３６ｎについて上記の処理を実行した後（Ｓ１１３：ＹＥＳ）、再び１番目の機器３６から上記の処理を繰り返す（Ｓ１０１）。

ダイオード素子Ｄの温度が閾値を超えない場合には（Ｓ１０９：ＮＯ）、ＣＰＵ１９は不揮発性メモリ３５の異常フラグを０にする（Ｓ１１０）。

続いてＣＰＵ１９は、ｉ番目の機器３６ｉからＦＥＴ３２ｉに対するオフ信号が入力されたか否かを判断し、機器３６ｉからオフ信号が入力された場合には（Ｓ１１１、ＹＥＳ）、ＦＥＴ３２ｉにオフ指令信号を出力する。これにより、ＣＰＵ１９は、ＦＥＴ３２ｉに接続された負荷ＬｉＭ１ないし負荷ＬｉＭｉを断電させる。続いてＣＰＵ１９はＳ１１３及びＳ１１４の処理を実行し、ｎ番目の機器３６に至るまで上記の処理を繰り返し、その後は１番目の機器３６から再び上記の処理を繰り返す。

なお、ＣＰＵ１９は、機器３６ｉからオン信号が入力されない場合には（Ｓ１０２：ＮＯ）、Ｓ１１３、Ｓ１１４を実行し、機器３６ｉからオン信号が入力されるまで待機する。

また、ＣＰＵ１９は、Ｓ１０４にて異常フラグｉが１であった場合には（ＹＥＳ）、Ｓ１１６を実行して異常情報を不揮発性メモリ３５に書き込み、Ｓ１１７を実行してｉ番目の第１ＬＥＤ４４ｉを点灯させる。その後の処理は上記と同様である。

通常、温度を検出するための素子とＣＰＵ１９とは、素子から導出される２本のリード線により接続される。本実施形態によれば、ダイオード素子Ｄは、分岐路２１と、ＣＰＵ１９に接続された信号導電路２８とに接続されている。これにより、ダイオード素子Ｄ素子のリード線の一方を、分岐路２１で兼ねることができるから、電気接続箱１０の構成を簡素化できる。

また、本実施形態によれば、ダイオード素子Ｄは、回路基板１２に実装されて、この回路基板１２に形成された基板側導電路１８（分岐路２１）に接続されている。これにより、電気接続箱１０の構成を簡素化できる。

また、本実施形態によれば、各ＦＥＴ３２に対して複数の負荷Ｌが接続されている。これにより、１つのＦＥＴ３２により複数の負荷Ｌに対して通電又は断電を制御できるので、コスト低減を図ることができる。

また、図５に示すように、ダイオード素子Ｄの入出力端子２５，２６間の電圧降下値は、ダイオード素子Ｄの入力端子２５に印加される電圧により変動する。この点に鑑み、本実施形態においては、ＲＯＭ３３に電圧降下値と温度との相関を示す温度−電圧データが記憶される構成とした。この温度−電圧データにより、ダイオード素子Ｄの入出力端子２５，２６間の電圧降下値を補正できるので、ダイオード素子Ｄの入力端子２５に印加される電圧が変動した場合でも、正確な温度測定をすることができる。

また、図５に示すように、ＰＮ接合を含むダイオード素子Ｄの電圧降下値は、温度に対して比較的直線的に変化するので、広い温度領域において正確な判断をすることができる。

さらに、本実施形態においては、ダイオード素子Ｄの近傍に幅狭部２４を設けた。この幅狭部２４は他の基板側導電路１８よりも発熱しやすい構成となっている。このため、例えばレアショートが発生した場合、幅狭部２４の温度は他の部分よりも高くなる。この幅狭部２４の近傍にダイオード素子Ｄは配設されているから、ダイオード素子Ｄは、確実にショートの発生を検知することができる。

また、１つのＦＥＴ３２に複数の負荷Ｌが接続されている場合に、負荷Ｌに流れる過電流を検知しようとすると、例えば、負荷Ｌに直列に抵抗を接続し、この抵抗を流れる電流を測定することが考えられる。

しかしながら、上記の方法によると、各負荷Ｌに対して抵抗を接続する必要がある。比較的に大きな電流が負荷に流れる場合には、抵抗の価格は比較的に高価なものとなる。このため、コストアップを招くという問題点がある。

また、正常時においても、負荷Ｌと直列に接続された抵抗には電流が流れるので、負荷Ｌに供給されるべき電力が抵抗において消費されてしまい、電力のロスが生じることも問題となる。

本実施形態においては、基板側導電路１８に重ねるようにしてダイオード素子Ｄを配設して、温度変化に伴うダイオード素子Ｄの電圧降下を測定することにより、負荷Ｌに流れる過電流を検知するようになっている。これにより、比較的に高価な抵抗を用いる必要がないので、コストダウンを図ることができる。

また、図３に示すように、ダイオード素子Ｄは負荷Ｌに対して並列に接続されているので、負荷Ｌに供給されるべき電力のロスが抑制される。

＜実施形態２＞
次に、本発明の実施形態２を図６ないし図８によって説明する。本実施形態においては、図６に示すように、各ダイオード素子Ｄと、接続点４２との間には、例えばＦＥＴ等のスイッチ素子Ｓが配設されている。

ＣＰＵ１９は、スイッチ素子Ｓに対してオン指令信号及びオフ指令信号を出力することで、複数のダイオード素子Ｄのいずれか一つと、ＣＰＵ１９とを選択的に接続させる。このオン指令信号及びオフ指令信号が、選択信号に相当する。

また、ＣＰＵ１９は、全てのダイオード素子Ｄと対応して設けられた複数の第２ＬＥＤ４６が接続されている。ＣＰＵ１９は、第２ＬＥＤ４６の点滅を制御する。

上記以外の構成については、第１実施形態と略同様なので、同一部材については同一符号を付し、重複する説明を省略する。

図７は、実施形態２に係る通断電処理のメインフローチャートである。ＣＰＵ１９は、通断電処理を開始すると、まず、初期処理（Ｓ２０１）を実行する。

図８に、初期処理のフローチャートを示す。ＣＰＵ１９は、Ｓ２２１からＳ２２７の処理を実行して、全てのスイッチ素子Ｓにオフ指令信号を出力する。これにより、ＣＰＵ１９は全てのスイッチ素子Ｓを断電させる。

続いて、ＣＰＵ１９は図４におけるＳ１０１からＳ１０５と同様の処理を実行する。ＣＰＵ１９は異常フラグが０であった場合には（Ｓ１０４：ＮＯ）、ＦＥＴ３２ｉにオン指令信号を出力する（Ｓ１０５）。

続いて、ＣＰＵ１９は、１番目から順に（Ｓ２０２）、ＦＥＴ３２ｉに接続されたスイッチ素子Ｓｉｊにオン指令信号を出力する。これにより、ダイオード素子Ｄｉｊ（jは自然数）が、ＣＰＵ１９と選択的に接続される。

次にＣＰＵ１９は、図４におけるＳ１０６からＳ１０７と同様の処理を実行する。ＣＰＵ１９は、補正された電圧降下値に基づいて、ダイオード素子Ｄｉｊの温度を算出する（Ｓ２０４）。

ＣＰＵ１９はダイオード素子Ｄｉｊの温度が閾値を超えたか否かを判断する（Ｓ２０５）。このとき、ＣＰＵ１９は判断手段として機能する。ＣＰＵ１９は、ダイオード素子Ｄｉｊの温度が閾値を超えた場合には（Ｓ２０５：ＹＥＳ）、図４におけるＳ１１５からＳ１１７と同様の処理を実行する。

次に、ＣＰＵ１９は、第２ＬＥＤ４６ｉｊを点灯させる。これにより、ＣＰＵ１９は、ユーザに、どのダイオード素子Ｄｉｊに接続された分岐路２１に異常が発生しているかを報知させる。

ＣＰＵ１９は、ｎ番目の機器３６ｎに至るまで上記の処理を繰り返す（Ｓ１１３：ＮＯ、Ｓ１１４）。ＣＰＵ１９は、ｎ番目の機器３６について上記の処理を実行した後（Ｓ１１３：ＹＥＳ）、再び１番目の機器３６から上記の処理を繰り返す（Ｓ１０１）。

ダイオード素子Ｄｉｊの温度が閾値を超えない場合には（Ｓ２０５：ＮＯ）、ＣＰＵ１９はスイッチ素子Ｓｉｊにオフ指令信号を出力する。これにより、ＣＰＵ１９は、ダイオード素子ＤｉｊとＣＰＵ１９との電気的な接続を切断させる。

続いて、ＣＰＵ１９は、上記処理を、ＦＥＴ３２ｉに接続された、スイッチ素子Ｓ１１からスイッチ素子ＳｉＭｉに対して実行する（Ｓ２０７、Ｓ２０８）。

ＣＰＵ１９が、スイッチ素子ＳｉＭｉに対して上記の処理を実行すると（Ｓ２０７：ＹＥＳ）、ＣＰＵ１９は、図４におけるＳ１１０からＳ１１２と同様の処理を実行する。続いてＣＰＵ１９は図４におけるＳ１１３及びＳ１１４の処理を実行し、ｎ番目の機器３６に至るまで上記の処理を繰り返し、その後は１番目の機器３６から再び上記の処理を繰り返す。

なお、ＣＰＵ１９は、Ｓ１０４にて異常フラグｉが１であった場合には（ＹＥＳ）、Ｓ１１６を実行して異常情報を不揮発性メモリ３５に書き込み、Ｓ１１７を実行してｉ番目の第１ＬＥＤ４４ｉを点灯させる。その後の処理は上記と同様である。

本実施形態によれば、複数のダイオード素子Ｄｉｊのいずれか一つをＣＰＵ１９と接続し、そのダイオード素子Ｄｉｊの電圧降下値が閾値よりも大きいか否かを、順次、判断することにより、複数の導電路２１のうちいずれがレアショートしたのかを判別することができる。

＜実施形態３＞
次に、本発明の実施形態３を図９及び図１０を参照しつつ説明する。本実施形態においては、図９に示すように、各ダイオード素子Ｄの下流側の端子に接続された信号導電路２８は、電圧変換回路３９を介して、ＣＰＵ１９に設けられたＶＤポート５０に接続される。ＶＤポート５０は各ダイオード素子Ｄに対応して設けられている。詳細には、ｉ番目のＦＥＴiの下流側であってＭi番目の基板側導電路１８に接続されたダイオード素子ＤiＭiは、ＶＤポート５０iＭiに接続される。各ＶＤポート５０はＡ／Ｄ変換機能を有する。これにより、ＣＰＵ１９は、ダイオード素子Ｄの出力端子２６側の電圧を取得することができる。

上記以外の構成については、実施形態２と略同様なので、同一部材については同一符号を付し、重複する説明を省略する。

図１０は、実施形態３に係る通断電処理のフローチャートである。ＣＰＵ１９は、通断電処理を開始すると、図７におけるＳ１０１からＳ２０２までと同様の処理を実行する。ＣＰＵ１９は、Ｓ３０１において、Ｂｉポートから、ＦＥＴ３２ｉのソース３０側の電圧を取得する。また、ＣＰＵ１９は、Ｖｉポートから、ダイオード素子Ｄｉ１ないしダイオード素子ＤｉＭｉの入力端子２５側の電圧を取得する。また、ＣＰＵ１９は、それぞれのＶＤポート５０ｉＭｉから、ダイオード素子Ｄ１１ないしダイオード素子ＤｎＭｎのそれぞれの出力端子２６側の電圧を取得する。

次に、ＣＰＵ１９は、図７におけるＳ１０７からＳ２０５までと同様の処理を実行する。ＣＰＵ１９は、ダイオード素子Ｄijの温度が閾値を超えた場合には（Ｓ２０５：ＹＥＳ）、図７におけるＳ１１５からＳ２０９までと同様の処理を実行する。

ＣＰＵ１９は、ｎ番目の機器３６ｎに至るまで上記の処理を繰り返す（Ｓ１１３：ＮＯ、Ｓ１１４）。ＣＰＵ１９は、ｎ番目の機器３６について上記の処理を実行した後（Ｓ１１３：ＹＥＳ）、再び１番目の機器３６から上記の処理を繰り返す（Ｓ１０１）。

ダイオード素子Ｄｉｊの温度が閾値を超えない場合には（Ｓ２０５：ＮＯ）、ＣＰＵ１９は、上記処理を、ＦＥＴ３２ｉに接続された、ダイオード素子Ｄｉ１からダイオード素子ＤｉＭｉに対して実行する（Ｓ２０７、Ｓ２０８）。

ＣＰＵ１９が、ダイオード素子ＤｉＭｉに対して上記の処理を実行すると（Ｓ２０７：ＹＥＳ）、ＣＰＵ１９は、図７におけるＳ１１０からＳ１１２と同様の処理を実行する。続いてＣＰＵ１９は図７におけるＳ１１３及びＳ１１４の処理を実行し、ｎ番目の機器３６に至るまで上記の処理を繰り返し、その後は１番目の機器３６から再び上記の処理を繰り返す。

本実施形態によれば、各ダイオード素子Ｄに接続されたスイッチ素子Ｓを省略できる。これにより、一層のコストダウンを図ることができる。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）本実施形態では、半導体素子としてダイオード素子Ｄを用いる構成としたが、これに限られず、ツェナーダイオード、トランジスタ等、ＰＮ接合を含む半導体素子であれば、任意の素子を用いることができる。なお、ツェナーダイオードを用いる場合には、分岐路２１から信号導電路２８に向かう方向についてツェナーダイオードを逆方向に接続してもよい。また、トランジスタにおいては、例えばベース−エミッタ間電圧Ｖｂｅが閾値よりも大きいか否かを判断すればよい。
（２）本実施形態では、導電路は複数の分岐路２１を有する構成としたが、これに限られず、１つの半導体スイッチ素子と、１つの負荷Ｌとを１つの導電路で接続し、この導電路に半導体素子を接続する構成としてもよい。
（３）本実施形態では、ダイオード素子Ｄの入力端子２５に印加される電圧と、ダイオード素子Ｄの入出力端子２５，２６間の電圧降下値との相関を示す温度−電圧データを備えるＲＯＭ３３を備える構成としたが、これに限られず、例えば、定電圧回路によりダイオード素子Ｄの入力端子２５に印加される電圧が一定に保持される場合には、電圧降下値の補正が不要となるので、温度−電圧データを用いて補正しなくてもよい。

（４）回路保護装置は、電気接続箱を含み、且つ、より広い装置を包含するものである。回路保護装置については、ケース１１は省略可能である。本実施形態においては、本発明に係る回路保護装置を、車両に搭載される電気接続箱１０に適用する構成を示したが、これに限られず、本発明に係る回路保護装置は任意の電気回路に適用できる。
（５）本実施形態においてはモールドパッケージタイプのダイオード素子Ｄを用いたが、ベアチップタイプのダイオード素子Ｄを用いてもよい。ベアチップダイオードは、モールドパッケージタイプのものに比べて外部からの熱を吸収しやすいので好ましい。
（６）本実施形態においては、ダイオード素子Ｄには２つのダイオード２９が備えられる構成としたが、これに限られず、ダイオード素子Ｄには、１つ又は３つ以上のダイオード２９が備えられる構成としてもよい。
（７）本実施形態においては、ＣＰＵ１９を判断手段としたが、これに限られず、判断手段は、アナログコンパレータにより構成してもよい。
（８）本実施形態においては、ダイオード素子Ｄは負荷Ｌに対して並列に接続される構成としたが、これに限られず、ダイオード素子Ｄを負荷Ｌに対して直列に接続し、ダイオード素子Ｄの両端の電圧を検知するための分岐路を設け、この分岐路をＣＰＵ１９に接続する構成としてもよい。
（９）実施形態２におけるスイッチ素子Ｓとしては、半導体リレー、機械式リレー等、必要に応じて任意のスイッチ素子を用いることができる。

Claims (12)

1. 電源に接続される半導体スイッチ素子と、前記半導体スイッチ素子に接続されて、前記半導体スイッチ素子と負荷とを接続する導電路と、前記導電路に対して電気的に且つ伝熱的に接続されると共にＰＮ接合を含む半導体素子と、前記半導体素子の入出力端子間の電圧降下値が閾値よりも大きいか否かを判断する判断手段と、前記判断手段により前記電圧降下値が前記閾値よりも小さいと判断された場合には前記半導体スイッチ素子にオフ指令信号を出力する制御手段と、を備える回路保護装置。
2. 前記導電路は複数に分岐された分岐路を備え、複数の前記分岐路にはそれぞれ前記負荷及び前記半導体素子が接続されており、前記判断手段は複数の前記半導体素子の入出力端子間の電圧降下値のいずれか一つが前記閾値よりも大きいか否かを判断し、前記制御手段は前記判断手段により複数の前記半導体素子の入出力端子間の電圧降下値のいずれか一つが前記閾値よりも小さいと判断された場合に前記半導体スイッチ素子にオフ指令信号を出力する請求の範囲第１項に記載の回路保護装置。
3. 複数の前記半導体素子と前記判断手段との間には、前記制御手段から出力される選択信号を受けて、複数の前記半導体素子のいずれか一つを前記判断手段と選択的に接続するスイッチ素子が配設されている請求の範囲第２項に記載の回路保護装置。
4. 前記半導体素子の入力端子に印加される電圧と前記半導体素子の入出力端子間の電圧降下値との相関を示すデータが記憶された記憶手段を備え、前記制御手段は、前記半導体素子の入力端子に印加された電圧及び前記データに基づいて、前記半導体素子の入出力端子間の電圧降下値を補正して、補正された前記電圧降下値を前記判断手段に出力し、前記判断手段は補正された前記電圧降下値が閾値よりも大きいか否かを判断し、前記制御手段は、前記判断手段により、補正された前記電圧降下値が前記閾値よりも小さいと判断された場合には前記半導体スイッチ素子にオフ指令信号を出力する請求の範囲第１項ないし第３項のいずれか一項に記載の回路保護装置。
5. 前記半導体素子は、前記負荷に対して並列に接続されている請求の範囲第１項ないし第４項のいずれか一項に記載の回路保護装置。
6. 電源に接続される半導体スイッチ素子と、前記半導体スイッチ素子に接続されて、前記半導体スイッチ素子と負荷とを接続する導電路と、前記導電路に対して電気的に且つ伝熱的に接続されると共にＰＮ接合を含む半導体素子と、前記半導体素子の入出力端子間の電圧降下値が閾値よりも大きいか否かを判断する判断手段と、前記判断手段により前記電圧降下値が前記閾値よりも小さいと判断された場合には前記半導体スイッチ素子にオフ指令信号を出力する制御手段と、を備える電気接続箱。
7. 前記導電路は複数に分岐された分岐路を備え、複数の前記分岐路にはそれぞれ前記負荷及び前記半導体素子が接続されており、前記判断手段は複数の前記半導体素子の入出力端子間の電圧降下値のいずれか一つが前記閾値よりも大きいか否かを判断し、前記制御手段は前記判断手段により複数の前記半導体素子の入出力端子間の電圧降下値のいずれか一つが前記閾値よりも小さいと判断された場合に前記半導体スイッチ素子にオフ指令信号を出力する請求の範囲第６項に記載の電気接続箱。
8. 複数の前記半導体素子と前記判断手段との間には、前記制御手段から出力される選択信号を受けて、複数の前記半導体素子のいずれか一つを前記判断手段と選択的に接続するスイッチ素子が配設されている請求の範囲第７項に記載の電気接続箱。
9. 前記半導体素子の入力端子に印加される電圧と前記半導体素子の入出力端子間の電圧降下値との相関を示すデータが記憶された記憶手段を備え、前記制御手段は、前記半導体素子の入力端子に印加された電圧及び前記データに基づいて、前記半導体素子の入出力端子間の電圧降下値を補正して、補正された前記電圧降下値を前記判断手段に出力し、前記判断手段は補正された前記電圧降下値が閾値よりも大きいか否かを判断し、前記制御手段は、前記判断手段により、補正された前記電圧降下値が前記閾値よりも小さいと判断された場合には前記半導体スイッチ素子にオフ指令信号を出力する請求の範囲第６項ないし第８項のいずれか一項に記載の電気接続箱。
10. 前記半導体素子は、前記負荷に対して並列に接続されている請求の範囲第６項ないし第９項のいずれか一項に記載の回路保護装置。
11. 前記半導体スイッチ素子は回路基板に実装されており、前記導電路は前記回路基板にプリント配線技術により形成された基板側導電路を含み、前記半導体素子は前記基板側導電路に接続されている請求の範囲第６項ないし第１０項のいずれか一項に記載の電気接続箱。
12. 前記基板側導電路には、前記半導体素子が接続された部分の近傍に、前記基板側導電路の他の部分よりも発熱しやすい易発熱部が形成されている請求の範囲第１１項に記載の電気接続箱。

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