JP2001228941A

JP2001228941A - 電源装置及びコンピュータ

Info

Publication number: JP2001228941A
Application number: JP2000037609A
Authority: JP
Inventors: Shigefumi Odaohara; 重文織田大原; Zaisei Naito; 在正内藤
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2000-02-16
Filing date: 2000-02-16
Publication date: 2001-08-24
Also published as: US6901520B2; US20010014951A1

Abstract

(57)【要約】【課題】電源ラインに設けられたバッテリの使用効率
を向上することができる電源装置、及び内蔵されたバッ
テリの使用効率を向上することができるコンピュータを
得る。【解決手段】内部回路１１０をＩＥＥＥ１３９４バス
１５０に接続された図示しない機器による過電圧から保
護するための保護回路１１２として、電源ラインＬ上に
ＦＥＴ６とダイオードＤ２を設けると共に、ポートＰの
電圧が内部回路１１０の耐圧以下である基準電圧以上で
ある場合にＦＥＴ６をオフするスイッチ切換回路１１３
を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電源装置及びコンピ
ュータに係り、特に、電源ラインに接続された装置を電
源ライン上の過電圧から保護することができる電源装置
及び該電源装置を適用したコンピュータに関する。

【０００２】

【従来の技術】近年、ＩＥＥＥ１３９４の普及に伴い、
ノートブック型パーソナル・コンピュータ（ＰＣ）でも
ＩＥＥＥ１３９４に対応した機器を接続するためのポー
トを備えた機種がでてきている。

【０００３】ＩＥＥＥ１３９４は転送速度が１００Ｍｂ
ｐｓ以上と高速なシリアル・インタフェースの規格であ
り、１９９５年にＩＥＥＥ（米国電気電子技術者協会）
が正式に仕様を採択したものである。転送速度は現在１
００Ｍｂｐｓ、２００Ｍｂｐｓ、４００Ｍｂｐｓの３種
類があり、接続できる機器は最大６３台、機器間の距離
は最大４．５ｍ、最も離れた機器間の距離は７２ｍとさ
れている。ＩＥＥＥ１３９４では、ＩＥＥＥ１３９４に
対応したバス（以下、「ＩＥＥＥ１３９４バス」とい
う）を通じての各機器間の電力供給（８Ｖから４０Ｖま
での電圧範囲）が可能であり、また、ＰＣ等のホスト・
コンピュータがなくても機器同士を接続することも可能
であるため、家庭内ネットワークにおけるインフラスト
ラクチャとしても期待が高い。

【０００４】一方、ノートブック型ＰＣは一般に、本体
内にバッテリを内蔵している。この内蔵バッテリによ
り、例えば、列車内などのように商用電源を利用するこ
とのできない環境下においても、ユーザーは、ノートブ
ック型ＰＣを使用することができる。上記内蔵バッテリ
には、充電することにより繰り返し使うことのできるバ
ッテリを用いるのが一般的である。

【０００５】商用電源を利用することのできる環境にお
いては、ユーザーは、ノートブック型ＰＣにＡＣアダプ
タ（商用交流（ＡＣ）を入力して直流を出力する装置）
を接続する。これにより、コンピューティングするのと
同時に、ノートブック型ＰＣが内蔵しているバッテリを
充電することが可能になる。

【０００６】ノートブック型ＰＣにおいて充電可能なバ
ッテリとして用いられているものには、定格電圧４．２
Ｖのリチウム・イオン電池を２本直列接続して構成した
もの（以下、「２直構成」という）、同様に３本直列接
続して構成したもの（以下、「３直構成」という）、４
本直列接続して構成したもの（以下、「４直構成」とい
う）等があるが、このうち最もよく用いられているもの
は、２直構成や４直構成に比較して電力の使用効率の面
で有利な３直構成のリチウム・イオン電池である。３直
構成のリチウム・イオン電池は電池容量が０（零）とな
る約９．０Ｖから１２．６Ｖ（＝４．２Ｖ×３）までの
出力電圧範囲を有している。

【０００７】図５には、このような３直構成のリチウム
・イオン電池を備えたノートブック型ＰＣとＩＥＥＥ１
３９４に対応した機器とを、ＩＥＥＥ１３９４バス１５
０を介して接続した場合の構成例が示されている。

【０００８】同図に示すように、この構成におけるノー
トブック型ＰＣには、リチウム・イオン電池からＩＥＥ
Ｅ１３９４バス１５０に至る電源ラインＬ上に、リチウ
ム・イオン電池の内部回路１１０への接続／切断を切り
換えるための電界効果トランジスタ（ＦＥＴ）等を含ん
で構成された入力回路１４２と、２つのダイオードＤ１
及びＤ２によって構成された保護回路１４０と、が設け
られている。

【０００９】一方、ＩＥＥＥ１３９４に対応した機器１
５２Ａには電源１５４が備えられており、電源１５４か
らＩＥＥＥ１３９４バス１５０に至る電源ライン上には
ダイオードＤ３によって構成された保護回路が設けられ
ている。なお、機器１５２Ｂも機器１５２Ａと同様の構
成とされている。

【００１０】ここで、ノートブック型ＰＣ及び各機器に
おける電源ライン上にダイオードによって構成された保
護回路が設けられているのは次の理由によるものであ
る。

【００１１】図５に示される構成ではノートブック型Ｐ
Ｃ及び各機器がＩＥＥＥ１３９４バス１５０上にカスケ
ード接続されているため、ノートブック型ＰＣ及び各機
器に設けられたリチウム・イオン電池及び電源１５４の
うち、最も高い電位とされているものがＩＥＥＥ１３９
４バス１５０に電力を供給することになる。

【００１２】一方、機器１５２Ａ及び機器１５２Ｂに備
えられている電源１５４は、ＩＥＥＥ１３９４の規格
上、８Ｖから４０Ｖまでの範囲の電圧が出力できるもの
である可能性がある。ところが、ノートブック型ＰＣの
内部回路１１０や機器１５２Ａ及び機器１５２Ｂの内部
回路の耐圧は必ずしも４０Ｖ以上ではなく、内部回路に
対して外部から耐圧より大きな電圧が印加されてしまう
危険性がある。そこで、各電源ライン上にアノードが外
部側となるようにダイオードを設けることによって、外
部からの電圧印加を防止しているのである。

【００１３】また、ノートブック型ＰＣの保護回路１４
０として２つのダイオードＤ１及びＤ２が用いられてい
るのは、不良や故障等で一方のダイオードが短絡破壊し
た場合でも、もう一方のダイオードでノートブック型Ｐ
Ｃの内部回路１１０を保護するためである。すなわち、
安全規格上、１つのコンポーネントの不具合によって他
の重大な不具合（破壊、発煙、発火等）が発生してはな
らないので、内部回路保護用のダイオードとして２つの
ダイオードＤ１及びＤ２が設けられているのが一般的で
ある。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
２つのダイオードにより構成された保護回路を用いた構
成では、リチウム・イオン電池の使用効率が低い、とい
う問題点があった。

【００１５】すなわち、図５に示される構成の場合、一
般に入力回路１４２による電圧降下は最低でも０．３Ｖ
程度あり、ダイオードＤ１及びＤ２の各々の電圧降下は
０．６Ｖ程度であるので、電源ラインＬ上の電圧降下は
最低でも約１．５Ｖ程度となる。ここで、ＩＥＥＥ１３
９４に対応した機器に８．０Ｖの電圧を供給するために
はリチウム・イオン電池の電圧として約９．５Ｖ（＝
８．０Ｖ＋約１．５Ｖ）から１２．６Ｖまでの範囲でし
か用いることができない。従って、この構成では、リチ
ウム・イオン電池の容量を十分に使うことができず、容
量が残っていてもＩＥＥＥ１３９４に対応した装置への
電力供給を停止しなければならなかった。

【００１６】ノートブック型ＰＣで要求される電圧は８
Ｖ以下（例えば、７．５Ｖ）である場合が多く、ＩＥＥ
Ｅ１３９４に対応しない場合はノートブック型ＰＣに備
える電池としては上記要求される電圧まで出力電圧を低
下することができるが、ＩＥＥＥ１３９４に対応する場
合には上記の従来の技術では電源ラインの電圧降下が大
きいため、電池の電圧を低下させると外部に対して電力
を供給できなくなる場合がある。この事態を回避するた
めには昇圧用のＤＣ／ＤＣコンバータ等を内蔵して、出
力電圧が８Ｖ以上となるように昇圧すればよいが、この
場合にはコストが上昇してしまう。

【００１７】本発明は上記問題点を解消するために成さ
れたものであり、電源ラインに設けられたバッテリの使
用効率を向上することができる電源装置、及び内蔵され
たバッテリの使用効率を向上することができるコンピュ
ータを得ることが目的である。

【００１８】

【課題を解決するための手段】本発明に係る電源装置
は、予め定めた所定範囲の電力供給が可能な電源ライン
に設けられ、かつ一方向の電力供給を制限するための単
一のダイオードを備えている。このダイオードは内部回
路保護用の保護回路として２つのダイオードを備えた従
来の技術（図５参照）における一方のダイオードに対応
するものである。なお、このダイオードには接合型ダイ
オード、ツェナーダイオード等を含めることができる。

【００１９】また、本発明に係る電源装置では、電圧検
出手段によって電源ラインの電圧が検出され、スイッチ
切換手段によって、上記検出された電圧が上記ダイオー
ドで制限されるべき電圧レベル以上の予め定められた基
準電圧以上である場合に電源ラインが遮断され、該基準
電圧未満である場合に電源ラインが導通されるように切
り換えられる。従って、ダイオードが何らかの原因で故
障している場合であっても、電源ラインに基準電圧以上
の過大な電圧が印加されることを防止することができ
る。

【００２０】このように、本発明では、１つのダイオー
ドが何らかの原因で故障している場合であっても、電源
ラインへの過大な電圧の印加が防止できる構成を、２つ
のダイオードを要することなく実現しているので、２つ
のダイオードによって実現する場合に比較して電源ライ
ン上の電圧降下を低減することができ、この結果として
電源ラインにバッテリが接続されている場合における該
バッテリの使用効率を向上することができる。

【００２１】また、本発明では、２つのダイオードを用
いる場合に比較して１つのダイオードにおける消費電力
（約０．２Ｗ）を削減することができるので、この点に
ついても電池の使用効率を向上することができる。

【００２２】ところで、本発明のスイッチ切換手段によ
る切り換え動作は、本発明の主旨から、電源ラインの電
圧降下が極力小さな状態で行うことが好ましい。従っ
て、請求項２記載の発明のように、本発明のスイッチ切
換手段を、他のスイッチ類に比較して抵抗値が小さなト
ランジスタ素子を含むものとして構成し、該トランジス
タ素子を電源ライン上に設け、かつ該トランジスタのオ
ン／オフ制御によって電源ラインの遮断ないし導通を切
り換えることが好ましい。また、この場合のトランジス
タ素子は、バイポーラ・トランジスタに比較してオン抵
抗の少ないＦＥＴがより好ましく、更にＦＥＴのなかで
も接合型ＦＥＴよりオン抵抗の少ないＭＯＳ型ＦＥＴが
より好ましい。

【００２３】また、本発明のスイッチ切換手段は、請求
項３記載の発明のように、電源ラインが遮断状態のとき
に、上記一方向と逆方向に所定電力供給可能な制限素子
を備える構成とすることが好ましい。これによって、こ
の制限素子とダイオードとで２重に上記一方向の電力供
給を制限することが可能となり、電源ラインに過大な電
圧が印加されることを、より確実に防止することができ
る。なお、この制限素子には、ツェナーダイオードや、
スイッチ切換手段がトランジスタ素子を含む場合の当該
トランジスタの内部ダイオード等を適用することができ
る。

【００２４】一方、本発明の電源ライン上に上記一方向
の上流側に設けられかつ電源ラインから電力が供給され
て駆動する駆動装置がある場合には、請求項４記載の発
明のように、本発明の基準電圧を該駆動装置の耐圧以下
とすることが好ましい。これによって、駆動装置の耐圧
を越えた電圧が電源ラインに印加されるのを防止するこ
とができ、駆動装置を確実に保護することができる。

【００２５】なお、請求項５記載の発明のように、本発
明の電源ラインは、ＩＥＥＥ１３９４に対応した装置の
電源ラインが接続されるものとすることができる。ＩＥ
ＥＥ１３９４では、前述のように８Ｖから４０Ｖまでの
範囲の電圧が許容されるので、本発明の電源ラインには
最大４０Ｖの電圧が印加される可能性があるが、耐圧が
４０Ｖ未満の駆動装置が電源ラインに接続された場合で
も、本発明によって駆動装置を保護することが可能とな
る。

【００２６】更に、本発明に係るコンピュータには、本
発明に係る電源装置と、該電源装置の電源ラインに電力
を供給するバッテリと、前記電源ラインに接続されると
共に外部機器の電源ラインが接続される端子と、前記電
源ラインに接続されて前記バッテリから供給される電力
によって駆動するコンピュータ負荷と、が備えられてい
る。ここで、上記バッテリには、２直構成、３直構成、
４直構成等のリチウム・イオン電池や、７直構成、８直
構成等のニッケル・水素電池等を適用することができ
る。

【００２７】従って、本発明に係るコンピュータによれ
ば、１つのダイオードが何らかの原因で故障している場
合であっても、電源ラインへの過大な電圧の印加が防止
できる構成を、２つのダイオードを要することなく実現
しているので、２つのダイオードによって実現する場合
に比較して電源ライン上の電圧降下を低減することがで
き、この結果としてコンピュータに内蔵されたバッテリ
の使用効率を向上することができる。

【００２８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２９】〔第１実施形態〕図１には、本発明に係る
電源装置が適用された典型的なパーソナル・コンピュー
タ（ＰＣ）から成るコンピュータ・システム１０のハー
ドウェア構成がサブシステム毎に模式的に示されてい
る。本発明を適用したＰＣの一例は、ＯＡＤＧ（PC Ope
n Architecture Developer's Group）仕様に準拠し、オ
ペレーティング・システム（ＯＳ）として米マイクロソ
フト社の“Ｗｉｎｄｏｗｓ９８又はＮＴ”又は米ＩＢＭ
社の“ＯＳ／２”を搭載したノートブック型のＰＣ１２
（図２参照）である。以下、コンピュータ・システム１
０の各部について説明する。

【００３０】コンピュータ・システム１０全体の頭脳で
あるＣＰＵ１４は、ＯＳの制御下で、各種プログラムを
実行する。ＣＰＵ１４は、例えば米インテル社製のＣＰ
Ｕチップ“Ｐｅｎｔｉｕｍ”や、ＡＭＤ社等の他社製の
ＣＰＵでも良いし、ＩＢＭ社製の“ＰｏｗｅｒＰＣ”で
も良い。

【００３１】ＣＰＵ１４は、自身の外部ピンに直結され
たプロセッサ直結バスとしてのＦＳ（FrontSide）バス
１８、高速のＩ／Ｏ装置用バスとしてのＰＣＩ（Periph
eralComponent Interconnect）バス２０、及び低速のＩ
／Ｏ装置用バスとしてのＩＳＡ（Industry Standard Ar
chitecture）バス２２という３階層のバスを介して、後
述の各ハードウェア構成要素と相互接続されている。

【００３２】ＦＳバス１８とＰＣＩバス２０は、一般に
メモリ／ＰＣＩ制御チップと呼ばれるＣＰＵブリッジ
（ホスト−ＰＣＩブリッジ）２４によって連絡されてい
る。

【００３３】メイン・メモリ１６は、ＣＰＵ１４の実行
プログラムの読み込み領域として、或いは実行プログラ
ムの処理データを書き込む作業領域として利用される書
き込み可能メモリである。

【００３４】ＰＣＩバス２０は、比較的高速なデータ伝
送が可能なタイプのバスであり、カードバス・コントロ
ーラ３０のような比較的高速で駆動するＰＣＩデバイス
類がこれに接続される。

【００３５】ビデオ・サブシステム２６は、ビデオに関
連する機能を実現するためのサブシステムであり、ＣＰ
Ｕ１４からの描画命令を実際に処理し、処理した描画情
報をビデオメモリ（ＶＲＡＭ）に一旦書き込むと共に、
ＶＲＡＭから描画情報を読み出して液晶ディスプレイ
（ＬＣＤ）２８（図２参照）に描画データとして出力す
るビデオ・コントローラを含む。

【００３６】また、ＰＣＩバス２０にはカードバス・コ
ントローラ３０、オーディオ・サブシステム３２、ドッ
キング・ステーション・インタフェース（ＤｏｃｋＩ
／Ｆ）３４及びミニＰＣＩスロット３６が各々接続され
ている。カードバス・コントローラ３０は、ＰＣＩバス
２０のバスシグナルをＰＣＩカードバス・スロット３８
のインタフェース・コネクタ（カードバス）に直結させ
るための専用コントローラである。カードバス・スロッ
ト３８には、例えばＰＣ１２本体の壁面に配設され、Ｐ
ＣＭＣＩＡ（Personal Computer Memory Association）
／ＪＥＩＤＡ（Japan Electronic Industry Developmen
t Association）が策定した仕様（例えば“PC Card Sta
ndard 95”）に準拠したＰＣカード４０が装填される。

【００３７】ＤｏｃｋＩ／Ｆ３４は、ＰＣ１２とドッ
キング・ステーション（図示省略）を接続するためのハ
ードウェアである。また、ミニＰＣＩスロット３６に
は、例えばコンピュータ・システム１０をネットワーク
（例えばＬＡＮ）に接続するためのネットワーク・アダ
プタ４２が接続される。

【００３８】ＰＣＩバス２０とＩＳＡバス２２はＩ／Ｏ
ブリッジ４４によって相互に接続されている。Ｉ／Ｏブ
リッジ４４は、ＰＣＩバス２０とＩＳＡバス２２とのブ
リッジ機能、ＩＤＥ（Integrated Drive Electronics）
インタフェース機能、ＵＳＢ（Universal Serial Bus）
機能等を備えており、例えばインテル社製のＰＩＩＸ４
というデバイス（コアチップ）を用いることができる。
ＩＤＥインタフェース機能によって実現されるＩＤＥイ
ンタフェースには、ＩＤＥハードディスク・ドライブ
（ＨＤＤ）４６が接続される他、ＩＤＥＣＤ−ＲＯＭ
ドライブ４８がＡＴＡＰＩ（AT Attachment Packet Int
erface）接続される。

【００３９】また、Ｉ／Ｏブリッジ４４にはＵＳＢポー
トが設けられており、このＵＳＢポートは、例えばＰＣ
１２本体の壁面等に設けられたＵＳＢコネクタ５０と接
続されている。

【００４０】更に、Ｉ／Ｏブリッジ４４にはＳＭバスを
介してＥＥＰＲＯＭ９４が接続されている。ＥＥＰＲＯ
Ｍ９４はユーザによって登録されたパスワードやスーパ
ーバイザー・パスワード、製品シリアル番号等の情報を
保持するためのメモリであり、不揮発性で記憶内容を電
気的に書き替え可能とされている。

【００４１】また、Ｉ／Ｏブリッジ４４は電源回路５４
に接続されている。電源回路５４は充電するバッテリを
メイン電池６４Ａ又はセカンド電池６４Ｂに選択的に切
り換える電源切換回路６３、メイン電池６４Ａ又はセカ
ンド電池６４Ｂを充電するための充電回路６８、コンピ
ュータ・システム１０で使用される５Ｖ、３．３Ｖ等の
直流定電圧を生成するＤＣ／ＤＣコンバータ６６、及び
コンピュータ・システム１０の内部回路を保護する保護
回路１１２等の回路を備えている。なお、メイン電池６
４Ａ及びセカンド電池６４Ｂは、双方とも定格電圧４．
２Ｖのリチウム・イオン電池を３本直列接続して構成さ
れた３直構成のリチウム・イオン電池である。従って、
各電池は、容量が０（零）となる約９．０Ｖから１２．
６Ｖまでの範囲の電圧の電力が供給可能とされている。

【００４２】一方、Ｉ／Ｏブリッジ４４を構成するコア
チップの内部には、コンピュータ・システム１０の電源
状態を管理するための内部レジスタと、該内部レジスタ
の操作を含むコンピュータ・システム１０の電源状態の
管理を行うロジック（ステートマシーン）が設けられて
いる。

【００４３】上記ロジックは電源回路５４との間で各種
の信号を送受し、この信号の送受により、電源回路５４
からコンピュータ・システム１０への実際の給電状態を
認識し、電源回路５４は上記ロジックからの指示に応じ
てコンピュータ・システム１０への電力供給を制御す
る。

【００４４】ＩＳＡバス２２はＰＣＩバス２０よりもデ
ータ転送速度が低いバスであり、ＳｕｐｅｒＩ／Ｏコ
ントローラ７０、ＥＥＰＲＯＭ等から成るフラッシュＲ
ＯＭ７２、ＣＭＯＳ７４、ゲートアレイ・ロジック７６
に接続されたエンベデッド・コントローラ８０に加え、
キーボード／マウスコントローラのような比較的低速で
動作する周辺機器類（何れも図示省略）を接続するのに
用いられる。

【００４５】ＳｕｐｅｒＩ／Ｏコントローラ７０には
Ｉ／Ｏポート７８が接続されている。ＳｕｐｅｒＩ／
Ｏコントローラ７０は、フロッピーディスク・ドライブ
（ＦＤＤ）の駆動、パラレル・ポートを介したパラレル
・データの入出力、シリアル・ポートを介したシリアル
・データの入出力を制御する。

【００４６】フラッシュＲＯＭ７２は、ＢＩＯＳ等のプ
ログラムを保持するためのメモリであり、不揮発性で記
憶内容を電気的に書き替え可能とされている。また、Ｃ
ＭＯＳ７４は揮発性の半導体メモリがバックアップ電源
に接続されて構成されており、不揮発性でかつ高速の記
憶手段として機能する。

【００４７】エンベデッド・コントローラ８０は、図示
しないキーボードのコントロールを行うと共に、内蔵さ
れたパワー・マネージメント・コントローラ（Power Ma
nagement Controller、以下、「ＰＭＣ」という）８２
（図３も参照）によってゲートアレイ・ロジック７６と
協働して電源管理機能の一部を担う。

【００４８】図３には、本実施の形態に係るＰＣ１２の
構成として、本発明に特に関係する電源回路５４の各構
成要素を具体化したものが示されている。同図に示すよ
うに、ＰＣ１２には、ＡＣアダプタ６２が接続された入
力端子ＴからＩＥＥＥ１３９４バス１５０が接続された
ポートＰに至る電源ラインＬ、電源切換回路６３、メイ
ン電池６４Ａ、セカンド電池６４Ｂ、充電回路６８、内
部回路１１０、及び保護回路１１２が備えられている。
なお、図示は省略するが、ＩＥＥＥ１３９４バス１５０
にはＩＥＥＥ１３９４に対応した複数の機器がカスケー
ド接続されている。

【００４９】電源切換回路６３には、電源ラインＬとメ
イン電池６４Ａとの間に設けられた第１の直列回路１０
０、及び電源ラインＬとセカンド電池６４Ｂとの間に設
けられた第２の直列回路１０２が備えられている。な
お、本実施の形態に係るＰＣ１２にはバッテリパック収
納部（図示省略）が設けられており、該バッテリパック
収納部に上記メイン電池６４Ａ及びセカンド電池６４Ｂ
は取り外し可能に装着されている。また、メイン電池６
４Ａ及びセカンド電池６４Ｂはバッテリパック収納部に
装着された状態で、各々入力端子６５Ａ及び６５Ｂを介
して第１の直列回路１００及び第２の直列回路１０２に
接続されている。

【００５０】第１の直列回路１００は、内部ダイオード
のカソード同士が相互に接続されたＦＥＴ１及びＦＥＴ
２を備えている。ＦＥＴとしてはパワーＭＯＳ型ＦＥＴ
が使用できる。また、第２の直列回路１０２も第１の直
列回路１００と同様に内部ダイオードのカソード同士が
相互に接続されたＦＥＴ３及びＦＥＴ４を備えている。

【００５１】ここで、ＦＥＴ１及びＦＥＴ３の内部ダイ
オードは、カソードが対応するＦＥＴのドレインＤに接
続され、かつアノードが対応するＦＥＴのソースＳに接
続されており、ＦＥＴ２及びＦＥＴ４の内部ダイオード
は、カソードが対応するＦＥＴのソースＳに接続され、
かつアノードが対応するＦＥＴのドレインＤに接続され
ている。

【００５２】一方、電源ラインＬとＦＥＴ２のドレイン
Ｄとの間には充電回路６８が設けられている。なお、Ｆ
ＥＴ２とＦＥＴ４のドレインＤは相互に接続されてお
り、この接続点と電源ラインＬとの間には充電回路６８
によるメイン電池６４Ａ又はセカンド電池６４Ｂの充電
中における充電回路６８の短絡を防止するためにＦＥＴ
５が設けられている。すなわちＦＥＴ５は、充電回路６
８によりメイン電池６４Ａ又はセカンド電池６４Ｂが充
電されているときはオフされ、メイン電池６４Ａ及びセ
カンド電池６４Ｂの何れか一方から電源ラインＬに対し
て直流電力を供給するときにはオンされる。なお、ＦＥ
Ｔ５にはカソードがドレインＤに接続され、かつアノー
ドがソースＳに接続された内部ダイオードが形成されて
いる。

【００５３】ＦＥＴ１〜ＦＥＴ５のゲートＧには、各々
ＰＭＣ８２の出力端子１、２、３、４、５が接続されて
おり、ＰＭＣ８２によってＦＥＴ１〜ＦＥＴ５のオン／
オフが制御される。

【００５４】一方、内部回路１１０は、電源回路５４
（図１も参照）以外のＣＰＵ１４、メイン・メモリ１６
等のコンポーネントと、電源回路５４のＤＣ／ＤＣコン
バータ６６とにより構成されたものであり、電源ライン
Ｌに接続されている。なお、内部回路１１０において、
電源ラインＬに直接接続されているのはＤＣ／ＤＣコン
バータ６６の入力端子のみであり、他のコンポーネント
についてはＤＣ／ＤＣコンバータ６６の出力端子から必
要とされる電力が供給されるように構成されている。ま
た、本実施の形態における内部回路１１０は、耐圧が２
５Ｖとなるように設計されている。

【００５５】一方、保護回路１１２は、ＦＥＴ６、ダイ
オードＤ２、及びスイッチ切換回路１１３を含んで構成
されており、電源ラインＬの内部回路１１０とポートＰ
との間に設けられている。

【００５６】ＦＥＴ６はソースＳが内部回路１１０側と
なり、ドレインＤがポートＰ側となるように電源ライン
Ｌ上に直列に挿入されている。また、ＦＥＴ６のソース
Ｓは抵抗を介して自身のゲートＧに接続されている。な
お、ＦＥＴ６にはカソードがドレインＤに接続され、か
つアノードがソースＳに接続された内部ダイオードＤ６
が形成されている。ＦＥＴ６としては、パワーＭＯＳ型
ＦＥＴが使用できる。

【００５７】また、ダイオードＤ２はＦＥＴ６のドレイ
ンＤとポートＰとの間に、カソードがポートＰ側となる
ように直列に挿入されている。

【００５８】一方、スイッチ切換回路１１３には、抵抗
Ｒ１及び抵抗Ｒ２が直列接続されて構成された分圧抵抗
回路が備えられており、該分圧抵抗回路の一端はポート
Ｐに接続され、他端は接地されている。

【００５９】また、分圧抵抗回路の抵抗Ｒ１及び抵抗Ｒ
２の接続点にはコンパレータＣＰの−入力端子（反転入
力端子）が接続されており、該コンパレータＣＰの＋入
力端子（非反転入力端子）には所定電圧（本実施の形態
では５Ｖ）の参照電圧を生成して出力する参照電圧生成
回路１１４の出力端子が接続されている。従って、コン
パレータＣＰの出力端子からは、抵抗Ｒ１と抵抗Ｒ２と
の抵抗値の比率に応じて分圧されたポートＰの電圧が上
記参照電圧より小さな場合はハイレベルの電圧とされ、
上記分圧されたポートＰの電圧が上記参照電圧以上であ
る場合はローレベルの電圧とされた信号が出力される。

【００６０】ここで、本実施の形態における抵抗Ｒ１及
び抵抗Ｒ２の各抵抗値の比率は、ポートＰの電圧が、内
部回路１１０の耐圧（本実施の形態では２５Ｖ）以下の
電圧である基準電圧（本実施の形態では２０Ｖ）である
ときに、コンパレータＣＰの−入力端子に印加される電
圧が上記参照電圧（本実施の形態では５Ｖ）と等しくな
るように予め調整されている。従って、コンパレータＣ
Ｐから出力される信号は、ポートＰの電圧が上記基準電
圧より小さな場合にハイレベルとされ、ポートＰの電圧
が上記基準電圧以上である場合にローレベルとされる。

【００６１】一方、コンパレータＣＰの出力端子は抵抗
を介してトランジスタＴＲ１のベースに接続されてい
る。また、トランジスタＴＲ１のエミッタは接地される
と共に抵抗を介して自身のベースに接続されており、コ
レクタは抵抗を介してトランジスタＴＲ２のベースに接
続されている。また、トランジスタＴＲ２のエミッタは
所定電圧レベル（本実施の形態では、ＡＣアダプタ６２
によって動作しているときは３２Ｖ、メイン電池６４Ａ
又はセカンド電池６４Ｂによって動作しているときは２
０Ｖ）の電圧を生成して出力するチャージ・ポンプ回路
１１６の出力端子に接続されると共に抵抗を介して自身
のベースに接続されており、更にコレクタは抵抗を介し
てＦＥＴ６のゲートＧに接続されている。

【００６２】従って、コンパレータＣＰからの出力信号
がハイレベルである場合はトランジスタＴＲ１及びトラ
ンジスタＴＲ２は双方ともオンされ、ＦＥＴ６のゲート
Ｇにはチャージ・ポンプ回路１１６によって生成された
電圧が印加されてＦＥＴ６はオンされる。逆にコンパレ
ータＣＰからの出力信号がローレベルである場合はトラ
ンジスタＴＲ１及びトランジスタＴＲ２は双方ともオフ
されるため、ＦＥＴ６はオフされる。

【００６３】ダイオードＤ２が本発明のダイオードに、
抵抗Ｒ１及び抵抗Ｒ２によって構成された分圧抵抗回路
が本発明の電圧検出手段に、ＦＥＴ６が本発明のトラン
ジスタ素子に、ＦＥＴ６の内部ダイオードＤ６が本発明
の制限素子に、ＦＥＴ６及びスイッチ切換回路１１３に
よって構成された部分が本発明のスイッチ切換手段に、
内部回路１１０が本発明の駆動装置及びコンピュータ負
荷に、ポートＰが本発明の端子に、各々相当する。

【００６４】なお、コンピュータ・システム１０を構成
するためには、図１及び図３に示した以外にも多くの電
気回路が必要である。但し、これらは当業者には周知で
あり、また、本発明の要旨を構成するものではないの
で、本明細書中では説明を省略する。また、図面の錯綜
を回避するため、図中の各ハードウェア・ブロック間の
接続も一部しか図示していないことを付記しておく。

【００６５】次に本実施の形態の作用として、本発明に
特に関係する電源回路５４の動作を説明する。まず、電
源切換回路６３の動作について図３を参照しつつ簡単に
説明する。

【００６６】ＰＣ１２が作動中であり、かつメイン電池
６４Ａを充電回路６８で充電する場合は、ＰＭＣ８２に
よってＦＥＴ１及びＦＥＴ２は共にオンされると共に、
メイン電池６４Ａとセカンド電池６４Ｂとの短絡を防止
するためにＦＥＴ３及びＦＥＴ４は共にオフされる。ま
た、充電回路６８の短絡を防止するためにＦＥＴ５はオ
フされる。

【００６７】同様に、ＰＣ１２が作動中であり、かつセ
カンド電池６４Ａを充電回路６８で充電する場合は、Ｐ
ＭＣ８２によってＦＥＴ３及びＦＥＴ４は共にオンされ
ると共に、メイン電池６４Ａとセカンド電池６４Ｂとの
短絡を防止するためにＦＥＴ１及びＦＥＴ２は共にオフ
される。また、充電回路６８の短絡を防止するためにＦ
ＥＴ５はオフされる。

【００６８】一方、ＰＣ１２が作動中であり、かつ各電
池の充電を行わない場合は、ＰＭＣ８２によってＦＥＴ
１がオフ、ＦＥＴ２がオン、ＦＥＴ３がオフ、ＦＥＴ４
がオン、ＦＥＴ５がオフに各々設定される。ここで、Ｐ
ＭＣ８２がＡＣアダプタ６２の離脱を検知し、かつメイ
ン電池６４Ａから電力を供給する場合は、ＦＥＴ１がオ
ン、ＦＥＴ２がオン、ＦＥＴ３がオフ、ＦＥＴ４がオ
フ、ＦＥＴ５がオンに設定される。また、同様にセカン
ド電池６４Ｂから電力を供給する場合は、ＦＥＴ１がオ
フ、ＦＥＴ２がオフ、ＦＥＴ３がオン、ＦＥＴ４がオ
ン、ＦＥＴ５がオンに設定される。これによって、ＡＣ
アダプタ６２が何らかの原因で離脱された場合でも、メ
イン電池６４Ａ及びセカンド電池６４Ｂの何れか一方か
ら内部回路１１０に電力を供給し続けることができるの
で、ＡＣアダプタ６２の離脱に起因するＰＣ１２のシャ
ット・ダウンを防止することができる。

【００６９】次に、保護回路１１２の動作について説明
する。なお、ここでは、メイン電池６４Ａ又はセカンド
電池６４Ｂの何れか一方の電池から電源ラインＬに電力
を供給している場合について説明する。また、以下で
は、ポートＰの電圧が基準電圧（本実施の形態では２０
Ｖ）以上である場合と、基準電圧未満である場合とで場
合分けして説明する。（１）ポートＰの電圧が基準電圧以上である場合この場合はＰＣ１２がＩＥＥＥ１３９４バス１５０上に
電力を供給しているのではなく、ＩＥＥＥ１３９４バス
１５０に接続されたＩＥＥＥ１３９４対応の機器（図示
省略）が供給している場合である。

【００７０】この場合、コンパレータＣＰの出力信号は
ローレベルとなって、トランジスタＴＲ１及びＴＲ２は
共にオフされ、これによってＦＥＴ６はオフされる。こ
のとき、ＦＥＴ６の内部ダイオードＤ６とダイオードＤ
２との２つのダイオードによって内部回路１１０は保護
される。

【００７１】一般にＦＥＴの内部ダイオードの順方向電
圧は１Ｖ以上（例えば、１．２Ｖ）であり、通常のショ
ットキー・ダイオードの順方向電圧（例えば、０．６
Ｖ）より大きく、従来の技術における通常のダイオード
を２段備えた場合（図５も参照）に比較して保護回路１
１２における電源ラインＬの電圧降下は大きいが、この
場合はＩＥＥＥ１３９４バス１５０への電力供給は他の
機器から行われているので、問題とはならない。（２）ポートＰの電圧が基準電圧未満である場合この場合、コンパレータＣＰの出力信号はハイレベルと
なって、トランジスタＴＲ１及びＴＲ２は共にオンさ
れ、これによってＦＥＴ６はオンされる。従って、この
場合には保護回路１１２におけるダイオードはダイオー
ドＤ２のみとなる。

【００７２】この場合は、ＰＣ１２がＩＥＥＥ１３９４
バス１５０上に電力を供給している場合と、他の機器が
ＰＣ１２より高い電圧でかつ基準電圧未満の電圧の電力
を供給している場合との２つの場合が考えられる。

【００７３】ＰＣ１２がＩＥＥＥ１３９４バス１５０上
に電力を供給している場合は、保護回路１１２内のダイ
オードは１段のみであるので、保護回路１１２による電
圧降下は０．６Ｖ程度となり、従来の技術における通常
のダイオードを２段備えた場合（この場合の電圧降下は
約１．２Ｖ）に比較して電圧降下を約半分に抑制するこ
とができる。

【００７４】従って、電源切換回路６３における各ＦＥ
Ｔによる電圧降下が約０．３Ｖである場合には電源ライ
ンＬの全体的な電圧降下は約０．９Ｖ（＝約０．３Ｖ＋
約０．６Ｖ）となり、電力を供給しているメイン電池６
４Ａ又はセカンド電池６４Ｂの容量がなくなる約９．０
Ｖまで電池を使用することができ、電池の使用効率を向
上することができる。更に、この場合はダイオード１つ
分に相当する電力消費（約０．２Ｗ）を節約することも
できる。

【００７５】また、このように電源ラインＬの電圧降下
が低減されることによって、ＩＥＥＥ１３９４バス１５
０に印加される電圧が８Ｖ以上となる電圧で、かつＰＣ
１２の内部回路１１０に要求される電圧までメイン電池
６４Ａ及びセカンド電池６４Ｂの出力電圧を低下させる
ことも可能となる。

【００７６】また、このように電源ラインＬの電圧降下
が低減されることによって、電池を容量がなくなるまで
使用する場合においてもＩＥＥＥ１３９４バス１５０に
印加される電圧を８Ｖ以上に維持することができるの
で、ＤＣ／ＤＣコンバータ等の昇圧手段を不用とするこ
とができ、該昇圧手段を備える場合に比較してコストを
削減することができる。

【００７７】一方、他の機器がＰＣ１２より高い電圧で
かつ基準電圧未満の電圧の電力を供給している場合は、
ダイオードＤ２が何らかの原因で短絡破壊された場合で
あっても、内部回路１１０の耐圧は２５Ｖであるので、
内部回路１１０が破壊されることはない。

【００７８】〔第２実施形態〕上記第１実施形態では、
本発明をＰＣ１２の内部回路１１０の保護のみを行うよ
うに構成した場合の一形態について説明したが、本第２
実施形態では、内部回路１１０の保護を行うと共に、電
源ラインにおける過電流を防止するように構成した場合
の一形態について説明する。なお、保護回路以外の構成
及び作用については、上記第１実施形態と同様であるの
で、ここでの説明は省略する。

【００７９】図４には、本第２実施形態に係る保護回路
１３０の構成が示されている。同図に示すように、本第
２実施形態に係る保護回路１３０は、各々電源ラインＬ
に直列に挿入された電流検出用の抵抗Ｒ３、ＦＥＴ７、
ＦＥＴ８及びツェナーダイオードＺＤ２を含んで構成さ
れている。ここで、ＦＥＴ７はソースＳがポートＰ側と
なるように接続されており、ＦＥＴ８はドレインＤがポ
ートＰ側となるように接続されており、更にツェナーダ
イオードＺＤ２はカソードがポートＰ側となるように接
続されている。

【００８０】ここで、ＦＥＴ７は過電流防止の機能を有
し、ＦＥＴ８は本発明の制限素子としての機能を有する
ものである。

【００８１】一方、保護回路１３０には、電流制限回路
１２２、電圧検出回路１２４、ゲート制御回路１２６、
及びチャージ・ポンプ回路１２８が備えられている。

【００８２】電流制限回路１２２の入力端は抵抗Ｒ３の
両端に接続されており、出力端はゲート制御回路１２６
に接続されている。また、電圧検出回路１２４の入力端
はポートＰに接続されており、出力端はゲート制御回路
１２６に接続されている。更に、チャージ・ポンプ回路
１２８の出力端はゲート制御回路１２６に接続されてお
り、ゲート制御回路１２６の出力端はＦＥＴ７及びＦＥ
Ｔ８のゲートＧに接続されている。

【００８３】電圧検出回路１２４が本発明の電圧検出手
段に、ＦＥＴ８が本発明のトランジスタ素子に、ゲート
制御回路１２６、チャージ・ポンプ回路１２８及びＦＥ
Ｔ８によって構成された部分が本発明のスイッチ切換手
段に、ツェナーダイオードＺＤ２が本発明のダイオード
に、各々相当する。

【００８４】以上のように構成された保護回路１３０で
は、電流制限回路１２２によって電源ラインＬに流れる
電流が検出され、検出された電流の値が予め定められた
制限電流値より小さな場合にハイレベルの信号をゲート
制御回路１２６に出力する。また、電圧検出回路１２４
によってポートＰの電圧が検出され、検出された電圧に
応じたレベルの信号がゲート制御回路１２６に出力され
る。更に、チャージ・ポンプ回路１２８ではＦＥＴ７及
びＦＥＴ８をオンさせることができるレベル（本実施の
形態では、ＡＣアダプタ６２によって動作しているとき
は３２Ｖ、メイン電池６４Ａ又はセカンド電池６４Ｂに
よって動作しているときは２０Ｖ）の電圧が生成され、
ゲート制御回路１２６に出力される。

【００８５】ゲート制御回路１２６では、電流制限回路
１２２及び電圧検出回路１２４から入力された信号に応
じてＦＥＴ７及びＦＥＴ８のオン／オフを制御する。よ
り具体的には、電流制限回路１２２から入力された信号
がハイレベルであり、かつ電圧検出回路１２４から入力
された信号のレベルが予め定められた基準電圧に対応す
るレベルより小さな場合にのみＦＥＴ７及びＦＥＴ８を
オンさせ、その他の場合にはＦＥＴ７及びＦＥＴ８をオ
フさせる。

【００８６】なお、ゲート制御回路１２６は、ＦＥＴ７
及びＦＥＴ８をオンさせる際には、チャージ・ポンプ回
路１２８から入力されている電圧をＦＥＴ７及びＦＥＴ
８のゲートＧに印加するようにする。また、本実施の形
態に係る基準電圧は、上記第１実施形態における基準電
圧と同様のものである。

【００８７】以上のゲート制御回路１２６によるＦＥＴ
７及びＦＥＴ８の制御によって、電源ラインＬを流れる
電流の値が上記制限電流値以上である場合と、ポートＰ
の電圧が上記基準電圧以上である場合にはＦＥＴ７及び
ＦＥＴ８がオフされて、電源ラインＬを流れる電流の値
が制限されると共に、ＰＣ１２の内部回路１１０が保護
される。

【００８８】このように、本第２実施形態に係る保護回
路では、電源ラインＬを流れる電流の値を制限するため
の回路と、内部回路１１０を保護するための回路とで兼
用できる部分（具体的には、ゲート制御回路１２６、及
びチャージ・ポンプ回路１２８）については兼用してい
るので、低コストに多機能化を図ることができる。

【００８９】なお、上記各実施形態では、保護回路を単
品部品の組み合せで構成した場合について説明したが、
本発明はこれに限定されるものではなく、保護回路はＩ
Ｃ（Integrated Circuit）として構成することもできる
ことは言うまでもない。この場合は、保護回路の小型
化、低コスト化、及び高信頼性化が可能である。

【００９０】また、この場合、電源ラインＬに直列に設
けられたダイオード（第１実施形態ではダイオードＤ
２、第２実施形態ではツェナーダイオードＺＤ２）以外
の部分（第２実施形態では図４の破線で囲まれた領域１
２０）をＩＣ化することが好ましい。即ち、このように
電源ラインＬに直列に設けられたダイオードをＩＣとは
別体として構成することにより、該ダイオードとして電
源ラインＬに印加される最大電圧等に応じた任意の定格
のものを適用することができ、ＩＣの汎用性を増すこと
ができる。

【００９１】また、上記各実施形態では、本発明のスイ
ッチ切換手段を電源ラインＬに１つのみ設けた場合につ
いて説明したが、本発明はこれに限定されるものではな
く、複数設ける形態とすることもできる。この場合は、
上記各実施形態に比較してコストは上昇するものの、保
護回路としての信頼性は向上させることができる。

【００９２】

【発明の効果】以上説明したように本発明によれば、１
つのダイオードが何らかの原因で故障している場合であ
っても、電源ラインへの過大な電圧の印加が防止できる
構成を、２つのダイオードを要することなく実現してい
るので、２つのダイオードによって実現する場合に比較
して電源ライン上の電圧降下を低減することができ、こ
の結果として電源ラインにバッテリが接続されている場
合における該バッテリの使用効率を向上することができ
る、という優れた効果を有する。

【図面の簡単な説明】

【図１】実施の形態に係るコンピュータ・システムの
概略構成を示すブロック図である。

【図２】ノートブック型ＰＣの外観を示す斜視図であ
る。

【図３】第１実施形態に係るノートブック型ＰＣの構
成を示す回路図（一部ブロック図）である。

【図４】第２実施形態に係る保護回路の構成を示すブ
ロック図（一部回路図）である。

【図５】従来技術の問題点の説明に供するグラフであ
る。

【符号の説明】

１０コンピュータ・システム５４電源回路６２ＡＣアダプタ６３電源切換回路６４Ａメイン電池（バッテリ）６４Ｂセカンド電池（バッテリ）１１０内部回路（駆動装置、コンピュータ負荷）１１２保護回路１１３スイッチ切換回路（スイッチ切換手段）１１４参照電圧生成回路１１６チャージ・ポンプ回路１２４電圧検出回路（電圧検出手段）１２６ゲート制御回路（スイッチ切換手段）１２８チャージ・ポンプ回路（スイッチ切換手段）Ｄ２ダイオードＤ６内部ダイオード（制限素子）ＦＥＴ６、ＦＥＴ８電界効果トランジスタ（トラン
ジスタ素子、スイッチ切換手段）Ｌ電源ラインＰポート（端子）Ｒ１、Ｒ２抵抗（電圧検出手段）ＺＤ２ツェナーダイオード（ダイオード）

フロントページの続き (72)発明者内藤在正神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内Ｆターム(参考） 5B011 DA02 EA04 EB06 FF03 GG03 JA07 JA11 5G065 AA00 AA01 DA02 DA06 EA02 EA06 GA06 HA04 HA16 JA07 KA02 KA05 LA01 MA09 MA10 NA04 NA06 5H430 BB01 BB09 BB11 CC02 EE06 EE12 EE17 EE18 FF04 FF13 GG08 HH03 LA02 LA17 LA26 LB02

Claims

【特許請求の範囲】

【請求項１】予め定めた所定範囲の電力供給が可能な
電源ラインに設けられ、かつ一方向の電力供給を制限す
るための単一のダイオードと、前記電源ラインの電圧を検出する電圧検出手段と、前記電圧検出手段によって検出された電圧が前記ダイオ
ードで制限される電圧レベル以上の予め定められた基準
電圧以上である場合に前記電源ラインを遮断し、該基準
電圧未満である場合に前記電源ラインを導通するように
切り換えるスイッチ切換手段と、を含む電源装置。
【請求項２】前記スイッチ切換手段は、トランジスタ
素子を含む請求項１記載の電源装置。
【請求項３】前記スイッチ切換手段は、前記遮断状態
のときに、前記一方向と逆方向に所定電力供給可能な制
限素子を備えた請求項１又は請求項２記載の電源装置。
【請求項４】前記基準電圧は、前記一方向の上流側に
設けられかつ前記電源ラインから電力が供給されて駆動
する駆動装置の耐圧以下である請求項１乃至請求項３の
何れか１項記載の電源装置。
【請求項５】前記電源ラインは、ＩＥＥＥ１３９４に
対応した装置の電源ラインが接続されるものである請求
項１乃至請求項４の何れか１項記載の電源装置。
【請求項６】請求項１乃至請求項５の何れか１項記載
の電源装置と、前記電源ラインに電力を供給するバッテリと、前記電源ラインに接続されると共に外部機器の電源ライ
ンが接続される端子と、前記電源ラインに接続されて前記バッテリから供給され
る電力によって駆動するコンピュータ負荷と、を備えたコンピュータ。