JPWO2008126447A1 - 電子機器の配線構造及び電子機器パッケージの製造方法 - Google Patents

電子機器の配線構造及び電子機器パッケージの製造方法 Download PDF

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Abstract

スクリーン印刷によって段差のある対象に配線を形成する。下段と上段の２段を有する基材に対して印刷により配線が施される。その際、まず下段に配線パターンを印刷し乾燥する工程が繰り返されることにより、複数の層が重なった積層配線が形成される。そして積層配線の高さが上段の高さに近づいたとき、最上段の配線が積層配線の上に印刷される。この最上段の配線は、上段の表面にまで延設される。最上段の配線は段差が少ないため、印刷の特性が良い。こうした方法により、配線幅が狭く、しかも配線幅よりも大きな段差の上下を確実に接続する配線構造が印刷により形成される。

Description

本発明は、スクリーン印刷により基板上に配線を形成する技術に関する。この出願は、２００７年３月３０日に出願された日本特許出願２００７−９１４９０号を基礎とする。その日本特許出願の開示はこの参照により、ここに取り込まれる。
従来、ＬＳＩパッケージに用いられる配線は一般的に、フォトリソグラフィーを用いためっき法により形成されていた。この方法においては、絶縁樹脂上に配線層のベースとなる銅薄膜がスパッタ等により形成される。エッチングレジスト形成用の感光性樹脂がスピンコーター等を用いて塗布される。その後、エッチングレジストを形成するために、フォトマスクを用いパターン形成部が露光・現像された後現像部以外の樹脂が除去される。エッチングにて配線部以外の銅が除去されることで配線パターンが完成する。この銅配線を保護するため、外部電極パッドを除く部分にソルダーレジストが形成される。外部電極パッド上に供給されるはんだへの銅の拡散を抑制するためのバリア層を形成するためにＮｉ，Ｎｉ／Ａｕ，Ｎｉ／Ｐｄ／Ａｕなどのめっきを施すことでＬＳＩパッケージに用いられる配線が完成する。
一方、前述したいわゆるフォトリソ法を用いた配線に替えて、近年では導電性樹脂或いは導電性インクの印刷塗布による配線形成が試みられている。導電性樹脂による方法によれば例えばスクリーン印刷にて配線パターンを形成した後樹脂硬化すれば回路配線がすぐに作製でき、工程が大幅に短縮される。また、アディティブ構造であるため銅などの除去成分やエッチング液等の廃液が発生しない、環境にも優しい技術であるといえる。
以下に、出願人がサーチによって発見した先行技術文献を掲げる。
文献１：日本国特許出願、特開２００６−１３２４８号公報
文献２：日本国特許出願、特開２００６−２５３１７５号公報
文献３：特許協力条約に基づく国際出願、国際公開番号ＷＯ２００４／０３８７９３
しかしながら、このような導電性樹脂を用いた印刷法による配線形成では、配線形成対象が平面であることが望まれ、配線形成対象に段差がある場合には配線形成が困難である。段差部へスクリーン印刷した場合には、段差部へスクリーンマスクが追従しきれずに印刷対象とスクリーンマスクとの間に隙間が開き、この隙間から導電性樹脂が漏れ出て滲みが発生すため、配線形状を均一とすることができない。また、配線間の間隔が狭ければこの滲みによりショートする可能性がある。さらに、段差が大きければ印刷対象とスクリーンマスクとの隙間も大きいため、導電性樹脂が印刷対象に接触することすらできず、段差部に導電性樹脂が転写されない、つまり断線を生じる結果となる。
本発明は上記の事情に鑑みてなされたものであり、その第１の目的は、形成対象の範囲が広く段差部にも形成でき、高信頼性で環境に優しい配線構造およびこれを用いた電子機器パッケージを提供することにある。
また、本発明の第２の目的は、形成対象の範囲が広く段差部にも形成でき、高信頼性で環境に優しい配線構造および電子機器パッケージ製造方法を提供することにある。
本発明による電子機器の配線構造は、下段表面と下段表面に対して垂直方向の第１高さに配置された上段表面とを有する基材と、下段表面上に配置され、垂直方向に重なる複数の導電性樹脂の層を備える積層配線とを備える。複数の導電性樹脂の層の内の最上層は、上段表面上に延設される。
本発明による電子機器パッケージは、基板と、基板上に配置された半導体素子と、基板上に配置され、複数の導電性樹脂の層を備える積層配線とを備える。複数の導電性樹脂の層の内の最上層は、上段表面上に延設される。
本発明による電子機器パッケージは、基板と、基板上に配置された中間層と、基板上に配置され、中間層よりも高い位置に上面を有する半導体素子と、中間層上に配置され、複数の導電性樹脂の層を備える積層配線とを備える。複数の導電性樹脂の層の内の最上層は、上面上に延設される。
本発明による電子機器パッケージの製造方法は、基板上の第１領域に、導電性樹脂を印刷して乾燥させることにより配線を形成する工程を繰り返し行うことにより、複数の導電性樹脂の層を含む積層配線を形成するステップと、基板上の第２領域に半導体素子を配置するステップと、積層配線の上に、半導体素子の基板の上面まで延設された導電性樹脂の最上層を印刷するステップと、積層配線と最上層とを形成する導電性樹脂を硬化させるステップとを備える。
本発明による電子機器パッケージの製造方法は、基板上の第１領域に、絶縁樹脂によって中間層を形成するステップと、中間層上に、導電性樹脂を印刷して乾燥させることにより配線を形成する工程を繰り返し行うことにより、複数の導電性樹脂の層を含む積層配線を形成するステップとを備える。複数の導電性樹脂の層の最下層は、第１領域に取り囲まれた基板上に形成された外部電極パッドに電気的に接続される。この製造方法は更に、基板上の第２領域に半導体素子を配置するステップと、積層配線の上に、半導体素子の上面まで延設された導電性樹脂の最上層を印刷するステップと、積層配線と最上層とを形成する導電性樹脂を硬化させるステップとを備える。
本発明により、形成対象の範囲が広く段差部にも形成でき、高信頼性で環境に優しい配線構造およびこれを用いた電子機器パッケージが提供される。
更に本発明により、形成対象の範囲が広く段差部にも形成でき、高信頼性で環境に優しい配線構造および電子機器パッケージ製造方法が提供される。
実施の第１形態における配線構造を示す。 実施の第２形態における配線構造を示す。 実施の第１形態における電子部品パッケージ構造を示す。 実施の第２形態における電子部品パッケージ構造を示す。 実施の第３形態における電子部品パッケージ構造を示す。 実施の第３形態における電子部品パッケージ構造を示す。 実施の第１形態における電子部品パッケージ製造方法の一工程を示す。 実施の第１形態における電子部品パッケージ製造方法の一工程を示す。 実施の第１形態における電子部品パッケージ製造方法の一工程を示す。 実施の第１形態における電子部品パッケージ製造方法の一工程を示す。 実施の第２形態における電子部品パッケージ製造方法の一工程を示す。 実施の第２形態における電子部品パッケージ製造方法の一工程を示す。 実施の第２形態における電子部品パッケージ製造方法の一工程を示す。 実施の第２形態における電子部品パッケージ製造方法の一工程を示す。 実施の第２形態における電子部品パッケージ製造方法の一工程を示す。
以下、図面を適宜参照して、本発明の配線構造および電子機器パッケージ構造、及びこの構造を有するパッケージの製造方法それぞれの実施形態について説明する。
本実施の形態における電子機器の配線構造の形成過程を概略的に示せば、次のようになる。下段と上段の２段を有する基材に対して印刷により配線が施される。その際、まず下段に配線パターンを印刷し乾燥する工程が繰り返されることにより、複数の層が重なった積層配線が形成される。そして積層配線の高さが上段の高さに近づいたとき、最上段の配線が積層配線の上に印刷される。この最上段の配線は、上段の表面にまで延設される。最上段の配線は段差が少ないため、印刷の特性が良い。こうした方法により、配線幅が狭く、しかも配線幅よりも大きな段差の上下を確実に接続する配線構造が印刷により形成される。
＜配線構造（第１形態）＞
図１は、本発明の実施の第１形態における配線の基本構造を概略的に示す斜視図である。同図に示す配線構造においては、印刷基材段差下段３表面に積層配線体１が形成され、更にこの積層配線体１の最上層２が印刷基材段差上段６まで延在されている。配線体薄化の観点から最上層２の厚さは薄い方が良いが、薄くなると抵抗値が上昇するため、０．５μｍ以上２０μｍ以下であることが好ましい。
本実施の形態の配線構造では、積層配線体１、積層配線体最上層２は、例えば、金属微粒子（金、銀、又は銅等の微粒子）の焼結体、導電性樹脂或いは導電性インク（導電性微粒子が分散されている有機・無機複合材を含む）により形成される。
高密度配線化を図るには、配線間を狭ピッチ化することが好ましく、そのためには、粒子径が２０ｎｍ程度以下の金属微粒子を少なくとも部分的に含有した導電性ペースト又は導電性インクを原料として用いることが好ましい。このような金属微粒子を含有することにより、狭ピッチ化に対応可能なだけでなく、微粒子同士が融着することで導電率の向上も同時に実現できる。
導電性樹脂のフィラーに銀を用いる場合、配線間でショートを引き起こすイオンマイグレーションが発生しやすい。耐イオンマイグレーション性を向上させるために、めっき層で配線全体を覆うことが望ましい。めっき層は電気的特性が良好な材料により形成され、特にＮｉ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ等により形成されることが望ましい。また、マイグレーション防止として、配線を全て覆うように絶縁層を形成するのが望ましい。
なお、図１では、便宜上段差と直行する形で配線を配置してあるが、言うまでも無くこの配置に限られるものではなく、段差と配線との角度はどのように変更しても良い。
本実施の形態においては、印刷基材段差上段６と印刷基材段差下段３とを接続する接続面、すなわち印刷基材段差上段６を形成する凸部の側面は、印刷基材段差下段３に対して概ね垂直である。そして積層配線体１を構成する複数の配線層は、積層配線最上層２が印刷基材段差上段６の上面に重なる位置まで延設されている部分を除いて、互いに同じ配線パターンで印刷される。すなわち積層配線体１を構成する複数の配線層は、印刷基材段差下段３に対して投影したとき互いに概ね同じ形状である。このような積層配線体１の端部は、印刷基材段差下段３に対して概ね垂直に揃った形状となる。そのため、積層配線体１の端部と印刷基材上段６を形成する凸部の側面とは形状が揃い、印刷により形成される隙間が少ないため、積層配線体１の特性の良い印刷が可能である。
以上説明した配線構造によれば、スクリーン印刷などでは通常作製できない配線幅と高さとの比が１：１以上の配線を形成することができる。その結果、段差部にも形成可能な高い自由度を持ち、高信頼性、低環境負荷で安価な配線構造を提供可能となる。なお、製造方法については、本発明の製造方法についての説明の中で改めて説明する。
＜配線構造（第２形態）＞
図２は、本発明の実施の第２形態における配線の基本構造を概略的に示す斜視図である。同図に示す配線構造においては、印刷基材段差下段３の表面に、少なくとも部分的に印刷基材段差上段６に接する形で中間層９が形成され、この中間層９上に積層配線体１が形成されている。この積層配線体１の最下層は中間層９に設けられた中間層開口部１０を介して最下層に延在され、積層配線体１の最上層２は印刷基材段差上段６の上側の表面に重なる位置まで延設されている。配線体薄化の観点から最上層の厚さは薄い方が良いが、薄くなると抵抗値が上昇するため、０．５μｍ以上２０μｍ以下であることが好ましい。
本発明の配線構造では、積層配線体１、積層配線体最上層６は、例えば、金属微粒子（金、銀、又は銅等の微粒子）の焼結体、導電性樹脂或いは導電性インク（導電性微粒子が分散されている有機−無機複合材を含む。）により形成することができる。
高密度配線化を図るには、配線間を狭ピッチ化することが好ましく、そのためには、粒子径が２０ｎｍ程度以下の金属微粒子を少なくとも部分的に含有した導電性ペースト又は導電性インクを原料として用いることが好ましい。このような金属微粒子を含有することにより、狭ピッチ化に対応可能なだけでなく、微粒子同士が融着することで導電率の向上も同時に実現できる。
導電性樹脂のフィラーに銀を用いる場合、配線間でショートを引き起こすイオンマイグレーションが発生しやすい。耐イオンマイグレーション性を向上させるために、めっき層で配線全体を覆うことが望ましい。なお、このめっき層は電気的特性が良好な材料により形成され、特にＮｉ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ等により形成されることが好ましい。また、マイグレーション防止として、配線を全て覆うように絶縁層を形成するのが望ましい。
なお、図２では、便宜上段差と直行する形で配線を配置してあるが、段差と配線との角度が任意に変更できるのは前述の通りである。
以上説明した配線構造によれば、スクリーン印刷などでは通常作製できない配線幅と高さとの比が１：１以上の配線を形成することができる。その結果、段差部にも形成可能な高い自由度を持ち、高信頼性、低環境負荷で安価な配線構造を提供可能となる。
＜電子部品のパッケージ構造（第１形態）＞
図３は、本発明の第１形態における電子機器パッケージの基本構造を概略的に示す斜視図である。同図に示すパッケージ構造においては、インタポーザ基板４上に積層配線体１が形成されている。積層配線体１の最下層はインタポーザ基板の外部電極パッド５と接続される。積層配線体１の最上層２はインタポーザ基板４上に搭載された半導体チップ７表面に延在され、かつ半導体チップ７表面に形成された半導体チップ電極パッド８に接続されている。パッケージ薄化の観点から最上層２の厚さは薄い方が良いが、薄くなると抵抗値が上昇するため、０．５μｍ以上２０μ以下であることが好ましい。
本実施の形態のパッケージ構造においては、積層配線体１の一方の端部が半導体チップ８の側面と接触する構造をとるため、半導体チップ８の側面を絶縁処理することが望ましい。
本実施の形態の配線構造では、積層配線体１、積層配線体最上層２は、例えば、金属微粒子（金、銀、又は銅等の微粒子）の焼結体、導電性樹脂或いは導電性インク（導電性微粒子が分散されている有機−無機複合材を含む。）により形成することができる。
高密度配線化を図るには、配線間を狭ピッチ化することが好ましく、そのためには、粒子径が２０ｎｍ程度以下の金属微粒子を少なくとも部分的に含有した導電性ペースト又は導電性インクを原料として用いることが好ましい。このような金属微粒子を含有することにより、狭ピッチ化に対応可能なだけでなく、微粒子同士が融着することで導電率の向上も同時に実現できる。
導電性樹脂のフィラーに銀を用いる場合、配線間でショートを引き起こすイオンマイグレーションが発生しやすい。耐イオンマイグレーション性を向上させるために、めっき層で配線全体を覆うことが望ましい。めっき層は電気的特性が良好な材料により形成され、特にＮｉ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ等により形成されることが望ましい。
なお、図３においては、配線は段差の縁に垂直に描かれているが、言うまでも無くこの配置に限られるものではなく、段差と配線との角度は任意である。また、半導体チップ電極パッド８は便宜上少ピンとしてあるが、より多ピンであっても問題ないことは言うまでもない。
以上の構造を形成後、半導体チップ７、積層配線体１を全て覆うように、インタポーザ基板４表面が絶縁性樹脂で封止され、外部端子が形成されることにより、パッケージが完成する。外部端子は、例えばＢＧＡタイプであり、インタポーザ基板裏面或いは表面の空き部分にあらかじめパッケージとしての外部電極パッドが作製され、必要に応じてはんだ等により凸状の端子が設けられることにより形成される。また、インタポーザ基板をリードフレームとして、リードタイプの部品とすることもできる。
以上説明した電子機器パッケージ構造によれば、半導体チップ電極パッド８とインタポーザ基板４の外部電極パッド５との間をワイヤボンディングにより接続した場合に比べて、ワイヤが無い分低背化することができ、機器の薄型化を可能とするパッケージを提供可能となる。また、スクリーン印刷などでは通常作製できない配線幅と高さとの比が１：１以上の配線を形成することができる。これにより段差部にも形成可能な高い自由度を持ち、高信頼性、低環境負荷で安価なパッケージを提供可能となる。
＜電子部品のパッケージ構造（第２形態）＞
図４は、本発明の実施の第２形態の電子機器パッケージの基本構造を概略的に示す斜視図である。同図に示すパッケージ構造においては、インタポーザ基板４上の半導体チップ搭載箇所およびインタポーザ基板電極パッド５（図４では隠れているが、中間層開口部１０ａの底に存在する）を除く部分に中間層（絶縁材）９が形成される。中間層９上に積層配線体１が形成される。この積層配線体１の最下層が中間層開口部１０を介してインタポーザ基板の外部電極パッド５と接続される。積層配線体１の最上層２がインタポーザ基板４上に搭載された半導体チップ７表面に延在され、かつ半導体チップ７表面に形成された半導体チップ電極パッド８に接続されている。パッケージ薄化の観点から最上層２の厚さは薄い方が良いが、薄くなると抵抗値が上昇するため、０．５μｍ以上２０μ以下であることが好ましい。
本発明のパッケージ構造においては、積層配線体１の一方の端部が半導体チップ８の側面と接触するため、半導体チップ８の側面を絶縁処理することが望ましい。
本実施の形態の配線構造では、積層配線体１、積層配線体最上層２は、例えば、金属微粒子（金、銀、又は銅等の微粒子）の焼結体、導電性樹脂或いは導電性インク（導電性微粒子が分散されている有機−無機複合材を含む）により形成することができる。
高密度配線化を図るには、配線間の配線ピッチを低減することが望まれる。そのためには、粒子径が２０ｎｍ程度以下の金属微粒子を少なくとも部分的に含有した導電性ペースト又は導電性インクを原料として用いることが好ましい。このような金属微粒子を含有することにより、狭ピッチ化に対応可能なだけでなく、微粒子同士が融着することで導電率の向上も同時に実現できる。
導電性樹脂のフィラーに銀を用いる場合、配線間でショートを引き起こすイオンマイグレーションが発生しやすい。耐イオンマイグレーション性を向上させるために、めっき層で配線全体を覆うことが望ましい。めっき層は電気的特性が良好な材料により形成され、特にＮｉ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ等により形成されることが望ましい。
中間層９は、絶縁性を有し、リフロー耐熱性を有する材料により形成される。特に、熱膨張係数がインタポーザ基板４より小さく、半導体チップ７よりも大きい材料が採用されることは、信頼性向上の観点から望ましい。中間層９の厚さは半導体チップ７よりも薄ければよく、その下限は特に限定はされない。
なお、図４においては、配線は段差の縁に垂直に描かれているが、言うまでも無くこの配置に限られるものではなく、段差と配線との角度はどのように変更しても良い。また、半導体チップ電極パッド８は便宜上少ピンとしてあるが、より多ピンであっても問題ないことは言うまでもない。
以上の構造を形成後、半導体チップ７、積層配線体１を全て覆うように、インタポーザ基板４表面が絶縁性樹脂で封止され、外部端子が形成されることにより、パッケージが完成する。外部端子は、例えばＢＧＡタイプであり、インタポーザ基板裏面或いは表面の空き部分にあらかじめパッケージとしての外部電極パッドが作製され、必要に応じてはんだ等により凸状の端子が形成される。また、インタポーザ基板をリードフレームとして、リードタイプの部品とすることもできる。
以上説明した電子機器パッケージ構造によれば、半導体チップ電極パッド８とインタポーザ基板４の外部電極パッド５との間をワイヤボンディングにより接続した場合に比べて、ワイヤが無い分低背化することができ、機器の薄型化を可能とするパッケージを提供可能となる。また、中間層９を配することにより積層配線体１の積層回数を少なくでき、工程が削減される。そのため、配線形成対象の自由度が高く、高信頼性、低環境負荷でかつ安価なパッケージが提供可能となる。
＜電子部品のパッケージ構造（第３形態）＞
図５Ａ、５Ｂは、本発明の実施の第３形態における電子機器パッケージの基本構造を概略的に示す斜視図である。図５Ａに示すパッケージ構造では、積層配線体１の最上層２が半導体チップ７表面に形成された絶縁被膜１１上に形成され、半導体チップ電極パッド８に接続されない。それ以外は、第１の形態で前述したパッケージ構造と同様である。
本構造では、半導体チップ７がインタポーザ基板４にフリップチップ接続されることが想定される。半導体チップ７の裏面および側面には絶縁被膜１１が形成される。この絶縁被膜１１の上に形成された積層配線体最上層２の先端部に他の電子部品実装用電極パッド１２が形成される。この電極パッドに他の部品、例えば第２の半導体チップ７ｂが実装されることにより図５Ｂに示すような積層型パッケージが形成される。
本発明のパッケージ構造においては、パッケージ薄化の観点から最上層２の厚さは薄い方が良いが、薄くなると抵抗値が上昇するため、０．５μｍ以上２０μｍ以下であることが好ましい。また、積層配線体１の一方の端部が半導体チップ８の側面と接触するため、半導体チップ８の側面を絶縁処理することが望ましい。
本発明の配線構造では、積層配線体１、積層配線体最上層２は、例えば、金属微粒子（金、銀、又は銅等の微粒子）の焼結体、導電性樹脂或いは導電性インク（導電性微粒子が分散されている有機−無機複合材を含む）により形成することができる。
高密度配線化を図るには、配線間を狭ピッチ化することが好ましく、そのためには、粒子径が２０ｎｍ程度以下の金属微粒子を少なくとも部分的に含有した導電性ペースト又は導電性インクを原料として用いることが好ましい。このような金属微粒子を含有することにより、狭ピッチ化に対応可能なだけでなく、微粒子同士が融着することで導電率の向上も同時に実現できる。
導電性樹脂のフィラーに銀を用いる場合、配線間でショートを引き起こすイオンマイグレーションが発生しやすい。耐イオンマイグレーション性を向上させるために、めっき層で配線全体を覆うことが望ましい。めっき層は電気的特性が良好な材料により形成され、特にＮｉ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ等により形成されることが好ましい。
なお、図５Ａ、５Ｂでは、配線は段差の縁に垂直に描かれているが、言うまでも無くこの配置に限られるものではなく、段差と配線との角度は任意である。また、半導体チップ電極パッド８は便宜上少ピンとしてあるが、より多ピンであっても問題ないことは言うまでもない。
図５Ｂにおける第２の半導体チップに替えて、他の種類の部品を実装することもできる。例えば表面実装タイプの抵抗やコンデンサ等を実装しても良いし、既にパッケージ化された部品を実装しても良い。
以上の構造を形成後、半導体チップ７、積層配線体１、第２の半導体チップを全て覆うように、インタポーザ基板４表面が絶縁性樹脂で封止され、外部端子が形成されることにより、パッケージが完成する。外部端子は、例えばＢＧＡタイプであり、インタポーザ基板裏面或いは表面の空き部分にあらかじめパッケージとしての外部電極パッドが作製され、必要に応じてはんだ等により凸状の端子が設けられることにより形成される。また、インタポーザ基板をリードフレームとして、リードタイプの部品とすることもできる。
以上説明した電子機器パッケージ構造によれば、半導体チップ電極パッド８とインタポーザ基板の外部電極パッド５との間をワイヤボンディングにより接続した場合に比べて、ワイヤが無い分低背化することができ、機器の薄型化を可能とするパッケージを提供可能となる。また、スクリーン印刷などでは通常作製できない配線幅と高さとの比が１：１以上の配線を形成することができる。これにより段差部にも形成可能な高い自由度を持ち、高信頼性、低環境負荷で安価なパッケージを提供可能となる。
以上示した配線およびパッケージの構造に係る実施の形態に関しては、言うまでも無く、各々の実施形態を適宜組合わせて用いることが可能である。
＜パッケージの製造方法（第１形態）＞
本発明の実施の第１形態におけるパッケージ製造方法は、インタポーザ基板および半導体チップを準備する準備工程と、インタポーザ基板の半導体チップ搭載部以外の所望の位置に配線を形成する導電性樹脂或いは導電性インクを印刷供給した後乾燥させる配線工程と、配線の印刷、乾燥を所望の回数繰り返す配線積層工程と、インタポーザ上に半導体チップを搭載する搭載工程と、積層した配線上に半導体チップ上の電極パッドまで延在するように導電性樹脂を再度印刷する積層配線体最上層印刷工程と、導電性樹脂を全て硬化させる硬化工程とを含むものである。
以下、図６Ａから６Ｄを適宜参照して、工程毎に詳述する。
準備工程では電極パッド５を持つインタポーザ基板４が形成される（図６Ａ）。インタポーザ基板４の表面の絶縁性樹脂は配線が形成可能であれば材質上制限はされないが、導電性樹脂のマイグレーションが発生しない材料が採用される。
配線工程および配線積層工程では、所望の配線形状に導電部材が供給され、乾燥される工程が繰り返される（図６Ｂ）。この導電部材は、樹脂と金属フィラーの組合せからなる導電性樹脂或いは導電性インクの印刷により供給されることができる。この導電性ペースト或いは導電性インクの材料は、所望の導電率、印刷性、硬化特性、信頼性等が得られれば制限されない。
パッケージの高密度実装化を図るには、各配線部の配線ピッチが低減させられることが望まれる。同時に、配線の抵抗が低減させられることが望まれる。これらの条件を満たすためには、粒子径が２０ｎｍ程度以下の金属微粒子、さらに好ましくは粒子径が１５ｎｍ以下の金属微粒子を含有した導電性樹脂又は導電性インクを用いることが好ましい。金属は数十ｎｍ以下のサイズになると低温で融着する性質があるため、フィラーの微粉化は印刷性を向上するとともに、導電率の向上にも寄与する。配線部形成に関しては、所定のパターンが形成できる方法であれば、その塗工方法は限定されない。マスクを用いたスクリーン印刷法や、インクジェット法、又はディスペンス法等によって所定パターンとなるように塗工することにより配線部が形成される。塗工された導電性樹脂或いは導電性インクは、硬化されることで電気的導通を発現し、配線として機能するようになるが、ここではまだ硬化は行わない。
搭載工程では、インタポーザ基板４上に半導体チップ７が搭載される（図６Ｃ）。搭載工程は、既存の技術を用いて実行できる。本実施例では半導体チップ７が搭載されたとき半導体チップ電極パッド８が上に配置されている。この配置に替えて、前述したパッケージ構造の実施の形態３のようにフリップチップ接続とすることもできる。この場合には、半導体チップ７を実装後、半導体チップ７の裏面および側面が絶縁被膜にて覆われる。
積層配線体最上層形成工程では、半導体チップの電極パッド８まで延在する形で積層配線体の最上層に導電部材が供給される。その後硬化工程にて積層配線体を形成する導電性樹脂全てを硬化させる。その結果、配線体が電気的導通を発現し、インタポーザ基板電極パッド５と半導体チップの電極パッド８が電気的に接続される（図６Ｄ）。
なお、本発明のパッケージ構造においては、積層配線体１の一方の端部が半導体チップ８の側面と接触するため、搭載工程の前に半導体チップ８の側面を絶縁処理する工程を入れることが望ましい。
この後、半導体チップ７および積層配線体全てが絶縁材で被覆されることにより、パッケージが完成する。この工程は、インジェクションモールド等の既存の技術により実行できる。パッケージとしての外部端子も既存の技術により形成される。例えばＢＧＡタイプであればインタポーザ基板裏面或いは表面の空き部分にあらかじめパッケージとしての外部電極パッドが作製され、必要に応じてはんだ等により凸状の端子が形成される。また、インタポーザ基板をリードフレームとして、リードタイプの部品とすることもできる。
以上説明した半導体パッケージ製造方法によれば、電子機器の薄型化を可能とし、高信頼性、低環境負荷かつ安価なパッケージが提供可能となる。
＜パッケージの製造方法（第２形態）＞
本発明の実施の第２形態におけるパッケージ製造方法は、インタポーザ基板および半導体チップを準備する準備工程と、インタポーザ基板上の半導体チップ搭載位置および電極パッド以外の所望の部分に、少なくとも部分的に半導体チップと接するような中間層を設ける中間層形成工程と、インタポーザ基板の電極パッドと接続するように中間層上の所望の位置に配線を形成する導電性樹脂或いは導電性インクを印刷供給した後乾燥させる配線工程と、配線の印刷、乾燥を所望の回数繰り返す配線積層工程と、インタポーザ上に半導体チップを搭載する搭載工程と、積層した配線上に半導体チップ上の電極パッドまで延在するように導電性樹脂を再度印刷する積層配線体最上層印刷工程と、導電性樹脂を全て硬化させる硬化工程とを含むものである。
以下、図７Ａから７Ｅを適宜参照して、工程毎に詳述する。
準備工程では電極パッド５を持つインタポーザ基板４が形成される（図７Ａ）。中間層形成工程では、インタポーザ基板４表面の半導体チップ７搭載部および外部電極パッド５を除く部分に絶縁材からなる中間層９が設けられる。中間層９の熱膨張係数が半導体チップよりも大きく、インタポーザ基板よりも小さいと、信頼性向上の観点から特に望ましい（図７Ｂ）。
配線工程および配線積層工程では、中間層９の表面に所望の配線形状に導電部材が供給され、乾燥される工程が繰り返される（図７Ｃ）。必要に応じて中間層開口部１０ａを介して導電部材とインタポーザ基板電極パッド５が接続され、中間層開口部１０ｂの淵或いは淵付近まで延在される。このとき、あらかじめ中間層開口部１０ａに導電部材を充填する工程が付加されても良い。
この導電部材は、樹脂と金属フィラーの組合せからなる導電性樹脂或いは導電性インクの印刷により供給されることができる。この導電性ペースト或いは導電性インクは、所望の導電率、印刷性、硬化特性、信頼性等が得られれば材質上制限はされない。パッケージの高密度実装化を図るためには、各配線部の配線ピッチが低減させられることが望まれる。同時に、配線の抵抗が低減させられることが望まれる。これらの条件を満たすためには、粒子径が２０ｎｍ程度以下の金属微粒子、さらに好ましくは粒子径が１５ｎｍ以下の金属微粒子を含有した導電性樹脂又は導電性インクを用いることが好ましい。金属は数十ｎｍ以下のサイズになると低温で融着する性質があるため、フィラーの微粉化は印刷性を向上するとともに、導電率の向上にも寄与する。配線部形成に関しては、所定のパターンが形成できる方法であれば、その塗工方法は限定されない。マスクを用いたスクリーン印刷法や、インクジェット法、又はディスペンス法等によって所定パターンとなるように塗工することにより配線部が形成される。塗工された導電性樹脂或いは導電性インクは、硬化されることで電気的導通を発現し、配線として機能するようになるが、ここではまだ硬化は行わない。
搭載工程では、中間層開口部１０ｂに挿入する形でインタポーザ基板４上に半導体チップ７が搭載される（図７Ｄ）。搭載工程は、既存の技術を用いて実行できる。本実施例では、半導体チップ７が搭載されたとき半導体チップ電極パッド８が上に配置されている。この配置に替えて、前述したパッケージ構造の実施の第３形態のようにフリップチップ接続とすることもできる。この場合には、半導体チップ７を実装後、半導体チップ７の裏面および側面が絶縁被膜にて覆われる。
積層配線体最上層形成工程では、半導体チップの電極パッド８まで延在する形で積層配線体の最上層に導電部材が供給される。その後硬化工程にて積層配線体を形成する導電性樹脂全てを硬化させる。その結果、配線体が電気的導通を発現し、インタポーザ基板電極パッド５と半導体チップの電極パッド８が電気的に接続される（図７Ｅ）。
なお、本発明のパッケージ構造においては、積層配線体１の一方の端部が半導体チップ８の側面と接触するため、搭載工程の前に半導体チップ８の側面を絶縁処理する工程を入れることが望ましい。
この後、半導体チップ７および積層配線体全てが絶縁材で被覆されることにより、パッケージが完成する。この工程は、インジェクションモールド等の既存の技術により実行できる。パッケージとしての外部端子も既存の技術により形成される。例えばＢＧＡタイプであればインタポーザ基板裏面或いは表面の空き部分にあらかじめパッケージとしての外部電極パッドが作製され、必要に応じてはんだ等により凸状の端子が形成される。また、インタポーザ基板をリードフレームとして、リードタイプの部品とすることもできる。
以上説明した半導体パッケージ製造方法によれば、電子機器の薄型化を可能とし、高信頼性、低環境負荷かつ安価なパッケージが提供可能となる。以上示したパッケージの製造方法に係る実施の形態に関しては、言うまでも無く、各々の実施形態を適宜組合わせて用いることが可能である。

Claims (13)

  1. 下段表面と、前記下段表面に対して垂直方向の第１高さに配置された上段表面とを有する基材と、
    前記下段表面上に配置され、前記垂直方向に重なる複数の導電性樹脂の層を備える積層配線
    とを具備し、
    前記複数の導電性樹脂の層の内の最上層は、前記上段表面上に延設される
    電子機器の配線構造。
  2. 下段表面と、前記下段表面に対して垂直方向の第１高さに配置された上段表面とを備える基材と、
    前記下段表面上に配置され、前記下段表面に対して垂直方向に前記第１高さよりも低い第２高さに配置された中段表面を有する中間層と、
    前記中段表面上に配置され、前記垂直方向に重なる複数の導電性樹脂の層を備える積層配線
    とを具備し、
    前記複数の導電性樹脂の層の内の最上層は、前記上段表面上に延設される
    電子機器の配線構造。
  3. 請求の範囲１又は２に記載された電子機器の配線構造であって、
    更に、前記上段表面上の前記導電性樹脂に電気的に接続される半導体素子
    を具備する電子機器の配線構造。
  4. 請求の範囲１から３のいずれかに記載された電子機器の配線構造であって、
    前記上段表面と前記下段表面とを接続する接続面は、前記下段表面に対して概ね垂直で
    ある
    電子機器の配線構造。
  5. 請求の範囲１から４のいずれかに記載された電子機器の配線構造であって、
    前記積層配線の厚さは、前記積層配線の配線幅よりも大きい
    電子機器の配線構造。
  6. 請求の範囲１から５のいずれかに記載された電子機器の配線構造であって、
    前記最上層の厚さは、０．５μｍ以上２０μｍ以下である
    電子機器の配線構造。
  7. 請求の範囲１から６のいずれかに記載された電子機器の配線構造であって、
    更に、前記上段表面の下に配置された半導体素子と、
    前記上段表面上に位置し前記最上層と導通する電極パッドと、
    前記電極パッドと前記半導体素子との間を絶縁する絶縁層
    とを具備する電子機器の配線構造。
  8. 基板と、
    前記基板上に配置された半導体素子と、
    前記基板上に配置され、複数の導電性樹脂の層を備える積層配線
    とを具備し、
    前記複数の導電性樹脂の層の内の最上層は、前記半導体素子の上面上に延設される
    電子機器パッケージ。
  9. 基板と、
    前記基板上に配置された中間層と、
    前記基板上に配置され、前記中間層よりも高い位置に上面を有する半導体素子と、
    前記中間層上に配置され、複数の導電性樹脂の層を備える積層配線
    とを具備し、
    前記複数の導電性樹脂の層の内の最上層は、前記上面上に延設される
    電子機器パッケージ。
  10. 請求の範囲８又は９に記載された電子機器パッケージであって、
    前記上面に配置された前記半導体素子の外部電極パッドと前記基板上に配置された外部電極パッドとは前記導電性樹脂の層により電気的に接続される
    電子機器パッケージ。
  11. 請求の範囲８から１０のいずれかに記載された電子機器パッケージであって、
    前記最上層の厚さは０．５μｍ以上２０μｍ以下である
    電子機器パッケージ。
  12. 基板上の第１領域に、導電性樹脂を印刷して乾燥させることにより配線を形成する工程を繰り返し行うことにより、複数の導電性樹脂の層を含む積層配線を形成するステップと、
    前記基板上の第２領域に半導体素子を配置するステップと、
    前記積層配線の上に、前記半導体素子の前記基板の上面まで延設された導電性樹脂の最上層を印刷するステップと、
    前記積層配線と前記最上層とを形成する導電性樹脂を硬化させるステップ
    とを具備する電子機器パッケージの製造方法。
  13. 基板上の第１領域に、絶縁樹脂によって中間層を形成するステップと、
    前記中間層上に、導電性樹脂を印刷して乾燥させることにより配線を形成する工程を繰り返し行うことにより、複数の導電性樹脂の層を含む積層配線を形成するステップと、前記複数の導電性樹脂の層の最下層は、前記第１領域に取り囲まれた前記基板上に形成された外部電極パッドに電気的に接続され、
    前記基板上の第２領域に半導体素子を配置するステップと、
    前記積層配線の上に、前記半導体素子の上面まで延設された導電性樹脂の最上層を印刷するステップと、
    前記積層配線と前記最上層とを形成する導電性樹脂を硬化させるステップ
    とを具備する電子機器パッケージの製造方法。
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Publication number Priority date Publication date Assignee Title
US4965702A (en) * 1989-06-19 1990-10-23 E. I. Du Pont De Nemours And Company Chip carrier package and method of manufacture
JP2915178B2 (ja) * 1991-07-03 1999-07-05 太陽誘電株式会社 積層セラミックインダクタの製造法
JPH0613490A (ja) * 1992-03-26 1994-01-21 Sumitomo Electric Ind Ltd 半導体装置
JPWO2003084297A1 (ja) * 2002-03-28 2005-08-11 新光電気工業株式会社 配線構造体及びその製造方法
CN1706040A (zh) 2002-10-24 2005-12-07 东丽工程株式会社 非接触id卡及类似物和其制造方法
JP4337358B2 (ja) * 2003-02-17 2009-09-30 日立化成工業株式会社 積層用中間配線部材、配線板及びそれらの製造方法
JP4276589B2 (ja) 2004-06-28 2009-06-10 Ｔｄｋ株式会社 電極段差吸収用印刷ペースト及び積層セラミック電子部品の製造方法
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP4554381B2 (ja) * 2005-01-21 2010-09-29 日本メクトロン株式会社 ビルドアップ型多層回路基板の製造方法
JP2006253175A (ja) 2005-03-08 2006-09-21 Nec Corp 半導体パッケージ及びその製造方法
JP4738895B2 (ja) * 2005-05-31 2011-08-03 日本メクトロン株式会社 ビルドアップ型多層フレキシブル回路基板の製造方法
KR101281898B1 (ko) * 2005-10-11 2013-07-03 스미토모덴키고교가부시키가이샤 다층 프린트배선판 및 그 제조방법
JP4849926B2 (ja) * 2006-03-27 2012-01-11 富士通株式会社 半導体装置及び半導体装置の製造方法

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