JPWO2008050455A1 - アドレス線故障処理装置、アドレス線故障処理方法、アドレス線故障処理プログラム、情報処理装置およびメモリコントローラ - Google Patents

アドレス線故障処理装置、アドレス線故障処理方法、アドレス線故障処理プログラム、情報処理装置およびメモリコントローラ Download PDF

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Abstract

メモリの上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、上位アドレス線からの入力と前記分岐アドレス線からの入力とのいずれかを切り替えて上位ビットに出力するアドレス線代替回路を備え、ビットごとに接続されるアドレス線を検査して故障アドレス線が特定された場合に、上位アドレス線に代えて、当該故障アドレス線から分岐した分岐アドレス線に切り替えるようにアドレス線代替回路に指示を出すことで、メモリのアドレス線に故障が生じた場合でもメモリ縮退による大幅なメモリ容量の減少を回避する。

Description

この発明は、アドレス線故障処理装置、アドレス線故障処理方法、アドレス線故障処理プログラム、情報処理装置およびメモリコントローラに関する。
従来より、中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）およびＩ／Ｏブリッジとメモリとの間にメモリコントローラがあり、ＣＰＵおよびＩ／Ｏブリッジとメモリコントローラとの間はシステムアドレスバスおよびシステムデータバスで接続され、メモリコントローラとメモリとの間はメモリアドレスバスおよびメモリデータバスと接続されるコンピュータシステムがある。このようなコンピュータシステムにおいて、メモリコントローラとアドレス線を介して接続されるメモリに故障が発生した際には、その処理に関して様々な方法が行なわれる。一般的には、大容量のメモリを搭載するサーバにおいて、メモリに故障が発生した場合、故障が発生したメモリを切り離して（メモリ縮退）、それ以外のメモリでシステムを再起動させる方法がとられる。
また、メモリの故障には、メモリに搭載されているメモリセル（記憶素子）の故障と、メモリに接続されるアドレス線の故障とがあるが、メモリセルで固定故障が発生した場合は、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｄｅ：誤り訂正符号）によりデータを訂正してメモリ縮退を回避する方法や、特許文献１で開示されているように、例えば、メモリに書き込むデータが固定的である場合、あるセルが故障して、読み出しデータが「４」としか記録できない場合、書き込みデータが「４」となるようアドレス線の入れ換えを実施することでメモリセルの固定故障を回避する方法などが知られている。
これとは別に、特許文献２では、メインメモリを代替する補助メモリを搭載することで、メモリの故障を救済するメモリシステムが開示されている。この場合では、メインメモリのメモリセルの故障した場合にも、メインメモリのアドレス線の故障した場合にも、補助メモリへアドレス線を切り替えてメモリの故障に対処するので、メインメモリの縮退を回避できる。
特開昭５９−０３６３９４号公報 特開昭５５−０２８５６５号公報
ところで、故障が発生したメモリを縮退する従来技術では、メモリ縮退をしてシステムを再起動させるので、大幅なメモリ容量の減少によりメモリ不足となりシステムが起動できない場合があるという問題点があった。
また、メモリセルの固定故障を回避する従来技術では、メモリセルが故障した場合は、メモリ縮退を回避する処理を行えるが、アドレス線の故障に対してはメモリ縮退を回避できないという問題点があった。すなわち、上記した従来技術では、メモリセルの固定故障には、データ訂正やアドレス線の入れ替えによりメモリ縮退を回避することができるが、メモリのアドレス線故障には対応できないのでメモリ縮退をして、システムを再起動しなければならないという問題点があった。
また、補助メモリを搭載する従来技術では、メインメモリのメモリセルの故障した際にも、メインメモリのアドレス線の故障した際にも、メモリ縮退を回避できるのは、補助メモリを搭載している場合に限られており、補助メモリを搭載するためにコストが高くなるので、メモリ縮退を簡易に回避できないという問題点があった。
このように、上記したいずれの従来技術でも、メモリのアドレス線に故障が生じた場合は、メモリ縮退による大幅なメモリ容量の減少が生じるという問題点があった。
そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、補助メモリを導入することなく、メモリのアドレス線に故障が生じ場合でもメモリ縮退による大幅なメモリ容量の減少を回避することが可能になるアドレス線故障処理装置、アドレス線故障処理方法、アドレス線故障処理プログラム、情報処理装置およびメモリコントローラを提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１に係る発明は、メモリのビットごとに接続されるアドレス線の故障を処理するアドレス線故障処理装置であって、前記ビットごとに接続されるアドレス線を検査して故障アドレス線を特定する故障アドレス線特定手段と、前記メモリの上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、前記上位アドレス線からの入力と前記分岐アドレス線からの入力とのいずれかを切り替えて前記上位ビットに出力するアドレス線代替手段と、前記故障アドレス線特定手段によって前記故障アドレス線が特定された場合に、前記上位アドレス線に代えて、当該故障アドレス線から分岐した前記分岐アドレス線に切り替えるように前記アドレス線代替手段に指示を出すアドレス線代替指示手段と、を備えたことを特徴とする。
また、請求項２に係る発明は、上記の発明において、前記故障アドレス線特定手段は、前記アドレス線を介して前記メモリと接続されるメモリコントローラ内において、前記故障アドレス線を特定することを特徴とする。
また、請求項３に係る発明は、上記の発明において、前記故障アドレス線特定手段は、前記メモリコントローラを制御するメモリコントローラ制御装置において、前記故障アドレス線を特定することを特徴とする。
また、請求項４に係る発明は、上記の発明において、前記アドレス線代替指示手段によって前記上位アドレス線に代えて、前記故障アドレス線から分岐した前記分岐アドレス線に切り替えた場合、現存するメモリ容量を算出してＣＰＵとマネージメントボードとに表示する現存メモリ容量表示手段をさらに備えたことを特徴とする。
また、請求項５に係る発明は、メモリのビットごとに接続されるアドレス線のうち、前記メモリの上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、前記上位アドレス線からの入力と前記分岐アドレス線からの入力とのいずれかを切り替えて前記上位ビットに出力するように構成されたアドレス線群に対して、アドレス線の故障を処理するアドレス線故障処理方法であって、前記ビットごとに接続されるアドレス線を検査して故障アドレス線を特定する故障アドレス線特定工程と、前記故障アドレス線特定工程によって前記故障アドレス線が特定された場合に、前記上位アドレス線に代えて、当該故障アドレス線から分岐した前記分岐アドレス線に切り替えるように前記アドレス線代替手段に指示を出すアドレス線代替指示工程と、を含んだことを特徴とする。
また、請求項６に係る発明は、メモリのビットごとに接続されるアドレス線のうち、前記メモリの上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、前記上位アドレス線からの入力と前記分岐アドレス線からの入力とのいずれかを切り替えて前記上位ビットに出力するように構成されたアドレス線群に対して、アドレス線の故障を処理するアドレス線故障処理方法をコンピュータに実行させるアドレス線故障処理プログラムであって、前記ビットごとに接続されるアドレス線を検査して故障アドレス線を特定する故障アドレス線特定手順と、前記故障アドレス線特定手順によって前記故障アドレス線が特定された場合に、前記上位アドレス線に代えて、当該故障アドレス線から分岐した前記分岐アドレス線に切り替えるように前記アドレス線代替手段に指示を出すアドレス線代替指示手順と、をコンピュータに実行させることを特徴とする。
また、請求項７に係る発明は、プロセッサと、メモリと、前記プロセッサおよび前記メモリとアドレス線によって接続され、前記メモリのアクセス処理を制御するメモリコントローラとを備える情報処理装置であって、前記メモリコントローラは、前記アドレス線を検査して、故障が発生している故障アドレス線を特定する故障アドレス線特定手段と、前記メモリの上位アドレス線と、前記メモリの下位アドレス線から分岐した分岐アドレス線とが接続され、前記上位アドレス線からの入力と前記分岐アドレス線からの入力とを切り替えるアドレス線切替手段と、前記故障アドレス線特定手段によって前記故障アドレス線が特定された場合に、前記上位アドレス線に代えて、当該故障アドレス線から分岐した前記分岐アドレス線に切り替えるように前記アドレス線切替手段に指示を出す指示手段と、を備えたことを特徴とする。
また、請求項８に係る発明は、処理部とメモリとの間に接続され、前記処理部からシステムアドレス線を介してシステムアドレスを受信して、前記メモリにメモリアドレス線を介してメモリアドレスを出力し前記メモリのリードライトを制御するメモリコントローラであって、前記メモリアドレス線に故障が発生しているか否かを検出する検出手段と、上位メモリアドレス線に供給される前記メモリアドレスを、前記システムアドレスの上位システムアドレスと前記システムアドレスの下位システムアドレスとのいずれかに切り替える選択手段と、前記検出手段によって下位メモリアドレス線の故障発生が検出された場合に、前記上位メモリアドレス線に供給される前記上位システムアドレスを、前記故障発生が検出された前記下位メモリアドレス線に対応する前記下位システムアドレスに切り替える手段と、を備えたことを特徴とする。
請求項１、５、６、７または８の発明によれば、上位アドレス線を犠牲にして下位アドレス線に代替することでメモリの使用を続行でき、メモリのアドレス線に故障が生じた場合でもメモリ縮退による大幅なメモリ容量の減少を回避することが可能になる。
また、請求項２の発明によれば、アドレス線を介してメモリと接続されるメモリコントローラ内において、故障アドレス線を特定するので、故障アドレス線の特定をハード上で行なうことができ、メモリコントローラの外（例えば、マネージメントボード内）で特定する手法に比較して故障アドレス線の特定に要する時間を短縮することが可能になる。
また、請求項３の発明によれば、メモリコントローラを制御するメモリコントローラ制御装置において、故障アドレス線を特定することを特徴とするので、故障アドレス線の特定をファームウェアにより実現でき、メモリコントローラ内で特定する手法に比較して複雑な回路を搭載することを回避することが可能になる。
また、請求項４の発明によれば、上位アドレス線に代えて、故障アドレス線から分岐した分岐アドレス線に切り替えた場合、現存するメモリ容量を算出してＣＰＵとマネージメントボードとに表示するので、ＣＰＵとマネージメントボードはアドレス線代替後のメモリ容量を検知でき、再起動後のシステムの構成など（例えば、現存メモリ容量でシステムの再起動が可能であるか否かなど）を判定することが可能になる。
図１は、実施例１におけるアドレス線故障装置の概要および特徴を説明するための図である。 図２は、実施例１におけるアドレス線故障装置の構成を示すブロック図である。 図３は、実施例１における故障アドレス線特定部の処理の手順を説明するための図である。 図４は、アドレス線代替回路、アドレス代替指示レジスタおよびメモリ容量表示レジスタを説明するための図である。 図５は、実施例１におけるアドレス線故障装置の処理の手順を説明するための図である。 図６は、実施例２におけるアドレス線故障装置の構成を示すブロック図である。 図７は、実施例１のアドレス線故障プログラムを実行するコンピュータを示す図である。
符号の説明
１ ＣＰＵ
２ システムアドレスバス
３ システムデータバス
４ Ｉ／Ｏブリッジ
５ メモリコントローラ
５１ ライトバッファ
５２ リードバッファ
６ メモリ
７ ＭＭＢ
７１ 故障アドレス線特定部
８ メモリデータバス
９ メモリアドレスバス
１０ アドレス線故障処理装置
１１ ＭＭＢ Ｉ／Ｆ
１２ リード情報レジスタ
１３ アドレス代替指示レジスタ
１４ アドレス線代替回路
１５ メモリ容量表示レジスタ
１６ ライトデータ指示レジスタ
以下に添付図面を参照して、この発明に係るアドレス線故障処理装置、アドレス線故障処理方法、アドレス線故障処理プログラム、情報処理装置およびメモリコントローラの実施例を詳細に説明する。なお、以下では、実施例１におけるアドレス線故障処理装置の構成および処理の手順、実施例１の効果を順に説明し、続いて、実施例１と同様に、実施例２に係るアドレス線故障処理装置、実施例３に係るアドレス線故障処理装置について順に説明する。
［用語の説明］
まず最初に、本実施例で用いる主要な用語を説明する。以下の実施例で用いる「ＭＭＢ（Ｍａｎａｇｅｍｅｎｔ ｂｏａｒｄ：マネージメントボード）」とは、ＣＰＵやメモリなどのハードウェアの状態を監視して、ハードウェア構成の制御、ハードウェアの初期設定、ＣＰＵエラー情報を収集など、コンピュータシステムの運用を管理する装置であり、特許請求の範囲に記載の「メモリコントローラ制御装置」に対応する。また、「メモリコントローラ」とは、メモリとＣＰＵとの間、もしくは、メモリとＩ／Ｏブリッジとの間のインターフェースであり、システムバスを介して、ＣＰＵやＩ／Ｏブリッジからの命令に従って、メモリのデータの読み出し、書き出し、メモリのリフレッシュなどの制御を行う。
［実施例１におけるアドレス線故障処理装置の概要および特徴］
続いて、図１を用いて、実施例１におけるアドレス線故障処理装置の主たる特徴を具体的に説明する。図１は、実施例１におけるアドレス線故障処理装置の概要および特徴を説明するための図である。
実施例１におけるアドレス線故障処理装置は、図１の（Ａ）に示すようなコンピュータシステムに設置される。すなわち、このようなコンピュータシステムは、ＣＰＵおよびＩ／Ｏブリッジとメモリとの間にメモリコントローラがあり、ＣＰＵおよびＩ／Ｏブリッジとメモリコントローラとの間はシステムアドレスバス（ＳＡ［０」〜ＳＡ［６］）およびシステムデータバスで接続され、メモリコントローラとメモリとの間はメモリアドレスバス（アドレス線：Ａ［０］〜Ａ［６］）およびメモリデータバスで接続され、さらに、これらハードウェアを管理するＭＭＢが設置されて構成される。メモリコントローラは、システムアドレスバスおよびシステムデータバスを介して送信されるＣＰＵやＩ／Ｏブリッジからの命令に従って、メモリデータバスおよびメモリアドレスバスを介してメモリを制御し、例えば、ライトバッファに記憶される書き込みデータに従って、メモリにデータを書き込み、メモリからデータを読み出して、そのデータをリードバッファに記憶する。
このような構成からなるコンピュータシステムにおいて、実施例１におけるアドレス線故障処理装置は、１２８バイトのメモリに接続される７本（Ａ［０］〜Ａ［６］）のアドレス線の故障を処理することを概要とし、メモリのアドレス線に故障が生じた場合でもメモリ縮退による大幅なメモリ容量の減少を回避することが可能になることに主たる特徴がある。
この主たる特徴について簡単に説明すると、実施例１におけるアドレス線故障処理装置は、メモリの上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、上位アドレス線からの入力と分岐アドレス線からの入力とのいずれかを切り替えて上位ビットに出力するアドレス線代替回路が設置される。
具体的には、図１の（Ａ）に示す場合では、上位ビットであるｂｉｔ[５]およびｂｉｔ
[６]に接続されるアドレス線に、下位ビットであるｂｉｔ[０]〜ｂｉｔ[４]に接続されるアドレス線からそれぞれ分岐した分岐アドレス線が接続され（図１の（Ａ）に示す点線の矢印を参照）、ｂｉｔ[５]へのシステムアドレスバスＳＡ［５］からの入力とシステムアドレスバスＳＡ[０]〜ＳＡ[４]からの分岐アドレス線からの入力とのいずれかを切り替えてアドレス線ｂｉｔ[５]に出力するアドレス線代替回路と、ｂｉｔ[６]へのシステムアドレスバスＳＡ［６］からの入力とシステムアドレスバスＳＡ [０]〜ＳＡ[４]からの分岐アドレス線からの入力とのいずれかを切り替えてアドレス線ｂｉｔ[６]に出力するアドレス線代替回路とが設置される。
このような構成において、実施例１におけるアドレス線故障処理装置は、ビットごとに接続されるアドレス線を検査して故障アドレス線を特定する。すなわち、実施例１におけるアドレス線故障処理装置は、図１の（Ａ）に示す１２８バイトのメモリに接続される７本（Ａ［０］〜Ａ［６］）のアドレス線を検査して故障アドレス線を特定する。より具体的には、図１の（Ａ）に示すＭＭＢに設置される故障アドレス線特定部は、コンピュータシステムの電源が投入されると、すべてのアドレス線を検査して故障アドレス線を特定する。
そして、実施例１におけるアドレス線故障処理装置は、故障アドレス線が特定された場合に、上位アドレス線に代えて、当該故障アドレス線から分岐した分岐アドレス線に切り替えるようにアドレス線代替回路に指示を出す。本実施例では、故障アドレス線が特定された場合に、まず、アドレス線ｂｉｔ[６]に代えて、当該故障アドレス線から分岐した分岐アドレス線に切り替えるようにアドレス線代替回路に指示を出し、故障アドレス線が複数特定された場合には、アドレス線ｂｉｔ[６]、アドレス線ｂｉｔ[５]の順に切り替えるようにアドレス線代替回路に指示を出す。
より具体的には、例えば、図１の（Ｂ）に示すように、実施例１におけるアドレス線故障処理装置に設置される故障アドレス線特定部がアドレス線ｂｉｔ[０]の故障を特定すると（図１の（Ｂ）の（１）を参照）、実施例１におけるアドレス線故障処理装置は、後述するアドレス代替指示レジスタに記憶された指示に従って、アドレス線ｂｉｔ[０]の使用を停止し（図１の（Ｂ）の（２）を参照）、ｂｉｔ[６]へのシステムアドレス線ＳＡ［６］の使用を停止して（図１の（Ｂ）の（３）を参照）、ｂｉｔ[６]へのシステムアドレスバスＳＡ［６］からの入力に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力するように切り替える（図１の（Ｂ）の（４）を参照）。
そして、実施例１におけるアドレス線故障処理装置は、上位アドレス線に代えて、故障アドレス線から分岐した分岐アドレス線に切り替えた場合、現存するメモリ容量を算出してＣＰＵとマネージメントボードとに表示する（図１の（Ｂ）の（５）を参照）。すなわち、図１の（Ｂ）に示すように、アドレス線ｂｉｔ[６]に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力すると切り替えた場合、現存するメモリ容量は６４バイトであると算出してＣＰＵとマネージメントボードとに表示する。なお、図１の（Ｂ）では、図１の（Ａ）に示したＣＰＵ、Ｉ／Ｏブリッジ、ライトバッファ、リードバッファなどを省略している。
このようなことから、実施例１におけるアドレス線故障処理装置は、上位アドレス線を犠牲にして下位アドレス線に代替することで当該メモリの使用を続行でき、上記した主たる特徴のごとく、メモリのアドレス線に故障が生じた場合でもメモリ縮退による大幅なメモリ容量の減少を回避することが可能になる。
［実施例１におけるアドレス線故障処理装置の構成］
次に、図２〜図４を用いて、実施例１におけるアドレス線故障処理装置を説明する。図２は、実施例１におけるアドレス線故障処理装置の構成を示すブロック図であり、図３は、実施例１における故障アドレス線特定部の処理を説明するための図であり、図４は、アドレス線代替回路、アドレス代替指示レジスタおよびメモリ容量表示レジスタを説明するための図である。
図２に示すように、メモリコントローラ５は、ＭＭＢ Ｉ／Ｆ１１と、リード情報レジスタ１２と、ライトデータ指示レジスタ１６と、アドレス代替指示レジスタ１３と、アドレス線代替回路１４と、メモリ容量表示レジスタ１５と、ライトバッファ５１と、リードバッファ５２とを備え、ＭＭＢ７は、故障アドレス線特定部７１を備える。そして、メモリコントローラ５は、システムアドレスバス２およびシステムデータバス３を介して、ＣＰＵ１およびＩ／Ｏブリッジ４と接続され、さらに、メモリコントローラ５は、メモリデータバス８およびメモリアドレスバス９を介して、メモリ６と接続される。また、コンピュータシステム全体の運用を管理するＭＭＢ７は、メモリコントローラ５の動作をＭＭＢ Ｉ／Ｆ１１を介して管理する。
そして、実施例１におけるアドレス線故障処理装置１０は、図２に示すように、特に本発明に密接に関連するものとして、メモリコントローラ５内にあるＭＭＢ Ｉ／Ｆ１１、リード情報レジスタ１２、ライトデータ指示レジスタ１６、アドレス代替指示レジスタ１３、アドレス線代替回路１４およびメモリ容量表示レジスタ１５と、ＭＭＢ７内にある故障アドレス線特定部７１とで構成される。ここで、故障アドレス線特定部７１は、特許請求の範囲に記載の「故障アドレス線特定手段」に対応し、アドレス線代替回路１４は、同じく「アドレス線代替手段」に対応し、アドレス代替指示レジスタ１３は、同じく「アドレス線代替指示手段」に対応し、メモリ容量表示レジスタ１５は、同じく「現存メモリ容量表示手段」に対応する。
アドレス線代替回路１４は、メモリの上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、上位アドレス線からの入力と分岐アドレス線からの入力とのいずれかを切り替えて上位ビットに出力する回路である。
具体的には、図４に示すように、７ビットからなる１２８バイトのメモリ６において、上位ビットであるｂｉｔ[５]およびｂｉｔ[６]に接続されるアドレス線に、下位ビットであるｂｉｔ[０]〜ｂｉｔ[４] に接続されるアドレス線からそれぞれ分岐した分岐アドレス線が接続され、ｂｉｔ[５]へのシステムアドレスバスＳＡ［５］からの入力とシステムアドレスバスＳＡ [０]〜ＳＡ[４]からの分岐アドレス線からの入力とのいずれかを切り替えてアドレス線ｂｉｔ[５]に出力するアドレス線代替回路と、ｂｉｔ[６]へのシステムアドレスバスＳＡ［６］からの入力とシステムアドレスバスＳＡ [０]〜ＳＡ[４]からの分岐アドレス線からの入力とのいずれかを切り替えてアドレス線ｂｉｔ[６]に出力するアドレス線代替回路とが設置されている。
故障アドレス線特定部７１は、ビットごとに接続されるアドレス線を検査して故障アドレス線を特定する。すなわち、実施例１におけるアドレス線故障処理装置は、図４に示す１２８バイトのメモリ６に接続される７本（Ａ［０］〜Ａ［６］）のアドレス線を検査して故障アドレス線を特定する。具体的には、ＭＭＢ７に設置される故障アドレス線特定部７１は、コンピュータシステムの電源が投入されると、例えば、図３の処理の手順に従って、すべてのアドレス線を検査して故障アドレス線を特定する。
図３に示すように、故障アドレス線特定部７１は、コンピュータシステムの電源が投入されると（ステップＳ３０１肯定）、メモリ６全域にａｌｌ’０’を書き込み（ステップＳ３０２）、アドレス線ｂｉｔ[０]すなわちＡ［０］の検査を開始するために、０００００００番地に０１０１０１０を書き込み（ステップＳ３０３）、次に、ｂｉｔ[０]用番地（図３の上表を参照）に１０１０１０１を書き込む（ステップＳ３０４）。そして、０００００００番地に書き込まれたデータを読み出し（ステップＳ３０５）、読み出したデータが０１０１０１０と一致しているか否かを判定し（ステップＳ３０６）、一致していない場合は（ステップＳ３０６否定）、アドレス線ｂｉｔ[０]すなわちＡ［０］は故障と判定しその結果を記録する（ステップＳ３１０）。
これとは反対に、読み出したデータが０１０１０１０と一致している場合は（ステップＳ３０６肯定）、続いて、００００００１番地に書き込まれたデータを読み出し（ステップＳ３０７）、読み出したデータが１０１０１０１と一致しているか否かを判定し（ステップＳ３０８）、一致していない場合は（ステップＳ３０８否定）、アドレス線ｂｉｔ[０]すなわちＡ［０］は故障と判定しその結果を記録する（ステップＳ３１０）。
これとは反対に、読み出したデータが１０１０１０１と一致している場合は（ステップＳ３０８肯定）、アドレス線ｂｉｔ[０]すなわちＡ［０］は正常と判定しその結果を記録する（ステップＳ３０９）。これにより、アドレス線ｂｉｔ[０]すなわちＡ［０］の検査を終了し（ステップＳ３１１）、アドレス線ｂｉｔ[６]すなわちＡ［６］の検査が終わっていないので（ステップＳ３１２否定）、引き続き、アドレス線ｂｉｔ[１]すなわちＡ［１］の検査を開始するために、０００００００番地に０１０１０１０を書き込み（ステップＳ３１３）、次に、ｂｉｔ[１]用番地（図３の上表を参照）に１０１０１０１を書き込む（ステップＳ３０４）。以下、Ａ［１］に関しても、Ａ［０］と同じ処理（ステップＳ３０５〜ステップＳ３１０）をする。この一連の処理を、アドレス線ｂｉｔ[６]すなわちＡ［６］の検査を終了するまで繰り返し、Ａ［６］の検査を終了して（ステップＳ３１２肯定）、処理を終了する。
すなわち、故障アドレス線特定部７１は、コンピュータシステムの電源が投入されると（ステップＳ３０１肯定）、ライトバッファ５１経由でライトデータ指示レジスタ１６に格納した書き込みデータと、リードバッファ５２経由でリード情報レジスタ１２に格納した読み込みデータとを、ＭＭＢ Ｉ／Ｆ１１を介して受け取り、上述した処理を実行して、すべてのアドレス線を検査して故障アドレス線を特定し、特定した故障アドレス線の切り替えをＭＭＢ Ｉ／Ｆ１１を介してアドレス代替指示レジスタ１３に指示する。例えば、図４の（Ａ）に示すように、アドレス線ｂｉｔ[０]の故障を特定すると、アドレス線ｂｉｔ[０]の使用を停止し、ｂｉｔ[６]へのシステムアドレス線ＳＡ［６］の使用を停止し、ｂｉｔ[６]へのシステムアドレスバスＳＡ［６］からの入力に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力するように指示する。
図２に戻ると、アドレス代替指示レジスタ１３は、故障アドレス線が特定された場合に、故障アドレス線特定部７１からの指示により、上位アドレス線に代えて、当該故障アドレス線から分岐した分岐アドレス線に切り替えるようにアドレス線代替回路に指示を出し、特許請求の範囲に記載の「アドレス線代替指示手段」に対応する。本実施例では、故障アドレス線が特定された場合に、まず、アドレス線ｂｉｔ[６]に代えて、当該故障アドレス線から分岐した分岐アドレス線に切り替えるようにアドレス線代替回路に指示を出し、故障アドレス線が複数特定された場合には、アドレス線ｂｉｔ[６]、アドレス線ｂｉｔ[５]の順に切り替えるようにアドレス線代替回路に指示を出す。
より具体的には、例えば、図４の（Ａ）に示すように、故障アドレス線特定部７１がアドレス線ｂｉｔ[０]の故障を特定すると（図４の（Ａ）の（１）を参照）、アドレス線代替回路１４は、ＭＭＢ Ｉ／Ｆ１１を介してアドレス代替指示レジスタ１３に記憶された指示に従って、アドレス線ｂｉｔ[０]の使用を停止し（図４の（Ａ）の（２）を参照）、ｂｉｔ[６]へのシステムアドレス線ＳＡ［６］の使用を停止して（図４の（Ａ）の（３）を参照）、ｂｉｔ[６]へのシステムアドレスバスＳＡ［６］からの入力に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力するように切り替える（図４の（Ａ）の（４）を参照）。
また、図４の（Ｂ）に示すように、故障アドレス線特定部７１がアドレス線ｂｉｔ[０]およびアドレス線ｂｉｔ[３]の故障を特定すると（図４の（Ｂ）の（１）を参照）、アドレス線代替回路１４は、ＭＭＢ Ｉ／Ｆ１１を介してアドレス代替指示レジスタ１３に記憶された指示に従って、アドレス線ｂｉｔ[０]およびアドレス線ｂｉｔ[３]の使用を停止し（図４の（Ｂ）の（２）を参照）、ｂｉｔ[６]へのシステムアドレス線ＳＡ［６］およびｂｉｔ[５]へのシステムアドレス線ＳＡ［５］の使用を停止して（図４の（Ｂ）の（３）を参照）、ｂｉｔ[６]へのシステムアドレスバスＳＡ［６］からの入力に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力するように切り替え、さらにｂｉｔ[５]へのシステムアドレスバスＳＡ［５］からの入力に代えて、システムアドレスバスＳＡ [３]の分岐アドレス線からの入力をアドレス線ｂｉｔ[５]に出力するように切り替える（図４の（Ｂ）の（４）を参照）。
メモリ容量表示レジスタ１５は、上位アドレス線に代えて、故障アドレス線から分岐した分岐アドレス線に切り替えた場合、現存するメモリ容量を算出してＣＰＵとマネージメントボードとに表示する。すなわち、図４の（Ａ）に示すように、アドレス線ｂｉｔ[６]に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力すると切り替えた場合、現存するメモリ容量は６４バイトであると算出してＣＰＵとマネージメントボードとに表示する（図４の（Ａ）の（５）を参照）。また、例えば、図４の（Ｂ）に示すように、アドレス線ｂｉｔ[６]に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力すると切り替え、ｂｉｔ[５]へのシステムアドレスバスＳＡ［５］からの入力に代えて、システムアドレスバスＳＡ [３]の分岐アドレス線からの入力をアドレス線ｂｉｔ[５]に出力するように切り替えた場合、現存するメモリ容量は３２バイトであると算出してＣＰＵとマネージメントボードとに表示する（図４の（Ａ）の（５）を参照）。
［実施例１におけるアドレス線処理装置による処理の手順］
次に、図５を用いて、実施例１におけるアドレス線処理装置１０による処理を説明する。図５は、実施例１におけるアドレス線処理装置の処理の手順を示す図である。
まず、実施例１におけるアドレス線故障処理装置１０は、コンピュータシステムの電源が投入されると（ステップＳ５０１肯定）、ＭＭＢ７に設置される故障アドレス線特定部７１が、例えば、上述した図３に示す処理に従って、メモリ６に接続されるアドレス線を検査して、故障アドレス線を特定する（ステップＳ５０２）。ここで、故障アドレス線が特定されなければ（ステップＳ５０２否定）、処理を終了する。
これとは反対に、アドレス代替指示レジスタ１３は、故障アドレス線が特定されると（ステップＳ５０２肯定）、アドレス線代替回路１４に、アドレス線代替を指示する（ステップＳ５０３）。具体的には、図４の（Ａ）に示す場合では、アドレス線ｂｉｔ[０]の故障を特定したので、アドレス線ｂｉｔ[６]に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力するように切り替えることを指示する。
そして、メモリ容量表示レジスタ１５は、ＣＰＵ１とＭＭＢ７に、算出した現存メモリを表示して（ステップＳ５０３）、処理を終了する。すなわち、図４の（Ａ）に示すように、アドレス線ｂｉｔ[６]に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力すると切り替えた場合、現存するメモリ容量は６４バイトであると算出してＣＰＵとマネージメントボードとに表示する。
［実施例１の効果］
上記したように、実施例１によれば、ビットごとに接続されるアドレス線を検査して故障アドレス線を特定し、メモリ６の上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、上位アドレス線からの入力と分岐アドレス線からの入力とのいずれかを切り替えて、故障アドレス線が特定された場合に、上位アドレス線に代えて、当該故障アドレス線から分岐した前記分岐アドレス線に切り替えるので、上位アドレス線を犠牲にして下位アドレス線に代替することで当該メモリの使用を続行でき、メモリのアドレス線に故障が生じた場合でもメモリ縮退による大幅なメモリ容量の減少を回避することが可能になる。
また、実施例１によれば、上位アドレス線に代えて、故障アドレス線から分岐した前記分岐アドレス線に切り替えた場合、現存するメモリ容量を算出してＣＰＵとマネージメントボードとに表示するので、ＣＰＵとマネージメントボードはアドレス線代替後のメモリ容量を検知でき、再起動後のシステムの構成など（例えば、現存メモリ容量でシステムの再起動が可能であるか否かなど）を判定することが可能になる。
また、実施例１によれば、故障アドレス線特定部７１をＭＭＢ７に備えて故障アドレス線を特定するので、故障アドレス線の特定をファームウェアにより実現でき、メモリコントローラ５内で特定する手法に比較して複雑な回路を搭載することを回避することが可能になる。
上述した実施例１では、故障アドレス線特定部７１をＭＭＢ７に備える場合を説明したが、実施例２では、故障アドレス線特定部７１をメモリコントローラ５に備える場合について説明する。
［実施例２におけるアドレス線故障処理装置の構成］
まず最初に、図６を用いて、実施例２におけるアドレス線故障処理装置を説明する。図６は、実施例２におけるアドレス線故障処理装置の構成を示すブロック図である。
実施例２におけるアドレス線故障処理装置１０は、図２に示す実施例１におけるアドレス線故障処理装置１０の構成と同じであるが、故障アドレス線特定部７１をＭＭＢ７ではなく、メモリコントローラ５に備える点が異なる。以下、これを中心に説明する。
実施例２では、コンピュータシステムの電源が投入されると、故障アドレス線特定部７１は、ＭＭＢ７からの「メモリ６に接続されるアドレス線を検査して故障アドレス線を特定せよ」との命令をメモリコントローラ５にあるＭＭＢ Ｉ／Ｆ１１を介して受け取り、例えば、上述した図３に示す処理に従って、メモリ６に接続されるアドレス線を検査して、故障アドレス線を特定する。なお、実施例２における故障アドレス線特定部７１は、ライトバッファ５１経由でライトデータ指示レジスタ１６に格納した書き込みデータと、リードバッファ５２経由でリード情報レジスタ１２に格納した読み込みデータとを、ＭＭＢ Ｉ／Ｆ１１を介さずに受け取り、故障アドレス線を特定する。
そして、故障アドレス線特定部７１は、特定した故障アドレス線の切り替えを、ＭＭＢ Ｉ／Ｆ１１を介さずに、アドレス代替指示レジスタ１３に指示する。具体的には、図４の（Ａ）に示す場合では、アドレス線ｂｉｔ[０]の故障を特定したので、アドレス線ｂｉｔ[６]に代えて、システムアドレスバスＳＡ [０]の分岐アドレス線からの入力をアドレス線ｂｉｔ[６]に出力するように切り替えることを指示する。
［実施例２の効果］
上記したように、実施例２によれば、メモリコントローラ５内において、故障アドレス線を特定するので、故障アドレス線の特定をハード上で行なうことができ、ＭＭＢ７内で特定する手法に比較して故障アドレス線の特定に要する時間を短縮することが可能になる。
さて、これまで実施例１および実施例２におけるアドレス線故障処理装置について説明したが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では、実施例３におけるアドレス線故障処理装置として、種々の異なる実施例を（１）〜（７）に区分けして説明する。
（１）故障アドレス線の検査
上記の実施例１および実施例２では、コンピュータシステムの電源投入時に故障アドレス線の検査を行う場合を説明したが、本発明はこれに限定されるものではなく、コンピュータシステムが作動している間、一定時間ごとに（例えば、１時間ごとに）故障アドレス線の検査を行う場合であってもよい。
（２）メモリ数
上記の実施例１および実施例２では、メモリをひとつ備えるコンピュータシステムの場合を説明したが、本発明はこれに限定されるものではなく、メモリを複数個備えるコンピュータシステムにおいて、メモリごとにアドレス線代替回路１４をメモリコントローラ内に設置して、メモリごとのアドレス線を検査して故障アドレス線が特定された場合に、当該故障アドレス線に対応するアドレス線代替回路にて処理をしてもよい。
（３）現存メモリ容量
上記の実施例１および実施例２では、一本のアドレス線の故障を処理した結果、メモリ容量が半減する場合を説明したが、例えば、ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）などでは、一本のアドレス線が行アドレスと列アドレスを共用しているので、一本のアドレス線の故障を処理した場合、メモリ容量は四分の一となる。
（４）アドレス線代替回路
上記の実施例１および実施例２では、アドレス線代替回路１４に２つの上位アドレス線に分岐する場合を説明したが、本発明はこれに限定されるものではなく、通常、同時にアドレス線が２本故障することは稀なので、１つの上位アドレス線に分岐する場合であってもよく、これとは別に、コンピュータシステムに搭載されるメモリの全容量から判断して、３つ以上の上位アドレス線に分岐する場合であってもよい。
（５）ＭＭＢ
上記の実施例２では、ＭＭＢ７から電源投入時に「メモリ６に接続されるアドレス線を検査して故障アドレス線を特定せよ」との命令をメモリコントローラ５にあるＭＭＢ Ｉ／Ｆ１１を介して受け取るが、ここでＭＭＢ７からの命令は、単に電源投入後、電源が安定したことを示す１ｂｉｔの信号でも良い。あるいは一般的にＬＳＩに入力するリセット信号で代用することも可能である。その際、ＭＭＢ７に該当する装置は電源監視回路またはリセット回路と呼ばれるハードウェアでも実現できる。
（６）システム構成等
また、本実施例において説明した各処理のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的におこなうこともできる。例えば、故障アドレス線の検査をユーザがキーボードやタッチパネルなどから要求できる。この他、上記文書中や図面中で示した処理手順（例えば、図３に示すアドレス線の検査の順番など）、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず（例えば、図２の形態など）、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。さらに、各装置にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵおよび当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
（７）故障アドレス線処理プログラム
ところで、上記の実施例１および実施例２では、ハードウェアロジックによって各種の処理を実現する場合を説明したが、本発明はこれに限定されるものではなく、あらかじめ用意されたプログラムをコンピュータで実行するようにしてもよい。そこで以下では、図７を用いて、上記の実施例１に示したアドレス線故障処理装置１０と同様の機能を有するアドレス線故障処理プログラムを実行するコンピュータ（ＭＭＢ）の一例を説明する。図７は、実施例１におけるアドレス線故障処理プログラムを実行するコンピュータを示す図である。
図７に示すように、情報処理装置としてのコンピュータ７００は、キーボード７１０、ディスプレイ７２０、ＣＰＵ７３０、ＲＯＭ７４０、ＨＤＤ７５０およびＲＡＭ７６０をバス７７０などで接続して構成され、さらにＣＰＵ１、Ｉ／Ｏブリッジ４、メモリコントローラ５、メモリ６、システムアドレスバス２、システムデータバス３、メモリデータバス８およびメモリアドレスバス９から構成されるコンピュータシステムに接続される。
ＲＯＭ７４０には、上記の実施例１に示したアドレス線故障処理装置１０と同様の機能を発揮するアドレス線故障処理プログラム、つまり、図７に示すように、故障アドレス線特定プログラム７４１、アドレス代替指示プログラム７４２、メモリ容量表示プログラム７４３が予め記憶されている。なお、これらのプログラム７４１〜７４３については、図２に示したアドレス線故障処理装置１０の各構成要素と同様、適宜統合または分散してもよい。
そして、ＣＰＵ７３０が、これらのプログラム７４１〜７４３をＲＯＭ７４０から読み出して実行することで、図７に示すように、各プログラム７４１〜７４３は、故障アドレス線特定プロセス７３１、アドレス代替指示プロセス７３２、メモリ容量表示プロセス７３３として機能するようになる。なお、各プロセス７３１〜７３３は、図２に示した、故障アドレス線特定部７１、アドレス代替指示レジスタ１３、メモリ容量表示レジスタ１５にそれぞれ対応する。
また、ＨＤＤ７５０には、図７に示すように、リードライト情報データ７５１と、アドレス線代替指示データ７５２と、メモリ容量データ７５３とが設けられる。このリードライト情報データ７５１は、図２に用いたリード情報レジスタ１２およびライトデータ指示レジスタ１６に対応し、アドレス線代替指示データ７５２は、アドレス代替指示レジスタ１３が記憶するアドレス線代替指示に対応し、メモリ容量データ７５３が記憶する現存メモリ容量に対応する。そしてＣＰＵ７３０は、リードライト情報データ７６１をリードライト情報データ７５１に対して登録し、アドレス線代替指示データ７６２をアドレス線代替指示データ７５２に対して登録し、メモリ容量データ７６３をメモリ容量データ７５３に対して登録し、このリードライト情報データ７６１と、アドレス線代替指示データ７６２と、メモリ容量データ７６３とに基づいてアドレス線故障処理を実行する。
なお、上記した各プログラム７４１〜７４３については、必ずしも最初からＲＯＭ７４０に記憶させておく必要はなく、例えばコンピュータ７００に挿入されるフレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭ、ＭＯディスク、ＤＶＤディスク、光磁気ディスク、ＩＣカードなどの「可搬用の物理媒体」、または、コンピュータ７００の内外に備えられるＨＤＤなどの「固定用物理媒体」、さらには、公衆回線、インターネット、ＬＡＮ、ＷＡＮなどを介してコンピュータ７００に接続される「他のコンピュータ（またはサーバ）」などに各プログラムを記憶させておき、コンピュータ７００がこれらから各プログラムを読み出して実行するようにしてもよい。
以上のように、本発明に係るアドレス線故障処理装置、アドレス線故障処理方法、アドレス線故障処理プログラム、情報処理装置およびメモリコントローラは、メモリのビットごとに接続されるアドレス線の故障を処理する場合に有用であり、特に、メモリのアドレス線に故障が生じた場合でもメモリ縮退による大幅なメモリ容量の減少を回避することに適する。

Claims (8)

  1. メモリのビットごとに接続されるアドレス線の故障を処理するアドレス線故障処理装置であって、
    前記ビットごとに接続されるアドレス線を検査して故障アドレス線を特定する故障アドレス線特定手段と、
    前記メモリの上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、前記上位アドレス線からの入力と前記分岐アドレス線からの入力とのいずれかを切り替えて前記上位ビットに出力するアドレス線代替手段と、
    前記故障アドレス線特定手段によって前記故障アドレス線が特定された場合に、前記上位アドレス線に代えて、当該故障アドレス線から分岐した前記分岐アドレス線に切り替えるように前記アドレス線代替手段に指示を出すアドレス線代替指示手段と、
    を備えたことを特徴とするアドレス線故障処理装置。
  2. 前記故障アドレス線特定手段は、前記アドレス線を介して前記メモリと接続されるメモリコントローラ内において、前記故障アドレス線を特定することを特徴とする請求項１に記載のアドレス線故障処理装置。
  3. 前記故障アドレス線特定手段は、前記メモリコントローラを制御するメモリコントローラ制御装置において、前記故障アドレス線を特定することを特徴とする請求項１に記載のアドレス線故障処理装置。
  4. 前記アドレス線代替指示手段によって前記上位アドレス線に代えて、前記故障アドレス線から分岐した前記分岐アドレス線に切り替えた場合、現存するメモリ容量を算出してＣＰＵとマネージメントボードとに表示する現存メモリ容量表示手段をさらに備えたことを特徴とする請求項１に記載のアドレス線故障処理装置。
  5. メモリのビットごとに接続されるアドレス線のうち、前記メモリの上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、前記上位アドレス線からの入力と前記分岐アドレス線からの入力とのいずれかを切り替えて前記上位ビットに出力するように構成されたアドレス線群に対して、アドレス線の故障を処理するアドレス線故障処理方法であって、
    前記ビットごとに接続されるアドレス線を検査して故障アドレス線を特定する故障アドレス線特定工程と、
    前記故障アドレス線特定工程によって前記故障アドレス線が特定された場合に、前記上位アドレス線に代えて、当該故障アドレス線から分岐した前記分岐アドレス線に切り替えるように前記アドレス線代替手段に指示を出すアドレス線代替指示工程と、
    を含んだことを特徴とするアドレス線故障処理方法。
  6. メモリのビットごとに接続されるアドレス線のうち、前記メモリの上位ビットに接続される上位アドレス線に、当該上位ビット以外の下位ビットに接続される下位アドレス線からそれぞれ分岐した分岐アドレス線が接続され、前記上位アドレス線からの入力と前記分岐アドレス線からの入力とのいずれかを切り替えて前記上位ビットに出力するように構成されたアドレス線群に対して、アドレス線の故障を処理するアドレス線故障処理方法をコンピュータに実行させるアドレス線故障処理プログラムであって、
    前記ビットごとに接続されるアドレス線を検査して故障アドレス線を特定する故障アドレス線特定手順と、
    前記故障アドレス線特定手順によって前記故障アドレス線が特定された場合に、前記上位アドレス線に代えて、当該故障アドレス線から分岐した前記分岐アドレス線に切り替えるように前記アドレス線代替手段に指示を出すアドレス線代替指示手順と、
    をコンピュータに実行させることを特徴とするアドレス線故障処理プログラム。
  7. プロセッサと、メモリと、前記プロセッサおよび前記メモリとアドレス線によって接続され、前記メモリのアクセス処理を制御するメモリコントローラとを備える情報処理装置であって、
    前記メモリコントローラは、
    前記アドレス線を検査して、故障が発生している故障アドレス線を特定する故障アドレス線特定手段と、
    前記メモリの上位アドレス線と、前記メモリの下位アドレス線から分岐した分岐アドレス線とが接続され、前記上位アドレス線からの入力と前記分岐アドレス線からの入力とを切り替えるアドレス線切替手段と、
    前記故障アドレス線特定手段によって前記故障アドレス線が特定された場合に、前記上位アドレス線に代えて、当該故障アドレス線から分岐した前記分岐アドレス線に切り替えるように前記アドレス線切替手段に指示を出す指示手段と、
    を備えたことを特徴とする情報処理装置。
  8. 処理部とメモリとの間に接続され、前記処理部からシステムアドレス線を介してシステムアドレスを受信して、前記メモリにメモリアドレス線を介してメモリアドレスを出力し前記メモリのリードライトを制御するメモリコントローラであって、
    前記メモリアドレス線に故障が発生しているか否かを検出する検出手段と、
    上位メモリアドレス線に供給される前記メモリアドレスを、前記システムアドレスの上位システムアドレスと前記システムアドレスの下位システムアドレスとのいずれかに切り替える選択手段と、
    前記検出手段によって下位メモリアドレス線の故障発生が検出された場合に、前記上位メモリアドレス線に供給される前記上位システムアドレスを、前記故障発生が検出された前記下位メモリアドレス線に対応する前記下位システムアドレスに切り替える手段と、
    を備えることを特徴とするメモリコントローラ。
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