JPWO2007110933A1 - 半導体メモリおよびシステム - Google Patents

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Abstract

複数のメモリセルは、複数のワード線とビット線対との交差位置にそれぞれ設けられる。ワード線駆動回路は、スタンバイ期間からアクティブ期間への移行に伴って複数のワード線のいずれかを活性化させる。第１プリチャージ回路は、スタンバイ期間にビット線対をプリチャージ電圧線に接続し、ワード線駆動回路の動作開始に伴ってビット線対の少なくともアクセス側をプリチャージ電圧線から切り離す。センスアンプは、ワード線駆動回路の動作開始後にビット線対に対応するノード対の電圧差を増幅する。スイッチ回路は、ビット線対とノード対との間に設けられる。スイッチ回路は、ワード線駆動回路の動作開始時点でビット線対のアクセス側をノード対のアクセス側に接続しており、センスアンプの動作開始時点でビット線対の非アクセス側をノード対の非アクセス側から切り離している。

Description

本発明は、半導体メモリおよび半導体メモリを用いたシステムに関し、特に、半導体メモリの消費電力を削減する技術に関する。
近時、電池を使用して駆動される携帯用電子機器（携帯電話やデジタルカメラ等）が普及してきている。携帯用電子機器のシステムで用いられる半導体メモリに対しては、電池の長時間使用を可能にするために低消費電力であることが強く要求されている。このため、半導体メモリの低消費電力化技術の開発が進んでいる。例えば、特許文献１に開示されたＤＲＡＭでは、センスアンプは、ワード線の選択動作により選択されたメモリセルからビット線対の一方に読み出された信号をビット線対の他方のプリチャージ電圧を参照電圧として増幅する。ＭＯＳＦＥＴスイッチは、センスアンプとビット線対との間に設けられ、センスアンプの増幅動作によりビット線対の信号振幅がある程度大きくされた時点で、ビット線対のうち参照電圧を得るために利用されたビット線をセンスアンプから切り離す。これにより、センスアンプの消費電流が削減され、ＤＲＡＭの低消費電力化が実現される。
特開平９−１４７５５９号公報
特許文献１では、センスアンプの増幅動作が２段階に分けられている場合、２段階目の増幅動作の開始に同期して、ビット線対のうち参照電圧を得るために利用されたビット線がセンスアンプから切り離されることが開示されている。しかしながら、センスアンプの増幅動作が２段階に分けられていない場合、ビット線対のうち参照電圧を得るために利用されたビット線がセンスアンプから切り離されるタイミング等が具体的に開示されていない。従って、センスアンプの増幅動作が２段階に分けられていない場合、所望の消費電流削減効果が得られない可能性がある。
本発明は、このような問題点に鑑みてなされたものであり、センスアンプの消費電流を最大限に削減して半導体メモリの低消費電力化を実現することを目的とする。
本発明の代表的な形態では、携帯用電子機器等のシステムに搭載される半導体メモリは、複数のメモリセル、ワード線駆動回路、第１プリチャージ回路、センスアンプおよびスイッチ回路を備えて構成される。複数のメモリセルは、複数のワード線とビット線対との交差位置にそれぞれ設けられる。ワード線駆動回路は、スタンバイ期間からアクティブ期間への移行に伴って複数のワード線のいずれかを活性化させる。第１プリチャージ回路は、スタンバイ期間にビット線対をプリチャージ電圧線に接続し、ワード線駆動回路の動作開始に伴ってビット線対の少なくともアクセス側をプリチャージ電圧線から切り離す。センスアンプは、ワード線駆動回路の動作開始後にビット線対に対応するノード対の電圧差を増幅する。スイッチ回路は、ビット線対とノード対との間に設けられる。スイッチ回路は、ワード線駆動回路の動作開始時点でビット線対のアクセス側をノード対のアクセス側に接続しており、センスアンプの動作開始時点でビット線対の非アクセス側をノード対の非アクセス側から切り離している。このような構成の半導体メモリでは、センスアンプの動作開始前に（すなわち、センスアンプの増幅動作に依存せずに）ビット線対の非アクセス側がノード対の非アクセス側（すなわち、センスアンプ）から切り離されるため、センスアンプの消費電流を最大限に削減でき、半導体メモリの低消費電力化に大きく寄与できる。
本発明によれば、センスアンプの消費電流を最大限に削減でき、半導体メモリの低消費電力化に大きく寄与できる。
本発明の第１実施形態を示すブロック図である。 図１のメモリコアの要部を示すブロック図である。 本発明が適用されるシステムＬＳＩの一例を示すブロック図である。 第１実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第２実施形態を示すブロック図である。 第２実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第３実施形態を示すブロック図である。 第３実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第４実施形態を示すブロック図である。 第４実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第５実施形態を示すブロック図である。 第５実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第６実施形態を示すブロック図である。 第６実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第７実施形態を示すブロック図である。 第７実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第８実施形態を示すブロック図である。 第８実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第９実施形態を示すブロック図である。 第９実施形態の半導体メモリの動作例を示すタイミング図である。 第２実施形態の変形例を示すタイミング図である。 第２実施形態の別の変形例を示すタイミング図である。
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の第１実施形態を示している。図２は、図１のメモリコアの要部を示している。第１実施形態の半導体メモリ１０は、コマンド入力回路１１、コマンドデコーダ１２、アドレス入力回路１３、プリデコーダ１４、モード設定回路１５、タイミング制御回路１６、データ入出力回路１７およびメモリコア１８を有している。
コマンド入力回路１１は、コマンド入力端子ＣＭＤを介してコマンド信号ＣＭＤを受信し、受信した信号を内部コマンド信号ＩＣＭＤとして出力する。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してアクティブコマンドを検出した場合、アクティブ信号ＡＣＴを一時的に高レベルに活性化させる。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してプリチャージコマンドを検出した場合、プリチャージ信号ＰＲＥを一時的に高レベルに活性化させる。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してリードコマンドを検出した場合、リード信号ＲＥＡＤを一時的に高レベルに活性化させる。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してライトコマンドを検出した場合、ライト信号ＷＲＩＴＥを一時的に高レベルに活性化させる。
アドレス入力回路１３は、アドレス入力端子ＡＤを介してアドレス信号ＡＤを受信し、受信した信号を内部アドレス信号ＩＡＤとして出力する。プリデコーダ１４は、内部アドレス信号ＩＡＤを受信し、受信した信号に応じて、複数のロウデコード信号ＲＡＤのいずれか、あるいは複数のコラムデコード信号ＣＡＤのいずれかを選択して高レベルに活性化させる。
モード設定回路１５は、内部コマンド信号ＩＣＭＤおよび内部アドレス信号ＩＡＤに応じて設定されるモードレジスタを有している。モードレジスタは、省電力機能の無効／有効を設定するためのビットＭＤ０および動作モードを設定するためのビットＭＤ１を有している。ビットＭＤ０は、省電力機能を無効に設定するときにリセットされ、省電力機能を有効に設定するときにセットされる。ビットＭＤ１は、動作モードを第１モードに設定するときにリセットされ、動作モードを第２モードに設定するときにセットされる。モード設定回路１５は、ビットＭＤ０がリセットされている場合、モード信号ＭＤ０を低レベルに設定する。モード設定回路１５は、ビットＭＤ０がセットされている場合、モード信号ＭＤ０を高レベルに設定する。また、モード設定回路１５は、ビットＭＤ０がリセットされている場合、ビットＭＤ１に拘わらず、モード信号ＭＤ１を低レベルに設定する。モード設定回路１５は、ビットＭＤ０がセットされており、且つビットＭＤ１がリセットされている場合、モード信号ＭＤ１を低レベルに設定する。モード設定回路１５は、ビットＭＤ０がセットされており、且つビットＭＤ１がセットされている場合、モード信号ＭＤ１を高レベルに設定する。
タイミング制御回路１６は、アクティブ信号ＡＣＴ、プリチャージ信号ＰＲＥ、リード信号ＲＥＡＤおよびライト信号ＷＲＩＴＥに基づいて、ブロック制御信号ＢＬＫＥ、ワード線制御信号ＷＬＥ、センスアンプ制御信号ＳＡＥ、リードアンプ制御信号ＲＡＥおよびライトアンプ制御信号ＷＡＥを出力する。具体的には、タイミング制御回路１６は、アクティブ信号ＡＣＴの活性化に応答して、ブロック線制御信号ＢＬＫＥおよびワード線制御信号ＷＬＥを高レベルに活性化させる。タイミング制御回路１６は、ワード線制御信号ＷＬＥの活性化から所定時間の経過後に、センスアンプ制御信号ＳＡＥを高レベルに活性化させる。
タイミング制御回路１６は、プリチャージ信号ＰＲＥの活性化に応答して、ワード線制御信号ＷＬＥを低レベルに非活性化させる。タイミング制御回路１６は、ワード線制御信号ＷＬＥの非活性化から所定時間の経過後に、センスアンプ制御信号ＳＡＥを低レベルに非活性化させる。タイミング制御回路１６は、センスアンプ制御信号ＳＡＥの非活性化に応答して、ブロック制御信号ＢＬＫＥを低レベルに非活性化させる。ブロック制御信号ＢＬＫＥの非活性期間は半導体メモリ１０のスタンバイ期間に相当し、ブロック制御信号ＢＬＫＥの活性期間は半導体メモリ１０のアクティブ期間に相当する。また、タイミング制御回路１６は、リード信号ＲＥＡＤの活性化に応答して、リードアンプ制御信号ＲＡＥを一時的に高レベルに活性化させる。タイミング制御回路１６は、ライト信号ＷＲＩＴＥの活性化に応答して、ライトアンプ制御信号ＷＡＥを一時的に高レベルに活性化させる。
データ入出力回路１７は、共通データバスＣＤＢを介してメモリコア１８からのリードデータを受信し、受信したデータをデータ入出力端子ＤＱに出力する。データ入出力回路１７は、データ入出力端子ＤＱを介してメモリコア１８へのライトデータを受信し、受信したデータを共通データバスＣＤＢに出力する。メモリコア１８は、コラムデコーダＣＤＥＣ、ワードデコーダＷＤＥＣＬ、ＷＤＥＣＲ、ブロックＢＬＫＬ、ＢＬＫＲ、制御回路ＣＴＬおよび周辺回路ＰＥＲを有している。
ブロックＢＬＫＬは、複数のワード線ＷＬＬ（ＷＬＬ０、ＷＬＬ１、・・・、ＷＬＬｎ）と複数のビット線対ＢＬＬＡ、ＢＬＬＢとの交差位置にマトリックス状に配置される複数のメモリセルＭＣＬ（ＭＣＬ０、ＭＣＬ１、・・・、ＭＣＬｎ）を有している。ブロックＢＬＫＲは、複数のワード線ＷＬＲ（ＷＬＲ０、ＷＬＲ１、・・・、ＷＬＲｎ）と複数のビット線対ＢＬＲＡ、ＢＬＲＢとの交差位置にマトリックス状に配置される複数のメモリセルＭＣＲ（ＭＣＲ０、ＭＣＲ１、・・・、ＭＣＲｎ）を有している。
ワードデコーダＷＤＥＣＬ（ＷＤＥＣＲ）は、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ワード線制御信号ＷＬＥの活性化から所定時間の経過後に、選択されているロウデコード信号ＲＡＤに対応するワード線ＷＬＬ（ＷＬＲ）を高レベルに活性化させる。ワードデコーダＷＤＥＣＬ（ＷＤＥＣＲ）は、ワード線制御信号ＷＬＥの非活性化に応答して、ワード線ＷＬＬ（ＷＬＲ）を低レベルに非活性化させる。
制御回路ＣＴＬは、ブロック制御信号ＢＬＫＥの非活性化に応答して、プリチャージ制御信号ＢＲＳＬ、ＢＲＳＲを高レベルに活性化させる。制御回路ＣＴＬは、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＬ（ＢＲＳＲ）を低レベルに非活性化させる。制御回路ＣＴＬは、センスアンプ制御信号ＳＡＥの活性化から所定時間の経過後に、センスアンプ起動信号線ＰＣＳを高レベルに活性化させるとともに、センスアンプ起動信号線ＮＣＳを低レベルに活性化させる。制御回路ＣＴＬは、センスアンプ制御信号ＳＡＥの非活性化に応答して、センスアンプ起動信号線ＰＣＳを中間レベルに非活性化させるとともに、センスアンプ起動信号線ＮＣＳを中間レベルに非活性化させる。
また、制御回路ＣＴＬは、ブロック制御信号ＢＬＫＥの非活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを高レベルに活性化させる。制御回路ＣＴＬは、モード信号ＭＤ０が低レベルに設定されている状態では、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢ（ＭＵＸＬＡ、ＭＵＸＬＢ）を低レベルに非活性化させる。
一方、制御回路ＣＴＬは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢを低レベルに非活性化させるとともに、スイッチ制御信号ＭＵＸＬＢ（ＭＵＸＬＡ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢを低レベルに非活性化させるとともに、スイッチ制御信号ＭＵＸＲＢ（ＭＵＸＲＡ）を低レベルに非活性化させる。
また、制御回路ＣＴＬは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を所定時間だけ低レベルに非活性化させる。同様に、制御回路ＣＴＬは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を所定時間だけ低レベルに非活性化させる。ここで、所定時間は、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ制御信号ＳＡＥの活性化に応答して低レベルに非活性化される場合、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ起動信号線ＰＣＳ、ＮＣＳの活性化後に高レベルに活性化されるように設定されている。
周辺回路ＰＥＲは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎に、プリチャージ回路ＰＲＬＡ、ＰＲＬＢ、ＰＲＲＡ、ＰＲＲＢ、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢおよびセンスアンプＳＡを有している。プリチャージ回路ＰＲＬＡ（ＰＲＬＢ）は、ビット線ＢＬＬＡ（ＢＬＬＢ）をプリチャージ電圧線ＶＰＲに接続するためのｎＭＯＳトランジスタで構成されている。プリチャージ回路ＰＲＬＡ（ＰＲＬＢ）を構成するｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳＬを受けている。プリチャージ回路ＰＲＲＡ（ＰＲＲＢ）は、ビット線ＢＬＲＡ（ＢＬＲＢ）をプリチャージ電圧線ＶＰＲに接続するためのｎＭＯＳトランジスタで構成されている。プリチャージ回路ＰＲＲＡ（ＰＲＲＢ）を構成するｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳＲを受けている。ビット線スイッチＢＴＬＡ（ＢＴＬＢ）は、ビット線ＢＬＬＡ（ＢＬＬＢ）をノードＮＤＡ（ＮＤＢ）に接続するためのｎＭＯＳトランジスタで構成されている。ビット線スイッチＢＴＬＡ（ＢＴＬＢ）を構成するｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を受けている。ビット線スイッチＢＴＲＡ（ＢＴＲＢ）は、ビット線ＢＬＲＡ（ＢＬＲＢ）をノードＮＤＡ（ＮＤＢ）に接続するためのｎＭＯＳトランジスタで構成されている。ビット線スイッチＢＴＲＡ（ＢＴＲＢ）を構成するｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を受けている。
センスアンプＳＡは、例えば、２個のｐＭＯＳトランジスタおよび２個のｎＭＯＳトランジスタからなるラッチ回路で構成されている。センスアンプＳＡを構成する２個のｐＭＯＳトランジスタの一方は、ソースがセンスアンプ起動信号線ＰＣＳに接続され、ドレインがノードＮＤＡに接続され、ゲートがノードＮＤＢに接続されている。センスアンプＳＡを構成する２個のｐＭＯＳトランジスタの他方は、ソースがセンスアンプ起動信号線ＰＣＳに接続され、ドレインがノードＮＤＢに接続され、ゲートがノードＮＤＡに接続されている。センスアンプＳＡを構成する２個のｎＭＯＳトランジスタの一方は、ソースがセンスアンプ起動信号線ＮＣＳに接続され、ドレインがノードＮＤＡに接続され、ゲートがノードＮＤＢに接続されている。センスアンプＳＡを構成するｎＭＯＳトランジスタの他方は、ソースがセンスアンプ起動信号線ＮＣＳに接続され、ドレインがノードＮＤＢに接続され、ゲートがノードＮＤＡに接続されている。このような構成により、センスアンプＳＡは、センスアンプ起動信号線ＰＣＳ、ＮＣＳの活性期間に、ノード対ＮＤＡ、ＮＤＢの電圧差を増幅する。
また、図示を省略しているが、周辺回路ＰＥＲは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎に、コラム選択信号の活性期間にノード対ＮＤＡ、ＮＤＢを内部データバスに接続するコラムスイッチも有している。コラム選択信号は、コラムデコーダＣＤＥＣにより、コラムデコード信号ＣＡＤに応じて活性化される。アンプ回路ＡＭＰは、リードアンプ制御信号ＲＡＥの活性化に応答して、内部データバス上のリードデータの信号量を増幅して共通データバスＣＤＢに出力する。アンプ回路ＡＭＰは、ライトアンプ制御信号ＷＡＥの活性化に応答して、共通データバスＣＤＢ上のライトデータの信号量を増幅して内部データバスに出力する。
図３は、本発明が適用されるシステムＬＳＩの一例を示している。システムＬＳＩ１００は、例えば、携帯用電子機器に搭載される画像処理用ＬＳＩであり、データを格納するためのメモリ１１０と、メモリ１１０を制御するためのメモリコントローラ１２０と、データ処理や外部装置２００とのデータ授受を実施するためのＣＰＵ１３０とを相互に接続して構成されている。図１に示した半導体メモリ１０は、例えば、システムＬＳＩ１００のメモリ１１０を具現している。
図４は、第１実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態（省電力機能が有効に設定されている状態）で、半導体メモリ１０がスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。
半導体メモリ１０のスタンバイ期間では、ブロック制御信号ＢＬＫＥは低レベルに非活性化されており、ワード線制御信号ＷＬＥおよびセンスアンプ制御信号ＳＡＥも低レベルに非活性化されている。従って、ワード線ＷＬＬ０〜ＷＬＬｎ、ＷＬＲ０〜ＷＬＲｎは低レベルに非活性化されている。センスアンプ起動信号線ＰＣＳは中間レベルに非活性化されており、センスアンプ起動信号線ＮＣＳも中間レベルに非活性化されている。また、プリチャージ制御信号ＢＲＳＬ、ＢＲＳＲは高レベルに活性化されており、プリチャージ回路ＰＲＬＡ、ＰＲＬＢ、ＰＲＲＡ、ＰＲＲＢはオンしている。スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＬＲＡ、ＭＵＸＲＢは高レベルに活性化されており、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢはオンしている。従って、半導体メモリ１０のスタンバイ期間では、ビット線対ＢＬＲＡ、ＢＬＲＢおよびビット線対ＢＬＬＡ、ＢＬＬＢは、プリチャージ電圧線ＶＰＲに接続された状態で、センスアンプＳＡ（ノード対ＮＤＡ、ＮＤＢ）に接続されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ブロック制御信号ＢＬＫＥおよびワード線制御信号ＷＬＥが高レベルに活性化される。これにより、半導体メモリ１０がスタンバイ状態からアクティブ状態に遷移する。このとき、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているものとすると、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢが低レベルに非活性化され、ビット線スイッチＢＴＬＡ、ＢＴＬＢがオフする。これにより、ビット線対ＢＬＬＡ、ＢＬＬＢがセンスアンプＳＡから切り離される。また、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＲが低レベルに非活性化され、プリチャージ回路ＰＲＲＡ、ＰＲＲＢがオフする。これにより、ビット線対ＢＬＲＡ、ＢＬＲＢがプリチャージ電圧線ＶＰＲから切り離される。さらに、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＢも低レベルに非活性化され、ビット線スイッチＢＴＲＢもオフする。これにより、ビット線ＢＬＲＢもセンスアンプＳＡから切り離される。
ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ワード線制御信号ＷＬＥの活性化から所定時間の経過後に、ワードデコーダＷＤＥＣＲにより、ワード線ＷＬＲ０が高レベルに活性化される。このとき、ビット線スイッチＢＴＲＡはオンしており、ビット線ＢＬＲＡはノードＮＤＡに接続されている。このため、ワード線ＷＬＲ０の活性化に伴ってメモリセルＭＣＲ０からビット線ＢＬＲＡに読み出された信号がノードＮＤＡに伝達される。そして、ワード線制御信号ＷＬＥの活性化から所定時間の経過後に、センスアンプ制御信号ＳＡＥが高レベルに活性化される。さらに、センスアンプ制御信号ＳＡＥの活性化から所定時間の経過後に、センスアンプ起動信号線ＰＣＳが高レベルに活性化されるとともに、センスアンプ起動信号線ＮＣＳが低レベルに活性化される。これにより、センスアンプＳＡが増幅動作を開始する。この時点で、非アクセス側のビット線ＢＬＲＢは、センスアンプＳＡ（非アクセス側のノードＮＤＢ）から切り離されている。従って、センスアンプＳＡの消費電流が最大限に削減される。
また、モード信号ＭＤ０が高レベルに設定されており、且つモード信号ＭＤ１が低レベルに設定されている場合（省電力機能が有効に設定されており、且つ動作モードが第１モードに設定されている場合）には、ブロック制御信号ＢＬＫＥの活性化後も、スイッチ制御信号ＭＵＸＲＡは高レベルに活性化されたままであり、ビット線スイッチＢＴＲＡはオンしたままである。従って、センスアンプＳＡの動作開始時点で、アクセス側のビット線ＢＬＲＡは、センスアンプＳＡ（アクセス側のノードＮＤＡ）に接続されている。
一方、モード信号ＭＤ０が高レベルに設定されており、且つモード信号ＭＤ１が高レベルに設定されている場合（省電力機能が有効に設定されており、且つ動作モードが第２モードに設定されている場合）には、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡが一時的に低レベルに非活性化され、ビット線スイッチＢＴＲＡが一時的にオフする。従って、センスアンプＳＡの動作開始時点で、アクセス側のビット線ＢＬＲＡは、センスアンプＳＡ（アクセス側のノードＮＤＡ）から切り離されている。このため、センスアンプＳＡの動作開始時点でのノード対ＮＤＡ、ＮＤＢの負荷容量がほぼ等しくなり、ノード対ＮＤＡ、ＮＤＢの負荷容量が異なることに伴う問題が解消される。
なお、モード信号ＭＤ０が低レベルに設定されている場合（省電力機能が無効に設定されている場合）には、ブロック制御信号ＢＬＫＥの活性化後も、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢは高レベルに活性化されたままであり、ビット線スイッチＭＵＸＲＡ、ＭＵＸＲＢはオンしたままである。従って、センスアンプＳＡの動作開始時点で、アクセス側のビット線ＢＬＲＡおよび非アクセス側のビット線ＢＬＲＢは、センスアンプＳＡ（アクセス側のノードＮＤＡおよび非アクセス側のノードＮＤＢ）に接続されている。
以上のような第１実施形態では、省電力機能が有効に設定されている場合、センスアンプＳＡの動作開始時点でビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側がセンスアンプＳＡから切り離されているため、センスアンプＳＡの消費電流を最大限に削減でき、半導体メモリ１０の低消費電力化に大きく寄与できる。また、モード設定回路１５（モードレジスタ）を介して省電力機能の無効／有効を選択できるため、半導体メモリ１０を様々な仕様のシステムに適用できる。
さらに、省電力機能が有効に設定されており、且つ動作モードが第２モードに設定されている場合、センスアンプＳＡの動作開始時点でビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側に加えてアクセス側もセンスアンプＳＡから切り離されているため、センスアンプＳＡの動作開始時点でのノード対ＮＤＡ、ＮＤＢの負荷容量が異なることに伴う問題を解消できる。
図５は、本発明の第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第２実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ａに置き換えて構成されている。例えば、第２実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第２実施形態のメモリコア１８ａは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬａおよび周辺回路ＰＥＲａにそれぞれ置き換えて構成されている。
第２実施形態の制御回路ＣＴＬａは、第１実施形態のプリチャージ制御信号ＢＲＳＬに代えてプリチャージ制御信号ＢＲＳＬＡ、ＢＲＳＬＢを出力すること、および第１実施形態のプリチャージ制御信号ＢＲＳＲに代えてプリチャージ制御信号ＢＲＳＲＡ、ＢＲＳＲＢを出力することを除いて、第１実施形態の制御回路ＣＴＬと同一である。
制御回路ＣＴＬａは、ブロック制御信号ＢＬＫＥの非活性化に応答して、プリチャージ信号ＢＲＳＬＡ、ＢＲＳＬＢ、ＢＲＳＲＡ、ＢＲＳＲＢを高レベルに活性化させる。制御回路ＣＴＬａは、モード信号ＭＤ０が低レベルに設定されている状態では、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＬＡ、ＢＲＳＬＢ（ＢＲＳＲＡ、ＢＲＳＲＢ）を低レベルに非活性化させる。
一方、制御回路ＣＴＬａは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＬＡ（ＢＲＳＬＢ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬａは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＲＡ（ＢＲＳＲＢ）を低レベルに非活性化させる。
第２実施形態の周辺回路ＰＥＲａは、プリチャージ回路ＰＲＬＡ（ＰＲＬＢ）を構成するｎＭＯＳトランジスタのゲートがプリチャージ制御信号ＢＲＳＬＡ（ＢＲＳＬＢ）を受けること、およびプリチャージ回路ＰＲＲＡ（ＰＲＲＢ）を構成するｎＭＯＳトランジスタのゲートがプリチャージ制御信号ＢＲＳＲＡ（ＢＲＳＲＢ）を受けることを除いて、第１実施形態の周辺回路ＰＥＲと同一である。
図６は、第２実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、プリチャージ制御信号ＢＲＳＬＡ、ＢＲＳＬＢ、ＢＲＳＲＡ、ＢＲＳＲＢを除く信号およびプリチャージ回路ＰＲＬＡ、ＰＲＬＢ、ＰＲＲＡ、ＰＲＲＢを除く回路は、第１実施形態の半導体メモリの動作例（図４）と同様に動作する。
半導体メモリのスタンバイ期間では、プリチャージ制御信号ＢＲＳＬＡ、ＢＲＳＬＢ、ＢＲＳＲＡ、ＢＲＳＲＢは高レベルに活性化されており、プリチャージ回路ＰＲＬＡ、ＰＲＬＢ、ＰＲＲＡ、ＰＲＲＢはオンしている。従って、半導体メモリのスタンバイ期間では、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢは、プリチャージ電圧線ＶＰＲに接続されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＲＡが低レベルに非活性化され、プリチャージ回路ＰＲＲＡがオフする。これにより、アクセス側のビット線ＢＬＲＡがプリチャージ電圧線ＶＰＲから切り離される。一方、ブロック制御信号ＢＬＫＥの活性化後も、プリチャージ制御信号ＢＲＳＲＢは高レベルに活性化されたままであり、プリチャージ回路ＰＲＲＢはオンしたままである。このため、センスアンプＳＡの動作開始後も、非アクセス側のビット線ＢＬＲＢはプリチャージ電圧線ＶＰＲに接続されている。従って、非アクセス側のビット線ＢＬＲＢがフローティング状態になることに伴う問題が解消される。また、ブロック制御信号ＢＬＫＥの活性化後においては、ビット線スイッチＢＴＲＢはオフしており、非アクセス側のビット線ＢＬＲＢはセンスアンプＳＡ（非アクセス側のノードＮＤＢ）から切り離されている。このため、ブロック制御信号ＢＬＫＥの活性化後に非アクセス側のビット線ＢＬＲＢがプリチャージ電圧線ＶＰＲに接続されていても、センスアンプＳＡの増幅動作に影響はない。なお、モード信号ＭＤ０が低レベルに設定されている場合には、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＲＡに加えてプリチャージ制御信号ＢＲＳＲＢも低レベルに非活性化され、プリチャージ回路ＰＲＲＡに加えてプリチャージ回路ＰＲＲＢもオフする。
以上のような第２実施形態でも、第１実施形態と同様の効果が得られる。また、第２実施形態では、省電力機能が有効に設定されている場合、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側がプリチャージ電圧線ＶＰＲから切り離されることはないため、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側がフローティング状態になることに伴う問題を解消できる。
図７は、本発明の第３実施形態を示している。第３実施形態を説明するにあたって、第１および第２実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第３実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｂに置き換えて構成されている。例えば、第３実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第３実施形態のメモリコア１８ｂは、第２実施形態のメモリコア１８ａに対して、制御回路ＣＴＬａを制御回路ＣＴＬｂに置き換えて構成されている。
第３実施形態の制御回路ＣＴＬｂは、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢの出力動作が異なることを除いて、第２実施形態の制御回路ＣＴＬａと同一である。制御回路ＣＴＬｂは、ブロック制御信号ＢＬＫＥの非活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを高レベルに活性化させる。制御回路ＣＴＬｂは、モード信号ＭＤ０が低レベルに設定されている状態では、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢ（ＭＵＸＬＡ、ＭＵＸＬＢ）を低レベルに非活性化させる。
一方、制御回路ＣＴＬｂは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してスイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢを低レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してスイッチ制御信号ＭＵＸＬＢ（ＭＵＸＬＡ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬｂは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してスイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢを低レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してスイッチ制御信号ＭＵＸＲＢ（ＭＵＸＲＡ）を低レベルに非活性化させる。
また、制御回路ＣＴＬｂは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を所定時間だけ低レベルに非活性化させる。同様に、制御回路ＣＴＬｂは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を所定時間だけ低レベルに非活性化させる。ここで、所定時間は、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ制御信号ＳＡＥの活性化に応答して低レベルに非活性化される場合、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ起動信号線ＰＣＳ、ＮＣＳの活性化後に高レベルに活性化されるように設定されている。
図８は、第３実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを除く信号およびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢを除く回路は、第２実施形態の半導体メモリの動作例（図６）と同様に動作する。
半導体メモリのスタンバイ期間では、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢは高レベルに活性化されており、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢはオンしている。従って、半導体メモリのスタンバイ期間では、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢは、プリチャージ電圧線ＶＰＲに接続された状態で、センスアンプＳＡ（ノード対ＮＤＡ、ＮＤＢ）に接続されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢが低レベルに非活性化され、ビット線スイッチＢＴＲＡ、ＢＴＬＢがオフする。これにより、ビット線対ＢＬＬＡ、ＢＬＬＢがセンスアンプＳＡから切り離される。そして、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＢが低レベルに非活性化され、ビット線スイッチＢＴＲＢがオフする。これにより、ビット線ＢＬＲＢがセンスアンプＳＡから切り離される。この後、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢは、第２実施形態の半導体メモリの動作例（図６）と同様に動作する。
このように、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、スイッチ制御信号ＭＵＸＲＢは高レベルに活性化されており、ビット線スイッチＢＴＲＢはオンしている。従って、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、非アクセス側のビット線ＢＬＲＢは非アクセス側のノードＮＤＢに接続されている。また、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、プリチャージ回路ＰＲＲＢはオンしており、非アクセス側のビット線ＢＬＲＢはプリチャージ電圧線ＶＰＲに接続されている。従って、非アクセス側のノードＮＤＢがフローティング状態になることに伴う問題が解消される。なお、モード信号ＭＤ０が低レベルに設定されている場合には、ブロック制御信号ＢＬＫＥの活性化後も、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢは高レベルに活性化されたままであり、ビット線スイッチＭＵＸＲＡ、ＭＵＸＲＢはオンしたままである。
以上のような第３実施形態でも、第１および第２実施形態と同様の効果が得られる。また、第３実施形態では、省電力機能が有効に設定されている場合、ブロック制御信号ＢＬＫＥ（ワード線制御信号ＷＬＥ）の活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側は、プリチャージ電圧線ＶＰＲに接続された状態でノード対ＮＤＡ、ＮＤＢの非アクセス側に接続されているため、ノード対ＮＤＡ、ＮＤＢの非アクセス側がフローティング状態になることに伴う問題を解消できる。
図９は、本発明の第４実施形態を示している。第４実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第４実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｃに置き換えて構成されている。例えば、第４実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第４実施形態のメモリコア１８ｃは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｃおよび周辺回路ＰＥＲｃにそれぞれ置き換えて構成されている。
第４実施形態の制御回路ＣＴＬｃは、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを出力することを除いて、第１実施形態の制御回路ＣＴＬと同一である。制御回路ＣＴＬｃは、ブロック制御信号ＢＬＫＥの非活性化に応答して、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを高レベルに活性化させる。制御回路ＣＴＬｃは、ビット線ＢＬＬＡ（ＢＬＲＡ）との交差位置にメモリセルＭＣＬ（ＭＣＲ）が配置されるワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してプリチャージ制御信号ＢＲＳＣＡを低レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してプリチャージ制御信号ＢＲＳＣＢを低レベルに非活性化させる。同様に、制御回路ＣＴＬｃは、ビット線ＢＬＬＢ（ＢＬＲＢ）との交差位置にメモリセルＭＣＬ（ＭＣＲ）が配置されるワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してプリチャージ制御信号ＢＲＳＣＢを低レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してプリチャージ制御信号ＢＲＳＣＡを低レベルに非活性化させる。
第４実施形態の周辺回路ＰＥＲｃは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎にプリチャージ回路ＰＲＣＡ、ＰＲＣＢを有することを除いて、第１実施形態の周辺回路ＰＥＲと同一である。プリチャージ回路ＰＲＣＡ（ＰＲＣＢ）は、ノードＮＤＡ（ＮＤＢ）をプリチャージ電圧線ＶＰＲに接続するためのｎＭＯＳトランジスタで構成されている。プリチャージ回路ＰＲＣＡ（ＰＲＣＢ）を構成するｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳＣＡ（ＢＲＳＣＢ）を受けている。
図１０は、第４実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを除く信号およびプリチャージ回路ＰＲＣＡ、ＰＲＣＢを除く回路は、第１実施形態の半導体メモリの動作例（図４）と同様に動作する。
半導体メモリのスタンバイ期間では、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢは高レベルに活性化されおり、プリチャージ回路ＰＲＣＡ、ＰＲＣＢはオンしている。従って、半導体メモリのスタンバイ期間では、ノード対ＮＤＡ、ＮＤＢは、プリチャージ電圧線ＶＰＲに接続されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＣＡが低レベルに非活性化され、プリチャージ回路ＰＲＣＡがオフする。これにより、アクセス側のノードＮＤＡがプリチャージ電圧線ＶＰＲから切り離される。そして、センスアンプ制御信号ＳＡＥの活性化に応答して、プリチャージ制御信号ＢＲＳＣＢが低レベルに非活性化され、プリチャージ回路ＰＲＣＢがオフする。これにより、非アクセス側のノードＮＤＢがプリチャージ電圧線ＶＰＲから切り離される。
このように、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、プリチャージ制御信号ＢＲＳＣＢは高レベルに活性化されており、プリチャージ回路ＰＲＲＢはオンしている。従って、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、非アクセス側のノードＮＤＢはプリチャージ電圧線ＶＰＲに接続されている。このため、非アクセス側のノードＮＤＢがフローティング状態になることに伴う問題が解消される。
以上のような第４実施形態でも、第１実施形態と同様の効果が得られる。また、第４実施形態では、ブロック制御信号ＢＬＫＥ（ワード線制御信号ＷＬＥ）の活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、ノード対ＮＤＡ、ＮＤＢの非アクセス側はプリチャージ電圧線ＶＰＲに接続されているため、ノード対ＮＤＡ、ＮＤＢの非アクセス側がフローティング状態になることに伴う問題を解消できる。
図１１は、本発明の第５実施形態を示している。第５実施形態を説明するにあたって、第１、第２および第４実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第５実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｄに置き換えて構成されている。例えば、第５実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第５実施形態のメモリコア１８ｄは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｄおよび周辺回路ＰＥＲｄにそれぞれ置き換えて構成されている。
第５実施形態の制御回路ＣＴＬｄは、第４実施形態の制御回路ＣＴＬｃと同様にプリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを出力することを除いて、第２実施形態の制御回路ＣＴＬａと同一である。第５実施形態の周辺回路ＰＥＲｃは、第４実施形態のプリチャージ回路ＰＲＣＡ、ＰＲＣＢを有することを除いて、第２実施形態の周辺回路ＰＥＲａと同一である。
図１２は、第５実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを除く信号およびプリチャージ回路ＰＲＣＡ、ＰＲＣＢを除く回路は、第２実施形態の半導体メモリの動作例（図６）と同様に動作する。プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢおよびプリチャージ回路ＰＲＣＡ、ＰＲＣＢは、第４実施形態の半導体メモリの動作例（図１０）と同様に動作する。以上のような第５実施形態では、第１および第２実施形態と同様の効果が得られるうえに、第４実施形態と同様の効果も得られる。
図１３は、本発明の第６実施形態を示している。第６実施形態を説明するにあたって、第１、第２、第４および第５実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第６実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｅに置き換えて構成されている。例えば、第６実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第６実施形態のメモリコア１８ｅは、第５実施形態のメモリコア１８ｄに対して、制御回路ＣＴＬｄを制御回路ＣＴＬｅに置き換えて構成されている。
第６実施形態の制御回路ＣＴＬｅは、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢの出力動作が異なることを除いて、第５実施形態の制御回路ＣＴＬｄと同一である。制御回路ＣＴＬｅは、ブロック制御信号ＢＬＫＥの非活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを低レベルに非活性化させる。制御回路ＣＴＬｅは、モード信号ＭＤ０が低レベルに設定されている状態では、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ（ＭＵＸＲＡ、ＭＵＸＬＢ）を高レベルに活性化させる。
一方、制御回路ＣＴＬｅは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウドレス信号のいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を高レベルに活性化させる。同様に、制御回路ＣＴＬｅは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を高レベルに活性化させる。
また、制御回路ＣＴＬｅは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を所定時間だけ低レベルに非活性化させる。同様に、制御回路ＣＴＬｅは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を所定時間だけ低レベルに非活性化させる。ここで、所定時間は、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ制御信号ＳＡＥの活性化に応答して低レベルに非活性化される場合、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ起動信号線ＰＣＳ、ＮＣＳの活性化後に高レベルに活性化されるように設定されている。
図１４は、第６実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを除く信号およびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢを除く回路は、第５実施形態の半導体メモリの動作例（図１２）と同様に動作する。
半導体メモリのスタンバイ期間では、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢは低レベルに非活性化されており、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢはオフしている。従って、半導体メモリのスタンバイ期間では、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢは、センスアンプＳＡ（ノード対ＮＤＡ、ＮＤＢ）から切り離されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡが高レベルに活性化され、ビット線スイッチＢＴＲＡがオンする。これにより、アクセス側のビット線ＢＬＲＡがセンスアンプＳＡ（アクセス側のノードＮＤＡ）に接続される。この後、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢは、第５実施形態の半導体メモリの動作例（図１２）と同様に動作する。なお、モード信号ＭＤ０が低レベルに設定されている場合には、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡに加えてスイッチ制御信号ＭＵＸＲＢも高レベルに活性化され、ビット線スイッチＢＴＲＡに加えてビット線スイッチＢＴＲＢもオンする。
以上のような第６実施形態でも、第１、第２および第４実施形態と同様の効果が得られる。また、第６実施形態では、半導体メモリのスタンバイ期間において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢが低レベルに非活性化されている。このため、第６実施形態では、省電力機能が有効に設定されている場合、第５実施形態に比べて、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢの遷移回数を少なくでき、半導体メモリの消費電力を更に削減できる。
図１５は、本発明の第７実施形態を示している。第７実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第７実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｆに置き換えて構成されている。例えば、第７実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第７実施形態のメモリコア１８ｆは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｆおよび周辺回路ＰＥＲｆにそれぞれ置き換えて構成されている。
第７実施形態の制御回路ＣＴＬｆは、第３実施形態の制御回路ＣＴＬｂと同様にスイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを出力すること、およびリファレンス制御信号ＲＦＥＬＡ、ＲＦＥＬＢ、ＲＦＥＲＡ、ＲＦＥＲＢを出力することを除いて、第１実施形態の制御回路ＣＴＬと同一である。
制御回路ＣＴＬｆは、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してリファレンス制御信号ＲＦＥＬＢ（ＲＦＥＬＡ）を高レベルに活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してリファレンス制御信号ＲＦＥＬＢ（ＲＦＥＬＡ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬｆは、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してリファレンス制御信号ＲＦＥＲＢ（ＲＦＥＲＡ）を高レベルに活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してリファレンス制御信号ＲＦＥＲＢ（ＲＦＥＲＡ）を低レベルに非活性化させる。
第７実施形態の周辺回路ＰＥＲｆは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＬＡ、ＢＬＲＢとの組毎にリファレンス回路ＲＦＬＡ、ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢを有すること、および第１実施形態のプリチャージ電圧線ＶＰＲが接地電圧線ＶＳＳに置き換えられていることを除いて、第１実施形態の周辺回路ＰＥＲと同一である。リファレンス回路ＲＦＬＡ（ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢ）は、ビット線ＢＬＬＡ（ＢＬＬＢ、ＢＬＲＡ、ＢＬＲＢ）を参照電圧線ＶＲＦに接続するためのｎＭＯＳトランジスタで構成されている。リファレンス回路ＲＦＬＡ（ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢ）を構成するｎＭＯＳトランジスタのゲートは、リファレンス制御信号ＲＦＥＬＡ（ＲＦＥＬＢ、ＲＦＥＲＡ、ＲＦＥＲＢ）を受けている。
図１６は、第７実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびリファレンス制御信号ＲＦＥＬＡ、ＲＦＥＬＢ、ＲＦＥＲＡ、ＲＦＥＲＢを除く信号と、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢおよびリファレンス回路ＲＦＬＡ、ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢを除く回路は、第１実施形態の半導体メモリの動作例（図４）と同様に動作する。スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢは、第３実施形態の半導体メモリの動作例（図８）と同様に動作する。
半導体メモリのスタンバイ期間では、リファレンス制御信号ＲＦＥＬＡ、ＲＦＥＬＢ、ＲＦＥＲＡ、ＲＦＥＲＢは低レベルに非活性化されており、リファレンス回路ＲＦＬＡ、ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢはオフしている。従って、半導体メモリのスタンバイ期間では、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢは、参照電圧線ＶＲＦから切り離されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、リファレンス制御信号ＲＦＥＲＢが高レベルに活性化され、リファレンス回路ＲＦＲＢがオンする。これにより、非アクセス側のビット線ＢＬＲＢが参照電圧線ＶＲＦに接続される。このとき、ビット線スイッチＢＴＲＢはオンしており、非アクセス側のビット線ＢＬＲＢは非アクセス側のノードＮＤＢに接続されている。従って、非アクセス側のビット線ＢＬＲＢは、非アクセス側のノードＮＤＢに接続された状態で、参照電圧線ＶＲＦに接続される。この後、センスアンプ制御信号ＳＡＥの活性化に応答して、リファレンス制御信号ＲＦＥＣＢが低レベルに非活性化され、リファレンス回路ＲＦＲＢがオフする。これにより、非アクセス側のビット線ＢＬＲＢが参照電圧線ＶＲＦから切り離される。
以上のような第７実施形態では、リファレンスレベルとプリチャージレベルとが異なり、ビット線ＢＬＬＡ、ＢＬＬＢ、ＢＬＲＡ、ＢＬＲＢを参照電圧線ＶＲＦに接続するためのリファレンス回路ＲＦＬＡ、ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢが設けられる場合でも、第１実施形態と同様の効果が得られる。
図１７は、本発明の第８実施形態を示している。第８実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第８実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｇに置き換えて構成されている。例えば、第８実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第８実施形態のメモリコア１８ｇは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｇおよび周辺回路ＰＥＲｇにそれぞれ置き換えて構成されている。
第８実施形態の制御回路ＣＴＬｇは、リファレンス制御信号ＲＦＥＣＡ、ＲＦＥＣＢを出力することを除いて、第１実施形態の制御回路ＣＴＬと同一である。制御回路ＣＴＬｇは、ビット線ＢＬＬＡ（ＢＬＲＡ）との交差位置にメモリセルＭＣＬ（ＭＣＲ）が配置されるワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してリファレンス制御信号ＲＦＥＣＢ（ＲＦＥＣＡ）を高レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してリファレンス制御信号ＲＦＥＣＢ（ＲＦＥＣＡ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬｇは、ビット線ＢＬＬＢ（ＢＬＲＢ）との交差位置にメモリセルＭＣＬ（ＭＣＲ）が配置されるワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してリファレンス制御信号ＲＦＥＣＡ（ＲＦＥＣＢ）を高レベルに活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してリファレンス制御信号ＲＦＥＣＡ（ＲＦＥＣＢ）を低レベルに非活性化させる。従って、リファレンス制御信号ＲＦＥＣＡは第７実施形態のリファレンス制御信号ＲＦＥＬＡ、ＲＦＥＲＡの論理積信号に相当し、リファレンス制御信号ＲＦＥＣＢは第７実施形態のリファレンス制御信号ＲＦＥＬＢ、ＲＦＥＲＢの論理積信号に相当する。
第８実施形態の周辺回路ＰＥＲｇは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎にリファレンス回路ＲＦＣＡ、ＲＦＣＢを有すること、および第１実施形態のプリチャージ電圧線ＶＰＲが接地電圧線ＶＳＳに置き換えられていることを除いて、第１実施形態の周辺回路ＰＥＲと同一である。リファレンス回路ＲＦＣＡ（ＲＦＣＢ）は、ノードＮＤＡ（ＮＤＢ）を参照電圧線ＶＲＦに接続するためのｎＭＯＳトランジスタで構成されている。リファレンス回路ＲＦＣＡ（ＲＦＣＢ）を構成するｎＭＯＳトランジスタのゲートは、リファレンス制御信号ＲＦＥＣＡ（ＲＦＥＣＢ）を受けている。
図１８は、第８実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、リファレンス制御信号ＲＦＥＣＡ、ＲＦＥＣＢを除く信号およびリファレンス回路ＲＦＣＡ、ＲＦＣＢを除く回路は、第１実施形態の半導体メモリの動作例（図４）と同様に動作する。
半導体メモリのスタンバイ期間では、リファレンス制御信号ＲＦＥＣＡ、ＲＦＥＣＢは低レベルに非活性化されており、リファレンス回路ＲＦＣＡ、ＲＦＣＢはオフしている。従って、半導体メモリのスタンバイ期間では、ノード対ＮＤＡ、ＮＤＢは、参照電圧線ＶＲＦから切り離されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、リファレンス制御信号ＲＦＥＣＢが高レベルに活性化され、リファレンス回路ＲＦＣＢがオンする。これにより、非アクセス側のノードＮＤＢが参照電圧線ＶＲＦに接続される。この後、センスアンプ制御信号ＳＡＥの活性化に応答して、リファレンス制御信号ＲＦＥＣＢが低レベルに非活性化され、リファレンス回路ＲＦＣＢがオフする。これにより、非アクセス側のノードＮＤＢが参照電圧線ＶＲＦから切り離される。
以上のような第８実施形態では、リファレンスレベルとプリチャージレベルとが異なり、ノードＮＤＡ、ＮＤＢを参照電圧線ＶＲＦに接続するためのリファレンス回路ＲＦＣＡ、ＲＦＣＢが設けられる場合でも、第１実施形態と同様の効果が得られる。
図１９は、本発明の第９実施形態を示している。第９実施形態を説明するにあたって、第１および第８実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第９実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｈに置き換えて構成されている。例えば、第９実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第９実施形態のメモリコア１８ｈは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｈおよび周辺回路ＰＥＲｈにそれぞれ置き換えて構成されている。
第９実施形態の制御回路ＣＴＬｈは、第６実施形態の制御回路ＣＴＬｅと同様にスイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを出力すること、およびプリチャージ制御信号ＢＲＳＣを出力することを除いて、第８実施形態の制御回路ＣＴＬｇと同一である。制御回路ＣＴＬｈは、ブロック制御信号ＢＬＫＥの非活性化に応答してプリチャージ制御信号ＢＲＳＣを高レベルに活性化させ、ブロック制御信号ＢＬＫＥの活性化に応答してプリチャージ制御信号ＢＲＳＣを低レベルに非活性化させる。従って、プリチャージ制御信号ＢＲＳＣは、プリチャージ制御信号ＢＲＳＬ、ＢＲＳＲの論理積信号に相当する。
第９実施形態の周辺回路ＰＥＲｈは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎にプリチャージ回路ＰＲＣＡ、ＰＲＣＢを有することを除いて、第８実施形態の周辺回路ＰＥＲｇと同一である。プリチャージ回路ＰＲＣＡ（ＰＲＣＢ）は、ノードＮＤＡ（ＮＤＢ）を接地電圧線ＶＳＳに接続するためのｎＭＯＳトランジスタで構成されている。プリチャージ回路ＰＲＣＡ（ＰＲＣＢ）を構成するｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳＣを受けている。
図２０は、第９実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢＭＵＸＲＡ、ＭＵＸＲＢおよびプリチャージ制御信号ＢＲＳＣを除く信号と、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢおよびプリチャージ回路ＰＲＣＡ、ＰＲＣＢを除く回路とは、第８実施形態の半導体メモリの動作例（図１８）と同様に動作する。スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢは、第６実施形態の半導体メモリの動作例（図１４）と同様に動作する。
半導体メモリのスタンバイ期間では、プリチャージ制御信号ＢＲＳＣは高レベルに活性化されており、プリチャージ回路ＰＲＣＡ、ＰＲＣＢはオンしている。また、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢは低レベルに非活性化されており、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢはオフしている。従って、半導体メモリのスタンバイ期間では、ノード対ＮＤＡ、ＮＤＢは接地電圧線ＶＳＳに接続されており、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢはセンスアンプＳＡ（ノード対ＮＤＡ、ＮＤＢ）から切り離されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＣが低レベルに非活性化され、プリチャージ回路ＰＲＣＡ、ＰＲＣＢがオフする。これにより、ノード対ＮＤＡ、ＮＤＢが接地電圧線ＶＳＳから切り離される。また、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡが高レベルに活性化され、ビット線スイッチＢＴＲＡがオンする。これにより、アクセス側のビット線ＢＬＲＡがセンスアンプＳＡ（アクセス側のノードＮＤＡ）に接続される。
以上のような第９実施形態でも、第１および第８実施形態と同様の効果が得られる。また、第９実施形態では、第６実施形態と同様に、半導体メモリのスタンバイ期間において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢが低レベルに非活性化されている。このため、第９実施形態では、省電力機能が有効に設定されている場合、第８実施形態に比べて、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢの遷移回数を少なくでき、半導体メモリの消費電力を更に削減できる。
なお、第１〜第９実施形態では、モード設定回路１５のモードレジスタの設定値に応じて、省電力機能の無効／有効および動作モードが決定される例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、外部端子を介して供給される制御信号の論理値、ヒューズ回路の溶断／非溶断、あるいは半導体メモリのメタル層の構造に応じて、省電力機能の無効／有効および動作モードが決定されるようにしてもよい。
また、第７〜第９実施形態では、接地電圧ＶＳＳがプリチャージレベルとして用いられる例について述べたが、本発明はかかる実施形態に限定されものではない。例えば、電源電圧ＶＩＩ、ビット線低レベル電圧ＶＢＬＬ、あるいはビット線高レベル電圧ＶＢＬＨがプリチャージレベルとして用いられる場合でも、同様の効果が得られる。
さらに、第２実施形態では、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側に接続されるプリチャージ回路（図６ではプリチャージ回路ＰＲＲＢ）がブロック制御信号ＢＬＫＥの活性化後もオンしている例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、図２１に示すように、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側に接続されるプリチャージ回路（図２１ではプリチャージ回路ＰＲＲＢ）が、ブロック制御信号ＢＬＫＥの活性化に応答してオフし、センスアンプ制御信号ＳＡＥの活性化に応答してオンするようにしてもよい。また、図２２に示すように、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側に接続されるプリチャージ回路（図２２ではプリチャージ回路ＰＲＲＢ）が、ブロック制御信号ＢＬＫＥの活性化に応答してオフするようにしてもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、携帯用電子機器等のシステムに搭載され、低消費電力であることが強く要求される半導体メモリに適用できる。
本発明は、半導体メモリおよび半導体メモリを用いたシステムに関し、特に、半導体メモリの消費電力を削減する技術に関する。
近時、電池を使用して駆動される携帯用電子機器（携帯電話やデジタルカメラ等）が普及してきている。携帯用電子機器のシステムで用いられる半導体メモリに対しては、電池の長時間使用を可能にするために低消費電力であることが強く要求されている。このため、半導体メモリの低消費電力化技術の開発が進んでいる。例えば、特許文献１に開示されたＤＲＡＭでは、センスアンプは、ワード線の選択動作により選択されたメモリセルからビット線対の一方に読み出された信号をビット線対の他方のプリチャージ電圧を参照電圧として増幅する。ＭＯＳＦＥＴスイッチは、センスアンプとビット線対との間に設けられ、センスアンプの増幅動作によりビット線対の信号振幅がある程度大きくされた時点で、ビット線対のうち参照電圧を得るために利用されたビット線をセンスアンプから切り離す。これにより、センスアンプの消費電流が削減され、ＤＲＡＭの低消費電力化が実現される。
特開平９−１４７５５９号公報
特許文献１では、センスアンプの増幅動作が２段階に分けられている場合、２段階目の増幅動作の開始に同期して、ビット線対のうち参照電圧を得るために利用されたビット線がセンスアンプから切り離されることが開示されている。しかしながら、センスアンプの増幅動作が２段階に分けられていない場合、ビット線対のうち参照電圧を得るために利用されたビット線がセンスアンプから切り離されるタイミング等が具体的に開示されていない。従って、センスアンプの増幅動作が２段階に分けられていない場合、所望の消費電流削減効果が得られない可能性がある。
本発明は、このような問題点に鑑みてなされたものであり、センスアンプの消費電流を最大限に削減して半導体メモリの低消費電力化を実現することを目的とする。
本発明の代表的な形態では、携帯用電子機器等のシステムに搭載される半導体メモリは、複数のメモリセル、ワード線駆動回路、第１プリチャージ回路、センスアンプおよびスイッチ回路を備えて構成される。複数のメモリセルは、複数のワード線とビット線対との交差位置にそれぞれ設けられる。ワード線駆動回路は、スタンバイ期間からアクティブ期間への移行に伴って複数のワード線のいずれかを活性化させる。第１プリチャージ回路は、スタンバイ期間にビット線対をプリチャージ電圧線に接続し、ワード線駆動回路の動作開始に伴ってビット線対の少なくともアクセス側をプリチャージ電圧線から切り離す。センスアンプは、ワード線駆動回路の動作開始後にビット線対に対応するノード対の電圧差を増幅する。スイッチ回路は、ビット線対とノード対との間に設けられる。スイッチ回路は、ワード線駆動回路の動作開始時点でビット線対のアクセス側をノード対のアクセス側に接続しており、センスアンプの動作開始時点でビット線対の非アクセス側をノード対の非アクセス側から切り離している。このような構成の半導体メモリでは、センスアンプの動作開始前に（すなわち、センスアンプの増幅動作に依存せずに）ビット線対の非アクセス側がノード対の非アクセス側（すなわち、センスアンプ）から切り離されるため、センスアンプの消費電流を最大限に削減でき、半導体メモリの低消費電力化に大きく寄与できる。
本発明によれば、センスアンプの消費電流を最大限に削減でき、半導体メモリの低消費電力化に大きく寄与できる。
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の第１実施形態を示している。図２は、図１のメモリコアの要部を示している。第１実施形態の半導体メモリ１０は、コマンド入力回路１１、コマンドデコーダ１２、アドレス入力回路１３、プリデコーダ１４、モード設定回路１５、タイミング制御回路１６、データ入出力回路１７およびメモリコア１８を有している。
コマンド入力回路１１は、コマンド入力端子ＣＭＤを介してコマンド信号ＣＭＤを受信し、受信した信号を内部コマンド信号ＩＣＭＤとして出力する。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してアクティブコマンドを検出した場合、アクティブ信号ＡＣＴを一時的に高レベルに活性化させる。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してプリチャージコマンドを検出した場合、プリチャージ信号ＰＲＥを一時的に高レベルに活性化させる。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してリードコマンドを検出した場合、リード信号ＲＥＡＤを一時的に高レベルに活性化させる。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してライトコマンドを検出した場合、ライト信号ＷＲＩＴＥを一時的に高レベルに活性化させる。
アドレス入力回路１３は、アドレス入力端子ＡＤを介してアドレス信号ＡＤを受信し、受信した信号を内部アドレス信号ＩＡＤとして出力する。プリデコーダ１４は、内部アドレス信号ＩＡＤを受信し、受信した信号に応じて、複数のロウデコード信号ＲＡＤのいずれか、あるいは複数のコラムデコード信号ＣＡＤのいずれかを選択して高レベルに活性化させる。
モード設定回路１５は、内部コマンド信号ＩＣＭＤおよび内部アドレス信号ＩＡＤに応じて設定されるモードレジスタを有している。モードレジスタは、省電力機能の無効／有効を設定するためのビットＭＤ０および動作モードを設定するためのビットＭＤ１を有している。ビットＭＤ０は、省電力機能を無効に設定するときにリセットされ、省電力機能を有効に設定するときにセットされる。ビットＭＤ１は、動作モードを第１モードに設定するときにリセットされ、動作モードを第２モードに設定するときにセットされる。モード設定回路１５は、ビットＭＤ０がリセットされている場合、モード信号ＭＤ０を低レベルに設定する。モード設定回路１５は、ビットＭＤ０がセットされている場合、モード信号ＭＤ０を高レベルに設定する。また、モード設定回路１５は、ビットＭＤ０がリセットされている場合、ビットＭＤ１に拘わらず、モード信号ＭＤ１を低レベルに設定する。モード設定回路１５は、ビットＭＤ０がセットされており、且つビットＭＤ１がリセットされている場合、モード信号ＭＤ１を低レベルに設定する。モード設定回路１５は、ビットＭＤ０がセットされており、且つビットＭＤ１がセットされている場合、モード信号ＭＤ１を高レベルに設定する。
タイミング制御回路１６は、アクティブ信号ＡＣＴ、プリチャージ信号ＰＲＥ、リード信号ＲＥＡＤおよびライト信号ＷＲＩＴＥに基づいて、ブロック制御信号ＢＬＫＥ、ワード線制御信号ＷＬＥ、センスアンプ制御信号ＳＡＥ、リードアンプ制御信号ＲＡＥおよびライトアンプ制御信号ＷＡＥを出力する。具体的には、タイミング制御回路１６は、アクティブ信号ＡＣＴの活性化に応答して、ブロック線制御信号ＢＬＫＥおよびワード線制御信号ＷＬＥを高レベルに活性化させる。タイミング制御回路１６は、ワード線制御信号ＷＬＥの活性化から所定時間の経過後に、センスアンプ制御信号ＳＡＥを高レベルに活性化させる。
タイミング制御回路１６は、プリチャージ信号ＰＲＥの活性化に応答して、ワード線制御信号ＷＬＥを低レベルに非活性化させる。タイミング制御回路１６は、ワード線制御信号ＷＬＥの非活性化から所定時間の経過後に、センスアンプ制御信号ＳＡＥを低レベルに非活性化させる。タイミング制御回路１６は、センスアンプ制御信号ＳＡＥの非活性化に応答して、ブロック制御信号ＢＬＫＥを低レベルに非活性化させる。ブロック制御信号ＢＬＫＥの非活性期間は半導体メモリ１０のスタンバイ期間に相当し、ブロック制御信号ＢＬＫＥの活性期間は半導体メモリ１０のアクティブ期間に相当する。また、タイミング制御回路１６は、リード信号ＲＥＡＤの活性化に応答して、リードアンプ制御信号ＲＡＥを一時的に高レベルに活性化させる。タイミング制御回路１６は、ライト信号ＷＲＩＴＥの活性化に応答して、ライトアンプ制御信号ＷＡＥを一時的に高レベルに活性化させる。
データ入出力回路１７は、共通データバスＣＤＢを介してメモリコア１８からのリードデータを受信し、受信したデータをデータ入出力端子ＤＱに出力する。データ入出力回路１７は、データ入出力端子ＤＱを介してメモリコア１８へのライトデータを受信し、受信したデータを共通データバスＣＤＢに出力する。メモリコア１８は、コラムデコーダＣＤＥＣ、ワードデコーダＷＤＥＣＬ、ＷＤＥＣＲ、ブロックＢＬＫＬ、ＢＬＫＲ、制御回路ＣＴＬ、周辺回路ＰＥＲおよびアンプ回路ＡＭＰを有している。
ブロックＢＬＫＬは、複数のワード線ＷＬＬ（ＷＬＬ０、ＷＬＬ１、・・・、ＷＬＬｎ）と複数のビット線対ＢＬＬＡ、ＢＬＬＢとの交差位置にマトリックス状に配置される複数のメモリセルＭＣＬ（ＭＣＬ０、ＭＣＬ１、・・・、ＭＣＬｎ）を有している。ブロックＢＬＫＲは、複数のワード線ＷＬＲ（ＷＬＲ０、ＷＬＲ１、・・・、ＷＬＲｎ）と複数のビット線対ＢＬＲＡ、ＢＬＲＢとの交差位置にマトリックス状に配置される複数のメモリセルＭＣＲ（ＭＣＲ０、ＭＣＲ１、・・・、ＭＣＲｎ）を有している。
ワードデコーダＷＤＥＣＬ（ＷＤＥＣＲ）は、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ワード線制御信号ＷＬＥの活性化から所定時間の経過後に、選択されているロウデコード信号ＲＡＤに対応するワード線ＷＬＬ（ＷＬＲ）を高レベルに活性化させる。ワードデコーダＷＤＥＣＬ（ＷＤＥＣＲ）は、ワード線制御信号ＷＬＥの非活性化に応答して、ワード線ＷＬＬ（ＷＬＲ）を低レベルに非活性化させる。
制御回路ＣＴＬは、ブロック制御信号ＢＬＫＥの非活性化に応答して、プリチャージ制御信号ＢＲＳＬ、ＢＲＳＲを高レベルに活性化させる。制御回路ＣＴＬは、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＬ（ＢＲＳＲ）を低レベルに非活性化させる。制御回路ＣＴＬは、センスアンプ制御信号ＳＡＥの活性化から所定時間の経過後に、センスアンプ起動信号線ＰＣＳを高レベルに活性化させるとともに、センスアンプ起動信号線ＮＣＳを低レベルに活性化させる。制御回路ＣＴＬは、センスアンプ制御信号ＳＡＥの非活性化に応答して、センスアンプ起動信号線ＰＣＳを中間レベルに非活性化させるとともに、センスアンプ起動信号線ＮＣＳを中間レベルに非活性化させる。
また、制御回路ＣＴＬは、ブロック制御信号ＢＬＫＥの非活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを高レベルに活性化させる。制御回路ＣＴＬは、モード信号ＭＤ０が低レベルに設定されている状態では、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢ（ＭＵＸＬＡ、ＭＵＸＬＢ）を低レベルに非活性化させる。
一方、制御回路ＣＴＬは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢを低レベルに非活性化させるとともに、スイッチ制御信号ＭＵＸＬＢ（ＭＵＸＬＡ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢを低レベルに非活性化させるとともに、スイッチ制御信号ＭＵＸＲＢ（ＭＵＸＲＡ）を低レベルに非活性化させる。
また、制御回路ＣＴＬは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を所定時間だけ低レベルに非活性化させる。同様に、制御回路ＣＴＬは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を所定時間だけ低レベルに非活性化させる。ここで、所定時間は、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ制御信号ＳＡＥの活性化に応答して低レベルに非活性化される場合、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ起動信号線ＰＣＳ、ＮＣＳの活性化後に高レベルに活性化されるように設定されている。
周辺回路ＰＥＲは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎に、プリチャージ回路ＰＲＬＡ、ＰＲＬＢ、ＰＲＲＡ、ＰＲＲＢ、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢおよびセンスアンプＳＡを有している。プリチャージ回路ＰＲＬＡ（ＰＲＬＢ）は、ビット線ＢＬＬＡ（ＢＬＬＢ）をプリチャージ電圧線ＶＰＲに接続するためのｎＭＯＳトランジスタで構成されている。プリチャージ回路ＰＲＬＡ（ＰＲＬＢ）を構成するｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳＬを受けている。プリチャージ回路ＰＲＲＡ（ＰＲＲＢ）は、ビット線ＢＬＲＡ（ＢＬＲＢ）をプリチャージ電圧線ＶＰＲに接続するためのｎＭＯＳトランジスタで構成されている。プリチャージ回路ＰＲＲＡ（ＰＲＲＢ）を構成するｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳＲを受けている。ビット線スイッチＢＴＬＡ（ＢＴＬＢ）は、ビット線ＢＬＬＡ（ＢＬＬＢ）をノードＮＤＡ（ＮＤＢ）に接続するためのｎＭＯＳトランジスタで構成されている。ビット線スイッチＢＴＬＡ（ＢＴＬＢ）を構成するｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を受けている。ビット線スイッチＢＴＲＡ（ＢＴＲＢ）は、ビット線ＢＬＲＡ（ＢＬＲＢ）をノードＮＤＡ（ＮＤＢ）に接続するためのｎＭＯＳトランジスタで構成されている。ビット線スイッチＢＴＲＡ（ＢＴＲＢ）を構成するｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を受けている。
センスアンプＳＡは、例えば、２個のｐＭＯＳトランジスタおよび２個のｎＭＯＳトランジスタからなるラッチ回路で構成されている。センスアンプＳＡを構成する２個のｐＭＯＳトランジスタの一方は、ソースがセンスアンプ起動信号線ＰＣＳに接続され、ドレインがノードＮＤＡに接続され、ゲートがノードＮＤＢに接続されている。センスアンプＳＡを構成する２個のｐＭＯＳトランジスタの他方は、ソースがセンスアンプ起動信号線ＰＣＳに接続され、ドレインがノードＮＤＢに接続され、ゲートがノードＮＤＡに接続されている。センスアンプＳＡを構成する２個のｎＭＯＳトランジスタの一方は、ソースがセンスアンプ起動信号線ＮＣＳに接続され、ドレインがノードＮＤＡに接続され、ゲートがノードＮＤＢに接続されている。センスアンプＳＡを構成するｎＭＯＳトランジスタの他方は、ソースがセンスアンプ起動信号線ＮＣＳに接続され、ドレインがノードＮＤＢに接続され、ゲートがノードＮＤＡに接続されている。このような構成により、センスアンプＳＡは、センスアンプ起動信号線ＰＣＳ、ＮＣＳの活性期間に、ノード対ＮＤＡ、ＮＤＢの電圧差を増幅する。
また、図示を省略しているが、周辺回路ＰＥＲは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎に、コラム選択信号の活性期間にノード対ＮＤＡ、ＮＤＢを内部データバスに接続するコラムスイッチも有している。コラム選択信号は、コラムデコーダＣＤＥＣにより、コラムデコード信号ＣＡＤに応じて活性化される。アンプ回路ＡＭＰは、リードアンプ制御信号ＲＡＥの活性化に応答して、内部データバス上のリードデータの信号量を増幅して共通データバスＣＤＢに出力する。アンプ回路ＡＭＰは、ライトアンプ制御信号ＷＡＥの活性化に応答して、共通データバスＣＤＢ上のライトデータの信号量を増幅して内部データバスに出力する。
図３は、本発明が適用されるシステムＬＳＩの一例を示している。システムＬＳＩ１００は、例えば、携帯用電子機器に搭載される画像処理用ＬＳＩであり、データを格納するためのメモリ１１０と、メモリ１１０を制御するためのメモリコントローラ１２０と、データ処理や外部装置２００とのデータ授受を実施するためのＣＰＵ１３０とを相互に接続して構成されている。図１に示した半導体メモリ１０は、例えば、システムＬＳＩ１００のメモリ１１０を具現している。
図４は、第１実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態（省電力機能が有効に設定されている状態）で、半導体メモリ１０がスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。
半導体メモリ１０のスタンバイ期間では、ブロック制御信号ＢＬＫＥは低レベルに非活性化されており、ワード線制御信号ＷＬＥおよびセンスアンプ制御信号ＳＡＥも低レベルに非活性化されている。従って、ワード線ＷＬＬ０〜ＷＬＬｎ、ＷＬＲ０〜ＷＬＲｎは低レベルに非活性化されている。センスアンプ起動信号線ＰＣＳは中間レベルに非活性化されており、センスアンプ起動信号線ＮＣＳも中間レベルに非活性化されている。また、プリチャージ制御信号ＢＲＳＬ、ＢＲＳＲは高レベルに活性化されており、プリチャージ回路ＰＲＬＡ、ＰＲＬＢ、ＰＲＲＡ、ＰＲＲＢはオンしている。スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＬＲＡ、ＭＵＸＲＢは高レベルに活性化されており、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢはオンしている。従って、半導体メモリ１０のスタンバイ期間では、ビット線対ＢＬＲＡ、ＢＬＲＢおよびビット線対ＢＬＬＡ、ＢＬＬＢは、プリチャージ電圧線ＶＰＲに接続された状態で、センスアンプＳＡ（ノード対ＮＤＡ、ＮＤＢ）に接続されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ブロック制御信号ＢＬＫＥおよびワード線制御信号ＷＬＥが高レベルに活性化される。これにより、半導体メモリ１０がスタンバイ状態からアクティブ状態に遷移する。このとき、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているものとすると、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢが低レベルに非活性化され、ビット線スイッチＢＴＬＡ、ＢＴＬＢがオフする。これにより、ビット線対ＢＬＬＡ、ＢＬＬＢがセンスアンプＳＡから切り離される。また、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＲが低レベルに非活性化され、プリチャージ回路ＰＲＲＡ、ＰＲＲＢがオフする。これにより、ビット線対ＢＬＲＡ、ＢＬＲＢがプリチャージ電圧線ＶＰＲから切り離される。さらに、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＢも低レベルに非活性化され、ビット線スイッチＢＴＲＢもオフする。これにより、ビット線ＢＬＲＢもセンスアンプＳＡから切り離される。
ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ワード線制御信号ＷＬＥの活性化から所定時間の経過後に、ワードデコーダＷＤＥＣＲにより、ワード線ＷＬＲ０が高レベルに活性化される。このとき、ビット線スイッチＢＴＲＡはオンしており、ビット線ＢＬＲＡはノードＮＤＡに接続されている。このため、ワード線ＷＬＲ０の活性化に伴ってメモリセルＭＣＲ０からビット線ＢＬＲＡに読み出された信号がノードＮＤＡに伝達される。そして、ワード線制御信号ＷＬＥの活性化から所定時間の経過後に、センスアンプ制御信号ＳＡＥが高レベルに活性化される。さらに、センスアンプ制御信号ＳＡＥの活性化から所定時間の経過後に、センスアンプ起動信号線ＰＣＳが高レベルに活性化されるとともに、センスアンプ起動信号線ＮＣＳが低レベルに活性化される。これにより、センスアンプＳＡが増幅動作を開始する。この時点で、非アクセス側のビット線ＢＬＲＢは、センスアンプＳＡ（非アクセス側のノードＮＤＢ）から切り離されている。従って、センスアンプＳＡの消費電流が最大限に削減される。
また、モード信号ＭＤ０が高レベルに設定されており、且つモード信号ＭＤ１が低レベルに設定されている場合（省電力機能が有効に設定されており、且つ動作モードが第１モードに設定されている場合）には、ブロック制御信号ＢＬＫＥの活性化後も、スイッチ制御信号ＭＵＸＲＡは高レベルに活性化されたままであり、ビット線スイッチＢＴＲＡはオンしたままである。従って、センスアンプＳＡの動作開始時点で、アクセス側のビット線ＢＬＲＡは、センスアンプＳＡ（アクセス側のノードＮＤＡ）に接続されている。
一方、モード信号ＭＤ０が高レベルに設定されており、且つモード信号ＭＤ１が高レベルに設定されている場合（省電力機能が有効に設定されており、且つ動作モードが第２モードに設定されている場合）には、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡが一時的に低レベルに非活性化され、ビット線スイッチＢＴＲＡが一時的にオフする。従って、センスアンプＳＡの動作開始時点で、アクセス側のビット線ＢＬＲＡは、センスアンプＳＡ（アクセス側のノードＮＤＡ）から切り離されている。このため、センスアンプＳＡの動作開始時点でのノード対ＮＤＡ、ＮＤＢの負荷容量がほぼ等しくなり、ノード対ＮＤＡ、ＮＤＢの負荷容量が異なることに伴う問題が解消される。
なお、モード信号ＭＤ０が低レベルに設定されている場合（省電力機能が無効に設定されている場合）には、ブロック制御信号ＢＬＫＥの活性化後も、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢは高レベルに活性化されたままであり、ビット線スイッチＭＵＸＲＡ、ＭＵＸＲＢはオンしたままである。従って、センスアンプＳＡの動作開始時点で、アクセス側のビット線ＢＬＲＡおよび非アクセス側のビット線ＢＬＲＢは、センスアンプＳＡ（アクセス側のノードＮＤＡおよび非アクセス側のノードＮＤＢ）に接続されている。
以上のような第１実施形態では、省電力機能が有効に設定されている場合、センスアンプＳＡの動作開始時点でビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側がセンスアンプＳＡから切り離されているため、センスアンプＳＡの消費電流を最大限に削減でき、半導体メモリ１０の低消費電力化に大きく寄与できる。また、モード設定回路１５（モードレジスタ）を介して省電力機能の無効／有効を選択できるため、半導体メモリ１０を様々な仕様のシステムに適用できる。
さらに、省電力機能が有効に設定されており、且つ動作モードが第２モードに設定されている場合、センスアンプＳＡの動作開始時点でビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側に加えてアクセス側もセンスアンプＳＡから切り離されているため、センスアンプＳＡの動作開始時点でのノード対ＮＤＡ、ＮＤＢの負荷容量が異なることに伴う問題を解消できる。
図５は、本発明の第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第２実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ａに置き換えて構成されている。例えば、第２実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第２実施形態のメモリコア１８ａは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬａおよび周辺回路ＰＥＲａにそれぞれ置き換えて構成されている。
第２実施形態の制御回路ＣＴＬａは、第１実施形態のプリチャージ制御信号ＢＲＳＬに代えてプリチャージ制御信号ＢＲＳＬＡ、ＢＲＳＬＢを出力すること、および第１実施形態のプリチャージ制御信号ＢＲＳＲに代えてプリチャージ制御信号ＢＲＳＲＡ、ＢＲＳＲＢを出力することを除いて、第１実施形態の制御回路ＣＴＬと同一である。
制御回路ＣＴＬａは、ブロック制御信号ＢＬＫＥの非活性化に応答して、プリチャージ信号ＢＲＳＬＡ、ＢＲＳＬＢ、ＢＲＳＲＡ、ＢＲＳＲＢを高レベルに活性化させる。制御回路ＣＴＬａは、モード信号ＭＤ０が低レベルに設定されている状態では、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＬＡ、ＢＲＳＬＢ（ＢＲＳＲＡ、ＢＲＳＲＢ）を低レベルに非活性化させる。
一方、制御回路ＣＴＬａは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＬＡ（ＢＲＳＬＢ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬａは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＲＡ（ＢＲＳＲＢ）を低レベルに非活性化させる。
第２実施形態の周辺回路ＰＥＲａは、プリチャージ回路ＰＲＬＡ（ＰＲＬＢ）を構成するｎＭＯＳトランジスタのゲートがプリチャージ制御信号ＢＲＳＬＡ（ＢＲＳＬＢ）を受けること、およびプリチャージ回路ＰＲＲＡ（ＰＲＲＢ）を構成するｎＭＯＳトランジスタのゲートがプリチャージ制御信号ＢＲＳＲＡ（ＢＲＳＲＢ）を受けることを除いて、第１実施形態の周辺回路ＰＥＲと同一である。
図６は、第２実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、プリチャージ制御信号ＢＲＳＬＡ、ＢＲＳＬＢ、ＢＲＳＲＡ、ＢＲＳＲＢを除く信号およびプリチャージ回路ＰＲＬＡ、ＰＲＬＢ、ＰＲＲＡ、ＰＲＲＢを除く回路は、第１実施形態の半導体メモリの動作例（図４）と同様に動作する。
半導体メモリのスタンバイ期間では、プリチャージ制御信号ＢＲＳＬＡ、ＢＲＳＬＢ、ＢＲＳＲＡ、ＢＲＳＲＢは高レベルに活性化されており、プリチャージ回路ＰＲＬＡ、ＰＲＬＢ、ＰＲＲＡ、ＰＲＲＢはオンしている。従って、半導体メモリのスタンバイ期間では、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢは、プリチャージ電圧線ＶＰＲに接続されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＲＡが低レベルに非活性化され、プリチャージ回路ＰＲＲＡがオフする。これにより、アクセス側のビット線ＢＬＲＡがプリチャージ電圧線ＶＰＲから切り離される。一方、ブロック制御信号ＢＬＫＥの活性化後も、プリチャージ制御信号ＢＲＳＲＢは高レベルに活性化されたままであり、プリチャージ回路ＰＲＲＢはオンしたままである。このため、センスアンプＳＡの動作開始後も、非アクセス側のビット線ＢＬＲＢはプリチャージ電圧線ＶＰＲに接続されている。従って、非アクセス側のビット線ＢＬＲＢがフローティング状態になることに伴う問題が解消される。また、ブロック制御信号ＢＬＫＥの活性化後においては、ビット線スイッチＢＴＲＢはオフしており、非アクセス側のビット線ＢＬＲＢはセンスアンプＳＡ（非アクセス側のノードＮＤＢ）から切り離されている。このため、ブロック制御信号ＢＬＫＥの活性化後に非アクセス側のビット線ＢＬＲＢがプリチャージ電圧線ＶＰＲに接続されていても、センスアンプＳＡの増幅動作に影響はない。なお、モード信号ＭＤ０が低レベルに設定されている場合には、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＲＡに加えてプリチャージ制御信号ＢＲＳＲＢも低レベルに非活性化され、プリチャージ回路ＰＲＲＡに加えてプリチャージ回路ＰＲＲＢもオフする。
以上のような第２実施形態でも、第１実施形態と同様の効果が得られる。また、第２実施形態では、省電力機能が有効に設定されている場合、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側がプリチャージ電圧線ＶＰＲから切り離されることはないため、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側がフローティング状態になることに伴う問題を解消できる。
図７は、本発明の第３実施形態を示している。第３実施形態を説明するにあたって、第１および第２実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第３実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｂに置き換えて構成されている。例えば、第３実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第３実施形態のメモリコア１８ｂは、第２実施形態のメモリコア１８ａに対して、制御回路ＣＴＬａを制御回路ＣＴＬｂに置き換えて構成されている。
第３実施形態の制御回路ＣＴＬｂは、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢの出力動作が異なることを除いて、第２実施形態の制御回路ＣＴＬａと同一である。制御回路ＣＴＬｂは、ブロック制御信号ＢＬＫＥの非活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを高レベルに活性化させる。制御回路ＣＴＬｂは、モード信号ＭＤ０が低レベルに設定されている状態では、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢ（ＭＵＸＬＡ、ＭＵＸＬＢ）を低レベルに非活性化させる。
一方、制御回路ＣＴＬｂは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してスイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢを低レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してスイッチ制御信号ＭＵＸＬＢ（ＭＵＸＬＡ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬｂは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してスイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢを低レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してスイッチ制御信号ＭＵＸＲＢ（ＭＵＸＲＡ）を低レベルに非活性化させる。
また、制御回路ＣＴＬｂは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を所定時間だけ低レベルに非活性化させる。同様に、制御回路ＣＴＬｂは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を所定時間だけ低レベルに非活性化させる。ここで、所定時間は、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ制御信号ＳＡＥの活性化に応答して低レベルに非活性化される場合、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ起動信号線ＰＣＳ、ＮＣＳの活性化後に高レベルに活性化されるように設定されている。
図８は、第３実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを除く信号およびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢを除く回路は、第２実施形態の半導体メモリの動作例（図６）と同様に動作する。
半導体メモリのスタンバイ期間では、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢは高レベルに活性化されており、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢはオンしている。従って、半導体メモリのスタンバイ期間では、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢは、プリチャージ電圧線ＶＰＲに接続された状態で、センスアンプＳＡ（ノード対ＮＤＡ、ＮＤＢ）に接続されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢが低レベルに非活性化され、ビット線スイッチＢＴＲＡ、ＢＴＬＢがオフする。これにより、ビット線対ＢＬＬＡ、ＢＬＬＢがセンスアンプＳＡから切り離される。そして、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＢが低レベルに非活性化され、ビット線スイッチＢＴＲＢがオフする。これにより、ビット線ＢＬＲＢがセンスアンプＳＡから切り離される。この後、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢは、第２実施形態の半導体メモリの動作例（図６）と同様に動作する。
このように、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、スイッチ制御信号ＭＵＸＲＢは高レベルに活性化されており、ビット線スイッチＢＴＲＢはオンしている。従って、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、非アクセス側のビット線ＢＬＲＢは非アクセス側のノードＮＤＢに接続されている。また、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、プリチャージ回路ＰＲＲＢはオンしており、非アクセス側のビット線ＢＬＲＢはプリチャージ電圧線ＶＰＲに接続されている。従って、非アクセス側のノードＮＤＢがフローティング状態になることに伴う問題が解消される。なお、モード信号ＭＤ０が低レベルに設定されている場合には、ブロック制御信号ＢＬＫＥの活性化後も、スイッチ制御信号ＭＵＸＲＡ、ＭＵＸＲＢは高レベルに活性化されたままであり、ビット線スイッチＭＵＸＲＡ、ＭＵＸＲＢはオンしたままである。
以上のような第３実施形態でも、第１および第２実施形態と同様の効果が得られる。また、第３実施形態では、省電力機能が有効に設定されている場合、ブロック制御信号ＢＬＫＥ（ワード線制御信号ＷＬＥ）の活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側は、プリチャージ電圧線ＶＰＲに接続された状態でノード対ＮＤＡ、ＮＤＢの非アクセス側に接続されているため、ノード対ＮＤＡ、ＮＤＢの非アクセス側がフローティング状態になることに伴う問題を解消できる。
図９は、本発明の第４実施形態を示している。第４実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第４実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｃに置き換えて構成されている。例えば、第４実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第４実施形態のメモリコア１８ｃは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｃおよび周辺回路ＰＥＲｃにそれぞれ置き換えて構成されている。
第４実施形態の制御回路ＣＴＬｃは、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを出力することを除いて、第１実施形態の制御回路ＣＴＬと同一である。制御回路ＣＴＬｃは、ブロック制御信号ＢＬＫＥの非活性化に応答して、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを高レベルに活性化させる。制御回路ＣＴＬｃは、ビット線ＢＬＬＡ（ＢＬＲＡ）との交差位置にメモリセルＭＣＬ（ＭＣＲ）が配置されるワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してプリチャージ制御信号ＢＲＳＣＡを低レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してプリチャージ制御信号ＢＲＳＣＢを低レベルに非活性化させる。同様に、制御回路ＣＴＬｃは、ビット線ＢＬＬＢ（ＢＬＲＢ）との交差位置にメモリセルＭＣＬ（ＭＣＲ）が配置されるワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してプリチャージ制御信号ＢＲＳＣＢを低レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してプリチャージ制御信号ＢＲＳＣＡを低レベルに非活性化させる。
第４実施形態の周辺回路ＰＥＲｃは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎にプリチャージ回路ＰＲＣＡ、ＰＲＣＢを有することを除いて、第１実施形態の周辺回路ＰＥＲと同一である。プリチャージ回路ＰＲＣＡ（ＰＲＣＢ）は、ノードＮＤＡ（ＮＤＢ）をプリチャージ電圧線ＶＰＲに接続するためのｎＭＯＳトランジスタで構成されている。プリチャージ回路ＰＲＣＡ（ＰＲＣＢ）を構成するｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳＣＡ（ＢＲＳＣＢ）を受けている。
図１０は、第４実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを除く信号およびプリチャージ回路ＰＲＣＡ、ＰＲＣＢを除く回路は、第１実施形態の半導体メモリの動作例（図４）と同様に動作する。
半導体メモリのスタンバイ期間では、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢは高レベルに活性化されおり、プリチャージ回路ＰＲＣＡ、ＰＲＣＢはオンしている。従って、半導体メモリのスタンバイ期間では、ノード対ＮＤＡ、ＮＤＢは、プリチャージ電圧線ＶＰＲに接続されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＣＡが低レベルに非活性化され、プリチャージ回路ＰＲＣＡがオフする。これにより、アクセス側のノードＮＤＡがプリチャージ電圧線ＶＰＲから切り離される。そして、センスアンプ制御信号ＳＡＥの活性化に応答して、プリチャージ制御信号ＢＲＳＣＢが低レベルに非活性化され、プリチャージ回路ＰＲＣＢがオフする。これにより、非アクセス側のノードＮＤＢがプリチャージ電圧線ＶＰＲから切り離される。
このように、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、プリチャージ制御信号ＢＲＳＣＢは高レベルに活性化されており、プリチャージ回路ＰＲＲＢはオンしている。従って、ブロック制御信号ＢＬＫＥの活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、非アクセス側のノードＮＤＢはプリチャージ電圧線ＶＰＲに接続されている。このため、非アクセス側のノードＮＤＢがフローティング状態になることに伴う問題が解消される。
以上のような第４実施形態でも、第１実施形態と同様の効果が得られる。また、第４実施形態では、ブロック制御信号ＢＬＫＥ（ワード線制御信号ＷＬＥ）の活性化からセンスアンプ制御信号ＳＡＥの活性化までの期間において、ノード対ＮＤＡ、ＮＤＢの非アクセス側はプリチャージ電圧線ＶＰＲに接続されているため、ノード対ＮＤＡ、ＮＤＢの非アクセス側がフローティング状態になることに伴う問題を解消できる。
図１１は、本発明の第５実施形態を示している。第５実施形態を説明するにあたって、第１、第２および第４実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第５実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｄに置き換えて構成されている。例えば、第５実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第５実施形態のメモリコア１８ｄは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｄおよび周辺回路ＰＥＲｄにそれぞれ置き換えて構成されている。
第５実施形態の制御回路ＣＴＬｄは、第４実施形態の制御回路ＣＴＬｃと同様にプリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを出力することを除いて、第２実施形態の制御回路ＣＴＬａと同一である。第５実施形態の周辺回路ＰＥＲｃは、第４実施形態のプリチャージ回路ＰＲＣＡ、ＰＲＣＢを有することを除いて、第２実施形態の周辺回路ＰＥＲａと同一である。
図１２は、第５実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢを除く信号およびプリチャージ回路ＰＲＣＡ、ＰＲＣＢを除く回路は、第２実施形態の半導体メモリの動作例（図６）と同様に動作する。プリチャージ制御信号ＢＲＳＣＡ、ＢＲＳＣＢおよびプリチャージ回路ＰＲＣＡ、ＰＲＣＢは、第４実施形態の半導体メモリの動作例（図１０）と同様に動作する。以上のような第５実施形態では、第１および第２実施形態と同様の効果が得られるうえに、第４実施形態と同様の効果も得られる。
図１３は、本発明の第６実施形態を示している。第６実施形態を説明するにあたって、第１、第２、第４および第５実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第６実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｅに置き換えて構成されている。例えば、第６実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第６実施形態のメモリコア１８ｅは、第５実施形態のメモリコア１８ｄに対して、制御回路ＣＴＬｄを制御回路ＣＴＬｅに置き換えて構成されている。
第６実施形態の制御回路ＣＴＬｅは、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢの出力動作が異なることを除いて、第５実施形態の制御回路ＣＴＬｄと同一である。制御回路ＣＴＬｅは、ブロック制御信号ＢＬＫＥの非活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを低レベルに非活性化させる。制御回路ＣＴＬｅは、モード信号ＭＤ０が低レベルに設定されている状態では、ワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ（ＭＵＸＲＡ、ＭＵＸＬＢ）を高レベルに活性化させる。
一方、制御回路ＣＴＬｅは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウドレス信号のいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を高レベルに活性化させる。同様に、制御回路ＣＴＬｅは、モード信号ＭＤ０が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を高レベルに活性化させる。
また、制御回路ＣＴＬｅは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ）を所定時間だけ低レベルに非活性化させる。同様に、制御回路ＣＴＬｅは、モード信号ＭＤ０に加えてモード信号ＭＤ１が高レベルに設定されている状態では、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＲが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、センスアンプ制御信号ＳＡＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡ（ＭＵＸＲＢ）を所定時間だけ低レベルに非活性化させる。ここで、所定時間は、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ制御信号ＳＡＥの活性化に応答して低レベルに非活性化される場合、スイッチ制御信号ＭＵＸＬＡ（ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢ）がセンスアンプ起動信号線ＰＣＳ、ＮＣＳの活性化後に高レベルに活性化されるように設定されている。
図１４は、第６実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを除く信号およびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢを除く回路は、第５実施形態の半導体メモリの動作例（図１２）と同様に動作する。
半導体メモリのスタンバイ期間では、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢは低レベルに非活性化されており、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢはオフしている。従って、半導体メモリのスタンバイ期間では、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢは、センスアンプＳＡ（ノード対ＮＤＡ、ＮＤＢ）から切り離されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡが高レベルに活性化され、ビット線スイッチＢＴＲＡがオンする。これにより、アクセス側のビット線ＢＬＲＡがセンスアンプＳＡ（アクセス側のノードＮＤＡ）に接続される。この後、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢは、第５実施形態の半導体メモリの動作例（図１２）と同様に動作する。なお、モード信号ＭＤ０が低レベルに設定されている場合には、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡに加えてスイッチ制御信号ＭＵＸＲＢも高レベルに活性化され、ビット線スイッチＢＴＲＡに加えてビット線スイッチＢＴＲＢもオンする。
以上のような第６実施形態でも、第１、第２および第４実施形態と同様の効果が得られる。また、第６実施形態では、半導体メモリのスタンバイ期間において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢが低レベルに非活性化されている。このため、第６実施形態では、省電力機能が有効に設定されている場合、第５実施形態に比べて、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢの遷移回数を少なくでき、半導体メモリの消費電力を更に削減できる。
図１５は、本発明の第７実施形態を示している。第７実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第７実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｆに置き換えて構成されている。例えば、第７実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第７実施形態のメモリコア１８ｆは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｆおよび周辺回路ＰＥＲｆにそれぞれ置き換えて構成されている。
第７実施形態の制御回路ＣＴＬｆは、第３実施形態の制御回路ＣＴＬｂと同様にスイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを出力すること、およびリファレンス制御信号ＲＦＥＬＡ、ＲＦＥＬＢ、ＲＦＥＲＡ、ＲＦＥＲＢを出力することを除いて、第１実施形態の制御回路ＣＴＬと同一である。
制御回路ＣＴＬｆは、ビット線ＢＬＬＡ（ＢＬＬＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＬに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してリファレンス制御信号ＲＦＥＬＢ（ＲＦＥＬＡ）を高レベルに活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してリファレンス制御信号ＲＦＥＬＢ（ＲＦＥＬＡ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬｆは、ビット線ＢＬＲＡ（ＢＬＲＢ）との交差位置にメモリセルＭＣＬが配置されるワード線ＷＬＲに対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してリファレンス制御信号ＲＦＥＲＢ（ＲＦＥＲＡ）を高レベルに活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してリファレンス制御信号ＲＦＥＲＢ（ＲＦＥＲＡ）を低レベルに非活性化させる。
第７実施形態の周辺回路ＰＥＲｆは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＬＡ、ＢＬＲＢとの組毎にリファレンス回路ＲＦＬＡ、ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢを有すること、および第１実施形態のプリチャージ電圧線ＶＰＲが接地電圧線ＶＳＳに置き換えられていることを除いて、第１実施形態の周辺回路ＰＥＲと同一である。リファレンス回路ＲＦＬＡ（ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢ）は、ビット線ＢＬＬＡ（ＢＬＬＢ、ＢＬＲＡ、ＢＬＲＢ）を参照電圧線ＶＲＦに接続するためのｎＭＯＳトランジスタで構成されている。リファレンス回路ＲＦＬＡ（ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢ）を構成するｎＭＯＳトランジスタのゲートは、リファレンス制御信号ＲＦＥＬＡ（ＲＦＥＬＢ、ＲＦＥＲＡ、ＲＦＥＲＢ）を受けている。
図１６は、第７実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびリファレンス制御信号ＲＦＥＬＡ、ＲＦＥＬＢ、ＲＦＥＲＡ、ＲＦＥＲＢを除く信号と、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢおよびリファレンス回路ＲＦＬＡ、ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢを除く回路は、第１実施形態の半導体メモリの動作例（図４）と同様に動作する。スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢは、第３実施形態の半導体メモリの動作例（図８）と同様に動作する。
半導体メモリのスタンバイ期間では、リファレンス制御信号ＲＦＥＬＡ、ＲＦＥＬＢ、ＲＦＥＲＡ、ＲＦＥＲＢは低レベルに非活性化されており、リファレンス回路ＲＦＬＡ、ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢはオフしている。従って、半導体メモリのスタンバイ期間では、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢは、参照電圧線ＶＲＦから切り離されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、リファレンス制御信号ＲＦＥＲＢが高レベルに活性化され、リファレンス回路ＲＦＲＢがオンする。これにより、非アクセス側のビット線ＢＬＲＢが参照電圧線ＶＲＦに接続される。このとき、ビット線スイッチＢＴＲＢはオンしており、非アクセス側のビット線ＢＬＲＢは非アクセス側のノードＮＤＢに接続されている。従って、非アクセス側のビット線ＢＬＲＢは、非アクセス側のノードＮＤＢに接続された状態で、参照電圧線ＶＲＦに接続される。この後、センスアンプ制御信号ＳＡＥの活性化に応答して、リファレンス制御信号ＲＦＥＣＢが低レベルに非活性化され、リファレンス回路ＲＦＲＢがオフする。これにより、非アクセス側のビット線ＢＬＲＢが参照電圧線ＶＲＦから切り離される。
以上のような第７実施形態では、リファレンスレベルとプリチャージレベルとが異なり、ビット線ＢＬＬＡ、ＢＬＬＢ、ＢＬＲＡ、ＢＬＲＢを参照電圧線ＶＲＦに接続するためのリファレンス回路ＲＦＬＡ、ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢが設けられる場合でも、第１実施形態と同様の効果が得られる。
図１７は、本発明の第８実施形態を示している。第８実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第８実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｇに置き換えて構成されている。例えば、第８実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第８実施形態のメモリコア１８ｇは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｇおよび周辺回路ＰＥＲｇにそれぞれ置き換えて構成されている。
第８実施形態の制御回路ＣＴＬｇは、リファレンス制御信号ＲＦＥＣＡ、ＲＦＥＣＢを出力することを除いて、第１実施形態の制御回路ＣＴＬと同一である。制御回路ＣＴＬｇは、ビット線ＢＬＬＡ（ＢＬＲＡ）との交差位置にメモリセルＭＣＬ（ＭＣＲ）が配置されるワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してリファレンス制御信号ＲＦＥＣＢ（ＲＦＥＣＡ）を高レベルに非活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してリファレンス制御信号ＲＦＥＣＢ（ＲＦＥＣＡ）を低レベルに非活性化させる。同様に、制御回路ＣＴＬｇは、ビット線ＢＬＬＢ（ＢＬＲＢ）との交差位置にメモリセルＭＣＬ（ＭＣＲ）が配置されるワード線ＷＬＬ（ＷＬＲ）に対応するロウデコード信号ＲＡＤのいずれかが選択されている場合、ブロック制御信号ＢＬＫＥの活性化に応答してリファレンス制御信号ＲＦＥＣＡ（ＲＦＥＣＢ）を高レベルに活性化させ、センスアンプ制御信号ＳＡＥの活性化に応答してリファレンス制御信号ＲＦＥＣＡ（ＲＦＥＣＢ）を低レベルに非活性化させる。従って、リファレンス制御信号ＲＦＥＣＡは第７実施形態のリファレンス制御信号ＲＦＥＬＡ、ＲＦＥＲＡの論理積信号に相当し、リファレンス制御信号ＲＦＥＣＢは第７実施形態のリファレンス制御信号ＲＦＥＬＢ、ＲＦＥＲＢの論理積信号に相当する。
第８実施形態の周辺回路ＰＥＲｇは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎にリファレンス回路ＲＦＣＡ、ＲＦＣＢを有すること、および第１実施形態のプリチャージ電圧線ＶＰＲが接地電圧線ＶＳＳに置き換えられていることを除いて、第１実施形態の周辺回路ＰＥＲと同一である。リファレンス回路ＲＦＣＡ（ＲＦＣＢ）は、ノードＮＤＡ（ＮＤＢ）を参照電圧線ＶＲＦに接続するためのｎＭＯＳトランジスタで構成されている。リファレンス回路ＲＦＣＡ（ＲＦＣＢ）を構成するｎＭＯＳトランジスタのゲートは、リファレンス制御信号ＲＦＥＣＡ（ＲＦＥＣＢ）を受けている。
図１８は、第８実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、リファレンス制御信号ＲＦＥＣＡ、ＲＦＥＣＢを除く信号およびリファレンス回路ＲＦＣＡ、ＲＦＣＢを除く回路は、第１実施形態の半導体メモリの動作例（図４）と同様に動作する。
半導体メモリのスタンバイ期間では、リファレンス制御信号ＲＦＥＣＡ、ＲＦＥＣＢは低レベルに非活性化されており、リファレンス回路ＲＦＣＡ、ＲＦＣＢはオフしている。従って、半導体メモリのスタンバイ期間では、ノード対ＮＤＡ、ＮＤＢは、参照電圧線ＶＲＦから切り離されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、リファレンス制御信号ＲＦＥＣＢが高レベルに活性化され、リファレンス回路ＲＦＣＢがオンする。これにより、非アクセス側のノードＮＤＢが参照電圧線ＶＲＦに接続される。この後、センスアンプ制御信号ＳＡＥの活性化に応答して、リファレンス制御信号ＲＦＥＣＢが低レベルに非活性化され、リファレンス回路ＲＦＣＢがオフする。これにより、非アクセス側のノードＮＤＢが参照電圧線ＶＲＦから切り離される。
以上のような第８実施形態では、リファレンスレベルとプリチャージレベルとが異なり、ノードＮＤＡ、ＮＤＢを参照電圧線ＶＲＦに接続するためのリファレンス回路ＲＦＣＡ、ＲＦＣＢが設けられる場合でも、第１実施形態と同様の効果が得られる。
図１９は、本発明の第９実施形態を示している。第９実施形態を説明するにあたって、第１および第８実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第９実施形態の半導体メモリは、第１実施形態の半導体メモリ１０に対して、メモリコア１８をメモリコア１８ｈに置き換えて構成されている。例えば、第９実施形態の半導体メモリは、第１実施形態の半導体メモリ１０と同様に、図３に示したシステムＬＳＩ１００のメモリ１１０を具現している。第９実施形態のメモリコア１８ｈは、第１実施形態のメモリコア１８に対して、制御回路ＣＴＬおよび周辺回路ＰＥＲを制御回路ＣＴＬｈおよび周辺回路ＰＥＲｈにそれぞれ置き換えて構成されている。
第９実施形態の制御回路ＣＴＬｈは、第６実施形態の制御回路ＣＴＬｅと同様にスイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢを出力すること、およびプリチャージ制御信号ＢＲＳＣを出力することを除いて、第８実施形態の制御回路ＣＴＬｇと同一である。制御回路ＣＴＬｈは、ブロック制御信号ＢＬＫＥの非活性化に応答してプリチャージ制御信号ＢＲＳＣを高レベルに活性化させ、ブロック制御信号ＢＬＫＥの活性化に応答してプリチャージ制御信号ＢＲＳＣを低レベルに非活性化させる。従って、プリチャージ制御信号ＢＲＳＣは、プリチャージ制御信号ＢＲＳＬ、ＢＲＳＲの論理積信号に相当する。
第９実施形態の周辺回路ＰＥＲｈは、ビット線対ＢＬＬＡ、ＢＬＬＢとビット線対ＢＬＲＡ、ＢＬＲＢとの組毎にプリチャージ回路ＰＲＣＡ、ＰＲＣＢを有することを除いて、第８実施形態の周辺回路ＰＥＲｇと同一である。プリチャージ回路ＰＲＣＡ（ＰＲＣＢ）は、ノードＮＤＡ（ＮＤＢ）を接地電圧線ＶＳＳに接続するためのｎＭＯＳトランジスタで構成されている。プリチャージ回路ＰＲＣＡ（ＰＲＣＢ）を構成するｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳＣを受けている。
図２０は、第９実施形態の半導体メモリの動作例を示している。この動作例は、モード信号ＭＤ０が高レベルに設定されている状態で、半導体メモリがスタンバイ状態からアクティブ状態に遷移する際にワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されている場合の動作を示している。従って、この動作例において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢＭＵＸＲＡ、ＭＵＸＲＢおよびプリチャージ制御信号ＢＲＳＣを除く信号と、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢおよびプリチャージ回路ＰＲＣＡ、ＰＲＣＢを除く回路とは、第８実施形態の半導体メモリの動作例（図１８）と同様に動作する。スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢおよびビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢは、第６実施形態の半導体メモリの動作例（図１４）と同様に動作する。
半導体メモリのスタンバイ期間では、プリチャージ制御信号ＢＲＳＣは高レベルに活性化されており、プリチャージ回路ＰＲＣＡ、ＰＲＣＢはオンしている。また、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢは低レベルに非活性化されており、ビット線スイッチＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢはオフしている。従って、半導体メモリのスタンバイ期間では、ノード対ＮＤＡ、ＮＤＢは接地電圧線ＶＳＳに接続されており、ビット線対ＢＬＬＡ、ＢＬＬＢおよびビット線対ＢＬＲＡ、ＢＬＲＢはセンスアンプＳＡ（ノード対ＮＤＡ、ＮＤＢ）から切り離されている。
この状態で、アクティブコマンドを示すコマンド信号ＣＭＤが入力されると、ブロック制御信号ＢＬＫＥの活性化に応答して、プリチャージ制御信号ＢＲＳＣが低レベルに非活性化され、プリチャージ回路ＰＲＣＡ、ＰＲＣＢがオフする。これにより、ノード対ＮＤＡ、ＮＤＢが接地電圧線ＶＳＳから切り離される。また、ワード線ＷＬＲ０に対応するロウデコード信号ＲＡＤが選択されているため、ブロック制御信号ＢＬＫＥの活性化に応答して、スイッチ制御信号ＭＵＸＲＡが高レベルに活性化され、ビット線スイッチＢＴＲＡがオンする。これにより、アクセス側のビット線ＢＬＲＡがセンスアンプＳＡ（アクセス側のノードＮＤＡ）に接続される。
以上のような第９実施形態でも、第１および第８実施形態と同様の効果が得られる。また、第９実施形態では、第６実施形態と同様に、半導体メモリのスタンバイ期間において、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢが低レベルに非活性化されている。このため、第９実施形態では、省電力機能が有効に設定されている場合、第８実施形態に比べて、スイッチ制御信号ＭＵＸＬＡ、ＭＵＸＬＢ、ＭＵＸＲＡ、ＭＵＸＲＢの遷移回数を少なくでき、半導体メモリの消費電力を更に削減できる。
なお、第１〜第９実施形態では、モード設定回路１５のモードレジスタの設定値に応じて、省電力機能の無効／有効および動作モードが決定される例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、外部端子を介して供給される制御信号の論理値、ヒューズ回路の溶断／非溶断、あるいは半導体メモリのメタル層の構造に応じて、省電力機能の無効／有効および動作モードが決定されるようにしてもよい。
また、第７〜第９実施形態では、接地電圧ＶＳＳがプリチャージレベルとして用いられる例について述べたが、本発明はかかる実施形態に限定されものではない。例えば、電源電圧ＶＩＩ、ビット線低レベル電圧ＶＢＬＬ、あるいはビット線高レベル電圧ＶＢＬＨがプリチャージレベルとして用いられる場合でも、同様の効果が得られる。
さらに、第２実施形態では、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側に接続されるプリチャージ回路（図６ではプリチャージ回路ＰＲＲＢ）がブロック制御信号ＢＬＫＥの活性化後もオンしている例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、図２１に示すように、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側に接続されるプリチャージ回路（図２１ではプリチャージ回路ＰＲＲＢ）が、ブロック制御信号ＢＬＫＥの活性化に応答してオフし、センスアンプ制御信号ＳＡＥの活性化に応答してオンするようにしてもよい。また、図２２に示すように、ビット線対ＢＬＬＡ、ＢＬＬＢ（ＢＬＲＡ、ＢＬＲＢ）の非アクセス側に接続されるプリチャージ回路（図２２ではプリチャージ回路ＰＲＲＢ）が、ブロック制御信号ＢＬＫＥの活性化に応答してオフするようにしてもよい。
以上の実施形態に関して、更に以下の付記を開示する。
（付記１）
複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルと、
スタンバイ期間からアクティブ期間への移行に伴って前記複数のワード線のいずれかを活性化させるワード線駆動回路と、
スタンバイ期間に前記ビット線対をプリチャージ電圧線に接続し、前記ワード線駆動回路の動作開始に伴って前記ビット線対の少なくともアクセス側を前記プリチャージ電圧線から切り離す第１プリチャージ回路と、
前記ワード線駆動回路の動作開始後に前記ビット線対に対応するノード対の電圧差を増幅するセンスアンプと、
前記ビット線対と前記ノード対との間に設けられるスイッチ回路とを備え、
前記スイッチ回路は、前記ワード線駆動回路の動作開始時点で前記ビット線対のアクセス側を前記ノード対のアクセス側に接続しており、前記センスアンプの動作開始時点で前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離していることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記スイッチ回路は、省電力機能情報が機能無効を示す場合、前記センスアンプの動作開始時点で前記ビット線対の非アクセス側を前記ノード対の非アクセス側に接続しており、前記省電力機能情報が機能有効を示す場合、前記センスアンプの動作開始時点で前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離していることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記スイッチ回路は、前記ワード線駆動回路の動作開始後に前記センスアンプの動作開始に合わせて前記ビット線対のアクセス側を前記ノード対のアクセス側から一時的に切り離すことを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記スイッチ回路は、動作モード情報が第１モードを示す場合、前記ワード線駆動回路の動作開始後に前記ビット線対のアクセス側を前記ノード対のアクセス側に継続的に接続し、前記動作モード情報が第２モードを示す場合、前記ワード線駆動回路の動作開始後に前記センスアンプの動作開始に合わせて前記ビット線対のアクセス側を前記ノード対のアクセス側から一時的に切り離すことを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記第１プリチャージ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対のアクセス側のみを前記プリチャージ電圧線から切り離すことを特徴とする半導体メモリ。
（付記６）
付記５記載の半導体メモリにおいて、
前記スイッチ回路は、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離すことを特徴とする半導体メモリ。
（付記７）
付記１または付記５記載の半導体メモリにおいて、
スタンバイ期間に前記ノード対を前記プリチャージ電圧線に接続し、前記ワード線駆動回路の動作開始に伴って前記ノード対のアクセス側を前記プリチャージ電圧線から切り離し、前記センスアンプの動作開始に伴って前記ノード対の非アクセス側を前記プリチャージ電圧線から切り離す第２プリチャージ回路を備えることを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記スイッチ回路は、スタンバイ期間に前記ビット線対を前記ノード対から切り離し、前記ワード線駆動回路の動作開始に伴って前記ビット線対のアクセス側を前記ノード対のアクセス側に接続することを特徴する半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記ワード線駆動回路の動作開始に伴って前記ビット線対の非アクセス側を参照電圧線に接続し、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記参照電圧線から切り離すリファレンス回路を備え、
前記第１プリチャージ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対を前記プリチャージ電圧線から切り離し、
前記スイッチ回路は、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離すことを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記ワード線駆動回路の動作開始に伴って前記ノード対の非アクセス側を参照電圧線に接続し、前記センスアンプの動作開始に伴って前記ノード対の非アクセス側を前記参照電圧線から切り離すリファレンス回路を備え、
前記第１プリチャージ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対を前記プリチャージ電圧線から切り離し、
前記スイッチ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対の非アクセス側を前記ノード線対の非アクセス側から切り離すことを特徴とする半導体メモリ。
（付記１１）
付記１０記載の半導体メモリにおいて、
スタンバイ期間に前記ノード対を前記プリチャージ電圧線に接続し、前記ワード線駆動回路の動作開始に伴って前記ノード対を前記プリチャージ電圧線から切り離す第２プリチャージ回路を備え、
前記スイッチ回路は、スタンバイ期間に前記ビット線対を前記ノード対から切り離し、前記ワード線駆動回路の動作開始に伴って前記ビット線対のアクセス側を前記ノード対のアクセス側に接続することを特徴する半導体メモリ。
（付記１２）
付記１〜付記１１のいずれかに記載の半導体メモリを備えることを特徴とするシステム。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、携帯用電子機器等のシステムに搭載され、低消費電力であることが強く要求される半導体メモリに適用できる。
本発明の第１実施形態を示すブロック図である。 図１のメモリコアの要部を示すブロック図である。 本発明が適用されるシステムＬＳＩの一例を示すブロック図である。 第１実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第２実施形態を示すブロック図である。 第２実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第３実施形態を示すブロック図である。 第３実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第４実施形態を示すブロック図である。 第４実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第５実施形態を示すブロック図である。 第５実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第６実施形態を示すブロック図である。 第６実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第７実施形態を示すブロック図である。 第７実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第８実施形態を示すブロック図である。 第８実施形態の半導体メモリの動作例を示すタイミング図である。 本発明の第９実施形態を示すブロック図である。 第９実施形態の半導体メモリの動作例を示すタイミング図である。 第２実施形態の変形例を示すタイミング図である。 第２実施形態の別の変形例を示すタイミング図である。
符号の説明
１０‥半導体メモリ；１１‥コマンド入力回路；１２‥コマンドデコーダ；１３‥アドレス入力回路；１４‥プリデコーダ；１５‥モード設定回路；１６‥タイミング制御回路；１７‥データ入出力回路；１８、１８ａ〜１８ｈ‥メモリコア；１００‥システムＬＳＩ；１１０‥メモリ；１２０‥メモリコントローラ；１３０‥ＣＰＵ；２００‥外部装置；ＡＭＰ‥アンプ回路；ＢＬＫＬ、ＢＬＫＲ‥ブロック；ＢＬＬＡ、ＢＬＬＢ、ＢＬＲＡ、ＢＬＲＢ‥ビット線；ＢＴＬＡ、ＢＴＬＢ、ＢＴＲＡ、ＢＴＲＢ‥ビット線スイッチ；ＣＤＥＣ‥コラムデコーダ；ＣＴＬ、ＣＴＬａ〜ＣＴＬｈ‥制御回路；ＭＣＬ０、ＭＣＬ１、ＭＣＲ０、ＭＣＲ１‥メモリセル；ＮＤＡ、ＮＤＢ‥ノード；ＰＥＲ、ＰＥＲａ、ＰＥＲｃ、ＰＥＲｄ、ＰＥＲｆ〜ＰＥＲｈ‥周辺回路；ＰＲＣＡ、ＰＲＣＢ、ＰＲＬＡ、ＰＲＬＢ、ＰＲＲＡ、ＰＲＲＢ‥プリチャージ回路；ＲＦＣＡ、ＲＦＣＢ、ＲＦＬＡ、ＲＦＬＢ、ＲＦＲＡ、ＲＦＲＢ‥リファレンス回路；ＳＡ‥センスアンプ；ＶＰＲ‥プリチャージ電圧線；ＶＲＦ‥参照電圧線；ＶＳＳ‥接地電圧線；ＷＤＥＣＬ、ＷＤＥＣＲ‥ワードデコーダ；ＷＬＬ０、ＷＬＬ１、ＷＬＲ０、ＷＬＲ１‥ワード線

Claims (12)

  1. 複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルと、
    スタンバイ期間からアクティブ期間への移行に伴って前記複数のワード線のいずれかを活性化させるワード線駆動回路と、
    スタンバイ期間に前記ビット線対をプリチャージ電圧線に接続し、前記ワード線駆動回路の動作開始に伴って前記ビット線対の少なくともアクセス側を前記プリチャージ電圧線から切り離す第１プリチャージ回路と、
    前記ワード線駆動回路の動作開始後に前記ビット線対に対応するノード対の電圧差を増幅するセンスアンプと、
    前記ビット線対と前記ノード対との間に設けられるスイッチ回路とを備え、
    前記スイッチ回路は、前記ワード線駆動回路の動作開始時点で前記ビット線対のアクセス側を前記ノード対のアクセス側に接続しており、前記センスアンプの動作開始時点で前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離していることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記スイッチ回路は、省電力機能情報が機能無効を示す場合、前記センスアンプの動作開始時点で前記ビット線対の非アクセス側を前記ノード対の非アクセス側に接続しており、前記省電力機能情報が機能有効を示す場合、前記センスアンプの動作開始時点で前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離していることを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記スイッチ回路は、前記ワード線駆動回路の動作開始後に前記センスアンプの動作開始に合わせて前記ビット線対のアクセス側を前記ノード対のアクセス側から一時的に切り離すことを特徴とする半導体メモリ。
  4. 請求項３記載の半導体メモリにおいて、
    前記スイッチ回路は、動作モード情報が第１モードを示す場合、前記ワード線駆動回路の動作開始後に前記ビット線対のアクセス側を前記ノード対のアクセス側に継続的に接続し、前記動作モード情報が第２モードを示す場合、前記ワード線駆動回路の動作開始後に前記センスアンプの動作開始に合わせて前記ビット線対のアクセス側を前記ノード対のアクセス側から一時的に切り離すことを特徴とする半導体メモリ。
  5. 請求項１記載の半導体メモリにおいて、
    前記第１プリチャージ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対のアクセス側のみを前記プリチャージ電圧線から切り離すことを特徴とする半導体メモリ。
  6. 請求項５記載の半導体メモリにおいて、
    前記スイッチ回路は、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離すことを特徴とする半導体メモリ。
  7. 請求項１または請求項５記載の半導体メモリにおいて、
    スタンバイ期間に前記ノード対を前記プリチャージ電圧線に接続し、前記ワード線駆動回路の動作開始に伴って前記ノード対のアクセス側を前記プリチャージ電圧線から切り離し、前記センスアンプの動作開始に伴って前記ノード対の非アクセス側を前記プリチャージ電圧線から切り離す第２プリチャージ回路を備えることを特徴とする半導体メモリ。
  8. 請求項７記載の半導体メモリにおいて、
    前記スイッチ回路は、スタンバイ期間に前記ビット線対を前記ノード対から切り離し、前記ワード線駆動回路の動作開始に伴って前記ビット線対のアクセス側を前記ノード対のアクセス側に接続することを特徴する半導体メモリ。
  9. 請求項１記載の半導体メモリにおいて、
    前記ワード線駆動回路の動作開始に伴って前記ビット線対の非アクセス側を参照電圧線に接続し、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記参照電圧線から切り離すリファレンス回路を備え、
    前記第１プリチャージ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対を前記プリチャージ電圧線から切り離し、
    前記スイッチ回路は、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離すことを特徴とする半導体メモリ。
  10. 請求項１記載の半導体メモリにおいて、
    前記ワード線駆動回路の動作開始に伴って前記ノード対の非アクセス側を参照電圧線に接続し、前記センスアンプの動作開始に伴って前記ノード対の非アクセス側を前記参照電圧線から切り離すリファレンス回路を備え、
    前記第１プリチャージ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対を前記プリチャージ電圧線から切り離し、
    前記スイッチ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対の非アクセス側を前記ノード線対の非アクセス側から切り離すことを特徴とする半導体メモリ。
  11. 請求項１０記載の半導体メモリにおいて、
    スタンバイ期間に前記ノード対を前記プリチャージ電圧線に接続し、前記ワード線駆動回路の動作開始に伴って前記ノード対を前記プリチャージ電圧線から切り離す第２プリチャージ回路を備え、
    前記スイッチ回路は、スタンバイ期間に前記ビット線対を前記ノード対から切り離し、前記ワード線駆動回路の動作開始に伴って前記ビット線対のアクセス側を前記ノード対のアクセス側に接続することを特徴する半導体メモリ。
  12. 請求項１〜請求項１１のいずれかに記載の半導体メモリを備えることを特徴とするシステム。
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