JPWO2006059646A1 - 電力供給制御装置 - Google Patents

Abstract

過電流異常又は短絡異常を検出したときに、パワーＭＯＳＦＥＴ１５に自己復帰可能な１次遮断動作と復帰動作を行う強制オンオフ動作を、間欠的または周期的に行う自己保護機構を有する電力供給制御装置１０において、その強制オンオフ動作時間の積算量が、積算閾値に達したときに、自己復帰不能な２次遮断動作を行う。

Description

本発明は、半導体スイッチに連なる外部回路を保護できるようにした電力供給制御装置に関する。

従来、電源と負荷とを接続する電流供給ラインに、例えばパワーＭＯＳＦＥＴなどの大電力用半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電力供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置では、過電流が流れると上記半導体スイッチ素子の制御端子の電位を制御して当該スイッチ素子をオフにすることにより、上記半導体スイッチ素子自体を保護する自己保護機能を有するものが知られている。具体的には、例えば特開２００１−２１７６９６号公報に示すように、電流検出抵抗を負荷端子（例えばＭＯＳＦＥＴであればソースまたはドレイン）に直列に接続し、この抵抗における電圧降下を検出して、この電圧降下が所定レベル以上になると過電流と判定するようなものがある。

ところで、上述の自己保護機能に基づく電流遮断は、遮断後に所定時間が経過すれば、当該スイッチ素子は再びオン状態に自己復帰する構成とされている。これは、半導体スイッチ素子自体が過熱状態に陥ることを回避するために設けられている機能であるところ、異常電流を遮断すれば、元々備えられている放熱装置によって半導体スイッチ素子は速やかに温度が低下するはずだからである。

このことは、仮に電力供給制御装置の負荷である外部回路で例えば短絡が発生すると、短絡電流に基づいて半導体スイッチ素子が直ちにターンオフされ、その後、所定時間後に半導体スイッチ素子が再びターンオンされるというオンオフ動作が繰り返されることを意味する。すると、半導体スイッチ素子の放熱特性によっては半導体スイッチ素子が過熱状態になって損傷したり、また、この電力供給制御装置に連なる外部回路の電線等が焼損するおそれがあった。このため、従来は、外部回路にその抵抗や熱特性等を考慮したヒューズ素子を設け、短絡電流等が流れた場合にはヒューズを溶断して回路を自己復帰できない状態に遮断することが一般的であった。

しかしながら、ヒューズ素子を別途設ける構成では、装置全体が大型化するため、近年、更に強まる装置の小型化、回路構成の集積化等の要請に応えることができないという問題があった。

本発明は上記のような事情に基づいて完成されたものであって、半導体スイッチ素子が有する自己保護機能を利用して外部回路を保護することが可能な電力供給制御装置等を提供することを目的とする。

本発明は、電源と負荷との間に設けられて電源から負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スイッチ素子と、この半導体スイッチ素子に流れる電流を検出する電流検出素子と、前記電流検出素子からの信号を処理することで前記半導体スイッチ素子に流れる電流が所定の閾値電流を越えている場合に異常電流信号を出力する異常電流検出回路と、前記異常電流信号が出力されてからの経過時間が所定の基準オン時間に達したことを条件に、所定の基準オフ時間だけ半導体スイッチ素子の遮断動作を行わせた後、通電状態に復帰させる過電流保護回路と、この過電流保護回路における前記半導体スイッチ素子の遮断・復帰の繰り返しに伴う前記基準オン時間及び基準オフ時間の双方の積算時間又は前記遮断動作の回数を計測し、それが所定値に達したことを条件に前記半導体スイッチ素子の遮断動作を行わせる負荷保護回路と、外部からの信号に基づき前記負荷保護回路における前記半導体スイッチ素子の遮断状態を解除して通電状態に復帰させるためのリセット回路とを備える。
本発明に係る電力供給制御装置は、負荷への通電時に電流の異常検出をした場合には半導体スイッチ素子に遮断動作をさせて半導体スイッチ素子の保護を図る。遮断動作後には通電状態に復帰させるが、再び異常検出すると再び遮断動作をさせた後に通電状態に復帰させる。電流の異常が一時的であれば、半導体スイッチ素子の温度上昇を避けながら、負荷への通電が継続される。

しかし、負荷の短絡や機器異常のために過電流が流れる状態であると、上述のオンオフ動作がある程度継続することになり、半導体スイッチ素子に連なる外部回路（配線部材や負荷など）の発熱量は、このオンオフ動作の実行時における半導体スイッチの強制オンオフ動作時間（強制オンオフ動作のオン時間及びオフ時間の和）に応じた値となる。そこで、この強制オンオフ動作時間を積算し、その積算時間が積算閾値（例えば外部回路が焼損しまたはそのおそれがあるときの蓄積発熱量に対応する限界時間）に達したことを条件に半導体スイッチに自己復帰不能な遮断動作をさせる。なお、上述の積算時間は、遮断動作の回数を積算することで代用することができる。

即ち、本発明の電力供給制御装置は、それが有する自己保護機能を利用して、外部回路を保護するヒューズ機能を備えたものである。また、このような構成であれば強制オンオフ動作が継続されても最終的には自己復帰不能な遮断動作が実行されるから、電力供給制御装置自体が熱ストレスによって短絡故障等を起こすことを防止できる。

本発明の電力供給制御装置の全体構成を例示するブロック図 図１の電力供給制御装置の過電流検知回路（異常検出回路）の構成を主として例示する回路図 パワーＭＯＳＦＥＴのドレイン−ソース間の電圧と、各電流との関係を示す図 保護用論理回路を概念的に示すブロック図 制御信号Ｓ４について説明するタイムチャート 発煙特性について説明するグラフ

符号の説明

１０…電力供給制御装置
１１…半導体スイッチ装置
１３…異常電流検出回路
１２…第１外付け抵抗
１４…第２外付け抵抗
１５…パワーＭＯＳＦＥＴ（パワーＦＥＴ、半導体スイッチ素子）
１６…センスＭＯＳＦＥＴ（センスＦＥＴ、電流検出素子）
３８…ツェナーダイオード
４０…保護用論理回路（過電流保護回路、負荷保護回路）
Ｐ１…入力端子
Ｐ２…電源側出力端子
Ｐ３…負荷側出力端子
Ｐ４…外部抵抗端子
Ｉａ…第１閾値電流（第１閾値電流値）
Ｉｂ…第２閾値電流（第２閾値電流値）

本発明の一実施形態を図１ないし図６を参照しつつ説明する。

（１）全体構成
図１は、本実施形態に係る電力供給制御装置１０の全体構成を示すブロック図であり、同図に示すように、本実施形態の電力供給制御装置１０は、ワンチップ化された半導体スイッチ装置１１に電源６０、負荷５０、第１外付け抵抗１２，１４、リセットスイッチ５２等を接続して構成され、電源６０から負荷５０への電力供給を制御するように構成されている。なお、本実施形態の電力供給制御装置１０は図示しない車両に搭載され、負荷５０として例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータ等を制御することができる。

半導体スイッチ装置１１の入力端子Ｐ１に接続されたリセットスイッチ５２が閉じられると、入力インターフェース４５を介してＦＥＴ４７がオン状態となって保護用論理回路４０が動作する。この保護用論理回路４０の入力ラインには、異常電流検出回路１３及び温度検出回路４８が接続され、保護用論理回路４０の出力ラインにはチャージポンプ回路４１及びターンオフ回路４２を介して半導体スイッチ素子に相当するパワーＭＯＳＦＥＴ１５のゲートＧが接続されている。

図２は、半導体スイッチ装置１１の異常電流検出回路１３を主として示す回路図である。なお、この半導体スイッチ装置１１は、パワーＭＯＳＦＥＴ１５と、パワーＭＯＳＦＥＴ１５の電流量に対して所定関係（所定の比率）のセンス電流が流れるセンスＭＯＳＦＥＴ１６（電流検出素子に相当する）と、パワーＭＯＳＦＥＴ１５に流れる電流の異常検出を行う異常電流検出回路１３と、が後述する過電流保護回路、負荷保護回路及びリセット回路と共にワンチップ化された形態、或いは、複数のチップで構成されてワンパッケージ内に収容された形態とされている。

パワーＭＯＳＦＥＴ１５は、ドレイン端子Ｄが電源側出力端子Ｐ２に接続され、ソース端子Ｓが負荷側出力端子Ｐ３に接続されている。センスＭＯＳＦＥＴ１６は、ゲート端子Ｇ及びドレイン端子ＤがパワーＭＯＳＦＥＴ１５のゲート端子Ｇ及びドレイン端子Ｄと共通接続されている。また、パワーＭＯＳＦＥＴ１５のソース端子Ｓ及びセンスＭＯＳＦＥＴ１６のソース端子Ｓは、オペアンプ１８の２つの入力端子にそれぞれ接続されることで、互いに同電位に保たれるように構成されており、これにてパワーＭＯＳＦＥＴ１５とセンスＭＯＳＦＥＴ１６とに常に一定の電流比で電流が流れるようになっている。オペアンプ１８の出力側は、ＦＥＴ２０のゲート端子に接続されている。

半導体スイッチ装置１１の負荷側出力端子Ｐ３と外部抵抗端子Ｐ４との間には、第１外付け抵抗１２が設けられている。外部抵抗端子Ｐ４はＦＥＴ２２のドレイン端子及びゲート端子に接続されると共に、そのＦＥＴ２２のソースがグランドラインに接続されている。したがって、第１外付け抵抗１２には、パワーＭＯＳＦＥＴのソース端子Ｓの電圧レベルＶｓに応じた電流が外部抵抗端子Ｐ４を通してグランドラインに流れる。

一方、半導体スイッチ装置１１の外部抵抗端子Ｐ４と入力端子Ｐ１との間には第２外付け抵抗１４が接続され、入力端子Ｐ１は抵抗５４及びリセットスイッチ５２を順に介して電源６０に接続されている。そして、半導体スイッチ装置１１の入力端子Ｐ１は半導体スイッチ装置１１の内部に形成したツェナーダイオード３８を介してグランドラインに接続された状態にある。このため、リセットスイッチ５２が閉じた状態では、入力端子Ｐ１にはツェナーダイオード３８によって定電圧化された電圧が現れ、この電圧に応じて定電流が第２外付け抵抗１４、外部抵抗端子Ｐ４、ＦＥＴ２２に流れる。したがって、ＦＥＴ２２に流れる総電流Ｉｒは、第１外付け抵抗１２を流れる電流Ｉｒｓ（パワーＭＯＳＦＥＴ１５のソース電圧Ｖｓに応じて変動する電流）と、第２外付け抵抗１４に流れるバイアス電流Ｉｒｂ（定電流）とを加算した電流となる。以下、この電流Ｉｒを基準電流と呼ぶことがある。なお、上記ツェナーダイオード３８は図１に示す入力インターフェース４５の一部を構成する。

さて、異常電流検出回路１３は、外部抵抗端子Ｐ４に接続されており、上記基準電流Ｉｒに基づいて２種類の閾値電流Ｉａ、Ｉｂ（後述）を設定し、この閾値電流Ｉａ、ＩｂをセンスＭＯＳＦＥＴ１６のセンス電流Ｉｓと比較することに基づいて異常信号ＯＣ、ＳＣ（後述）を出力する。

異常電流検出回路１３においては、ＦＥＴ２４、ＦＥＴ２６によってカレントミラー回路が構成されるため、センス電流Ｉｓと同じ値のミラー電流Ｉｓ’がＦＥＴ２６に流れる。一方、上記ＦＥＴ２６には、直列にＦＥＴ２８が接続され、これとＦＥＴ３０及びＦＥＴ３４がカレントミラー回路を構成しているから、ミラー電流Ｉｓ’と同じ値のミラー電流Ｉｓ”がＦＥＴ３０、ＦＥＴ３４に流れる。そうすると、センス電流Ｉｓと同じ値のミラー電流Ｉｓ”がＦＥＴ３０、ＦＥＴ３４に流れることとなる。そこで、このミラー電流Ｉｓ”を後述する閾値電流Ｉａ、Ｉｂと比較することによって異常検出を行う。

一方、前述のＦＥＴ２２は、ＦＥＴ３２、ＦＥＴ３６と共にカレントミラー回路を構成しており、例えばＦＥＴ２２及びＦＥＴ３６はドレインーソース間のチャネル幅を等しく、ＦＥＴ３２及びＦＥＴ２２はドレインーソース間のチャネル幅が互いに異なるように設定してある。これにより、本実施形態では、ＦＥＴ３６には基準電流Ｉｒと等しい値の第２閾値電流Ｉｂが流れ、ＦＥＴ３２には基準電流Ｉｒ（ひいては第２閾値電流Ｉｂ）に対して一定割合（例えばＩｂの５／８程度）の第１閾値電流Ｉａが流れるように構成されている。

異常電流検出回路１３は、第１異常状態を検出する第１異常検出部（即ち、ＦＥＴ３０、ＦＥＴ３２、検出ライン３１によって構成される部分）と、第２異常状態を検出する第２異常検出部（即ち、ＦＥＴ３４、ＦＥＴ３６、検出ライン３５によって構成される部分）とを有している。

ＦＥＴ３２を備えた第１異常検出部では、前述の通り基準電流Ｉｒと一定の関係（＝５Ｉｒ／８）を有する第１閾値電流Ｉａが設定されているから、センス電流Ｉｓ(詳しくはセンス電流Ｉｓのミラー電流Ｉｓ”）が第１閾値電流Ｉａを上回る場合には、上回った分の電流が検出ライン３１から流れ出すことになり、これが過電流状態を示す信号（第１異常信号ＯＣ）となる。

一方、ＦＥＴ３６を備えた第２異常検出部では、前述の通り基準電流Ｉｒと等しい第２閾値電流Ｉｂが設定されているから、センス電流Ｉｓ（ミラー電流Ｉｓ”）が第２閾値電流Ｉｂを上回る場合には、上回った分の電流が検出ライン３５から流れ出すことになり、これが第１異常状態よりも大きな電流が流れる短絡状態を示す信号（第２異常信号ＳＣ）となる。

上述の第１異常信号ＯＣ及び第２異常信号ＳＣは電圧信号に変換されて保護用論理回路４０に並列に入力され、後述の保護動作がなされる。また、これら第１異常信号ＯＣ及び第２異常信号ＳＣはＯＲ回路４９にも入力され、これら第１異常信号ＯＣ及び第２異常信号ＳＣ、或いは過温度検知回路からの温度異常を示す第３異常信号ＯＴのいずれかの信号がＯＲ回路４９に入力された場合には、ＦＥＴ４６がオンされて外部回路に異常を示す信号が信号出力端子Ｐ５から出力されて例えば警告ランプが点灯される。

（２）閾値設定
次に、異常電流検出回路１３における閾値電流の設定について説明する。

図３は、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓと、センスＭＯＳＦＥＴ１６に流れるセンス電流Ｉｓとの関係を示す図である。横軸は、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓの大きさを示し、縦軸はセンス電流Ｉｓ及び基準電流Ｉｒの大きさを示す。ラインＬ１は、負荷抵抗によって定まるセンス電流Ｉｓの変化を示す負荷線であり、ラインＬ２はセンスＭＯＳＦＥＴ１６のオン抵抗により定まるセンス電流Ｉｓの変化を示すオン抵抗線である。

負荷５０が正常状態にあって、パワーＭＯＳＦＥＴ１５がオンすると、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｓの安定点は、負荷線Ｌ１とオン抵抗線Ｌ２との交点Ａとなる。即ち、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｓの値は、パワーＭＯＳＦＥＴ１５のオン状態が維持されるのに伴って、点Ｂから、負荷線Ｌ１に沿って変化し、安定点（交点Ａ）に到達した時点で安定する。

しかしながら、負荷５０が短絡しているなどの異常事態が発生している場合、起動時に点Ｂから出発しても、その負荷５０での電圧降下が極めて少ないため、パワーＭＯＳＦＥＴ１５のソース電圧Ｖｓはほとんど上昇しない。即ち、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧があまり変化しない状態で、パワーＭＯＳＦＥＴ１５を流れる電流Ｉｄが急激に上昇してしまい、対応して、線Ｌ３に示すようにセンス電流Ｉｓが点Ｂから出発して急激に上昇することとなる。

仮に、一定値として設定されている閾値電流をセンス電流Ｉｓが上回ったときに、これを電流異常として検出する構成とすると、その閾値電流は安定点Ａよりも高い値として設定しなくてはならないから、ソース電圧Ｖｓが低く、ドレイン−ソース間電圧Ｖｄｓが高い段階では、電流異常を検出するまでに時間を要する。したがって、電流異常を迅速に検出するには、ドレイン−ソース間電圧Ｖｄｓが高い領域では閾値電流が低く、Ｖｄｓが低くなった領域では閾値電流が高くなることが望ましい。

そこで、本実施形態では、図４の線Ｌ４に示すように、ドレイン−ソース間電圧Ｖｄｓに応じて基準電流Ｉｒ（ひいては、これにより決定される閾値電流Ｉａ，Ｉｂ）が、基本的に負荷線Ｌ１と同じ勾配で変化するように設定している。そして、基準電流Ｉｒの変化態様をこのような勾配とするため、本実施形態では、パワーＭＯＳＦＥＴ１５のソース端子Ｓに連なる負荷側出力端子Ｐ３と外部抵抗端子Ｐ４との間に第１外付け抵抗１２を接続する構成としている。これにより、基準電流Ｉｒ（＝Ｉｒｓ＋Ｉｒｂ）のうち第１外付け抵抗１２を流れる電流Ｉｒｓは、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧Ｖｄｓに応じて直線的に変化し、同電圧Ｖｄｓが高い領域で低く、電圧Ｖｄｓが低い領域で高くなるからである（図３の領域Ｃ）。

しかしながら、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧電圧Ｖｄｓが非常に高い領域（図３の領域Ｄ）では、ＦＥＴ２２のオン時のＶｄｓの影響により電流Ｉｒｓが流れず、電流異常の検出が不安定になる懸念がある。そこで、本実施形態では、電流Ｉｒｓにバイアス電流Ｉｒｂを加算し、これを基準電流Ｉｒとしている。これにより、パワーＭＯＳＦＥＴ１５のＶｄｓが非常に高い領域（図３の領域Ｄ）でも適切な閾値電流とすることができ、閾値電流を一定値とする場合と比較して遙かに適切な閾値電流として、迅速かつパワーＭＯＳＦＥＴ１５での電力損失が小さい状態での遮断が可能となる。

本実施形態では、最大負荷時におけるセンス電流Ｉｓの通常時（異常状態が発生していない場合）の負荷線Ｌ１を、Ｉｓ＝ｍ・Ｖｄｓ＋ｎ（ただし、ｍ、ｎは定数）で表した場合、第２閾値電流Ｉｂは、領域Ｃにおいて、Ｉｂ＝ｍ・Ｖｄｓ＋ｓ（ただし、ｓは定数）と設定される。領域ＤにおいてＩｂ＝ｓ（ただしｓは定数）と設定される。また、Ｉｂの勾配は、Ｖｓ／Ｒｓで定められるため、第１外付け抵抗１２の抵抗値Ｒｓを調整することにより、負荷線Ｌ１の勾配と閾値電流のラインＬ４の勾配を領域Ｃにおいて同一とすることができる。また、バイアスバイアス基準電流Ｉｒｂは、第２外付け抵抗１４の抵抗値Ｒｂを調整することにより設定できる。

なお、図３では、第２閾値電流Ｉｂの設定原理について説明したが、第１閾値電流Ｉａも同様に設定されることとなる。なお、第１閾値電流Ｉａは第２閾値電流Ｉｂに対して所定割合となる電流であるため、第１閾値電流Ｉａを示すラインは第２閾値電流Ｉｂを示すラインと相似形となる。
ところで、閾値電流Ｉａ，Ｉｂの設定精度は抵抗１２，１４の精度により定まる。このため、仮に、その抵抗１２，１４を半導体スイッチ装置１１の内部に作り込むとすると、半導体製造プロセスに起因して発生する大きな抵抗値のバラツキが直接的に閾値電流Ｉａ，Ｉｂの誤差要因として作用し、結局、異常検出の精度を低下させることになる。これに対して、本実施形態では、閾値設定用の抵抗１２，１４を半導体スイッチ装置１１の内部ではなく、その外部に外付け抵抗１２、１４として設けているから、半導体製造プロセスによって抵抗を作る場合に比べて格段に高い精度の外付け抵抗を使用することができ、その分、高い精度で閾値電流Ｉａ，Ｉｂを設定することができる。なお、閾値電流Ｉａ，Ｉｂがばらつくことは、図３の線Ｌ４が例えば２本の破線Ｌ４’の間でばらつくことを意味する。

このように本実施形態では、閾値電流Ｉａ、Ｉｂを精度高く設定できる一方で、カレントミラー回路によってセンス電流Ｉｓを精度高く反映したばらつきの少ないミラー電流Ｉｓ”が生成され（破線Ｌ１’にて示されるばらつき幅を参照）、これが閾値電流Ｉａ、Ｉｂと比較されることとなるため、精度の高い電流同士の比較が可能となり、異常検出の精度が極めて高くなる。そして、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓの増減に応じて増減するように閾値電流Ｉａ、Ｉｂを設定できるため（より詳しくは、大部分の領域において、閾値電流のラインＬ４が負荷線Ｌ１の勾配とほぼ同勾配となるように設定され、それ以外の領域についても、適切な閾値電流が定められるため）、全ての領域において一律に一定レベルの閾値を設定するような構成と比較して、短絡が生じた場合に、センス電流のレベルが即座に閾値電流レベルに達することとなり、迅速な保護を図ることができる。

（３）保護用論理回路
図４には、保護用論理回路４０の構成が示されている。この保護用論理回路４０は、正常時には、チャージポンプ回路４１を駆動させ、このチャージポンプ回路４１は昇圧した電圧をパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間に与えてオンして通電状態にさせるように動作する。一方、保護用論理回路４０は、上記第１異常信号ＯＣ、第２異常信号ＳＣを受けた異常検出時には、チャージポンプ回路４１をオフさせるとともに、ターンオフ回路４２を駆動させる制御信号Ｓ４を出力し、これにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間の電荷を放電して遮断動作させる過電流保護回路及び負荷保護回路として機能する。

保護用論理回路４０は、オシュレータ７２（ＯＳＣ）、Ｎｂｉｔカウンタ回路７０、Ｍｂｉｔカウンタ回路７１、ＮＯＲ回路７６及びＡＮＤ回路７７等を含んで構成されている。このうち、ＮＯＲ回路７６には、第１異常信号ＯＣ、第２異常信号ＳＣが入力される。そして、このＮＯＲ回路７６からの信号Ｓ５と、Ｎｂｉｔカウンタ回路７０からそのカウンタが初期値（Ｎ＝０）のときに出力される信号Ｓ６とがＡＮＤ回路７７に入力され、このＡＮＤ回路７７からのリセット信号ＲＳＴ３がオシュレータ７２及びＮｂｉｔカウンタ回路７０に与えられて初期化されるようになっている。

このような構成により、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ又は第２異常信号ＳＣを受ける前は、リセット状態で待機する。そして、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、第１異常信号ＯＣ又は第２異常信号ＳＣを受けたときにリセット状態が解除され、Ｎｂｉｔカウンタ回路７０がオシュレータ７２の発振周波数に応じたタイミングでＮｂｉｔ分の時間（本実施形態では例えば１０ｍｓ）のカウントを開始し、Ｎｂｉｔ分カウントした後にリセットされ再びＮｂｉｔ分のカウントを開始する。また、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ及び第２異常信号ＳＣのいずれも受けておらず、かつ、Ｎｂｉｔカウンタ回路７０のカウンタがゼロになっているときにリセットされるようになっている。従って、Ｎｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ又は第２異常信号ＳＣを一旦受けると、その後、再度第１異常信号ＯＣ又は第２異常信号ＳＣを受けるかどうかにかかわらず、Ｎｂｉｔ分カウントアップするまでカウントを継続する。

また、Ｎｂｉｔカウンタ回路７０は、ｋ（＜Ｎ）ｂｉｔ分カウント（本実施形態では例えば５００μｓ）したときに出力信号Ｓ８を出力する。そして、ＡＮＤ回路７９は、この出力信号Ｓ８と、第２異常信号ＳＣとが与えられるようになっている。要するに、ＡＮＤ回路７９は、保護用論理回路４０に第２異常信号ＳＣが入力されてＮｂｉｔカウンタ回路７０がカウントを開始したときは、ｋ（＜Ｎ）ｂｉｔ分カウント後に出力信号Ｓ９を出力する。

更に、Ｎｂｉｔカウンタ回路７０は、ｈ（ｋ＜ｈ＜Ｎ）ｂｉｔ分カウント（本実施形態では例えば２ｍｓ）したときに出力信号Ｓ２を出力する。そして、ＡＮＤ回路７８は、この出力信号Ｓ２と、第１異常信号ＯＣとが与えられるようになっている。要するに、ＡＮＤ回路７８は、保護用論理回路４０に第１異常信号ＯＣが入力されてＮｂｉｔカウンタ回路７０がカウントを開始したときは、ｈ（ｋ＜ｈ＜Ｎ）ｂｉｔ分カウント後に出力信号Ｓ７を出力する。

Ｍｂｉｔカウンタ回路７１は、Ｎｂｉｔカウンタ回路７０がオーバフロー（Ｎｂｉｔ分カウントアップ）した回数をＭｂｉｔ分カウントするものである。そして、Ｍｂｉｔカウンタ回路７１は、例えば、制御信号Ｓ１が入力端子に入力された時（例えば負荷駆動信号が入力された時）にリセット信号ＲＳＴ２を受けてカウンタがリセットされ、常にはローレベルの出力信号Ｓ３を出力し、オーバフロー（Ｍｂｉｔ分カウントアップ）したときに反転したハイレベルの出力信号Ｓ３を出力するように動作する。つまり、Ｍｂｉｔカウンタ回路７１は、制御信号Ｓ１が入力端子に入力された時（例えば負荷駆動信号が入力された時）のリセット信号ＲＳＴ２を受けたときのみカウンタがリセットされるようになっている。

また、保護用論理回路４０は、チャージポンプ回路４１に制御信号Ｓ４を与えてオンオフ動作させるＲＳ−ＦＦ７４（ＲＳフリップフロップ）を有している。このＲＳ−ＦＦ７４は、セット端子ＳにＯＲ回路７３からのセット信号ＳＥＴが入力され、リセット端子Ｒにリセット信号ＲＳＴ１が入力され、出力端子Ｑにチャージポンプ回路４１及びターンオフ回路４２のそれぞれ入力端子が接続されている。

ＲＳ−ＦＦ７４は、リセット状態で出力端子Ｑからローレベルの制御信号Ｓ４を出力してチャージポンプ回路４１をオンしターンオフ回路４２をオフすることにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、チャージポンプ回路４１からの昇圧された電圧信号を受けて通電状態となる。そして、このリセット状態でセット信号ＳＥＴが入力されることでチャージポンプ回路４１がオフしターンオフ回路４２がオンし、これにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、各ゲートーソース間の電荷が放電され遮断動作に切り替わり、オフする。

ＯＲ回路７３は、上記ＡＮＤ回路７８からの出力信号Ｓ７が入力されるとともに、ＡＮＤ回路７９からの出力信号Ｓ９が入力される。従って、ＯＲ回路７３は、過電流状態の検出（第１異常信号ＯＣ出力）時から２ｍｓ経過後、又は、短絡状態の検出（第２異常信号ＳＣ出力）時から５００μｓ経過後に、ＲＳ−ＦＦ７４にセット信号ＳＥＴを与える。

また、ＡＮＤ回路７５は、Ｍｂｉｔカウンタ回路７１からの出力信号Ｓ３を反転した信号が入力されるとともに、リセット信号ＲＳＴ１が入力される。つまり、ＡＮＤ回路７５は、Ｍｂｉｔカウンタ回路７１からローレベルの出力信号を受けているときは、リセット信号ＲＳＴ１を有効化させてＲＳ−ＦＦ７４のリセット端子Ｒに与える一方で、Ｍｂｉｔカウンタ回路７１からハイレベルの出力信号を受けたときには、リセット信号ＲＳＴ１を無効化させてＲＳ−ＦＦ７４のリセット端子Ｒにリセット信号ＲＳＴ１を与えないようにする有効化手段として機能する。

次に、リセット信号ＲＳＴ１は、制御信号Ｓ１が入力端子に入力された時、又は、Ｎｂｉｔカウンタ回路７０のカウンタが初期値（Ｎ＝０）の時に出力される。

（動作）
＜短絡異常の発生時＞
以上の構成により、保護用論理回路４０は、制御信号Ｓ１が入力端子に入力された時にＲＳ−ＦＦ７４によってパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６をオンして通電状態とし、例えば、第２異常信号ＳＣを受けたときに、Ｎｂｉｔカウンタ回路７０がカウントを開始し、そのＮｂｉｔカウンタ回路７０がｋカウントし、かつ、短絡状態が継続したときにＲＳ−ＦＦ７４がセット状態となりパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６をオフして強制的に遮断動作をさせる。第２異常信号ＳＣを受けてから前記遮断動作を行うまでの時間は本発明の基準オン時間に相当し、ここでは５００μｓである。

このときの遮断動作は、自己復帰可能な遮断動作（以後、「一次遮断動作」ということがある）である。即ち、Ｎｂｉｔカウンタ回路７０がオーバフローしてカウントがゼロに初期化されたときにリセット信号ＲＳＴ１が出力され、このリセット信号ＲＳＴ１は、ＡＮＤ回路７５において有効化される。従って、これによりＲＳ−ＦＦ７４はリセット状態に変移してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６を通電状態に復帰させる。

そして、この通電状態に復帰したときに、負荷５０が未だ短絡状態となっていれば、保護用論理回路４０が第２異常信号ＳＣを受けたときには、再び上述の一次遮断動作を実行する。従って、短絡状態が解消されない限り、ＲＳ−ＦＦ７４は、図５（Ａ）に示すように、５００μｓの時間幅（パルス幅）のハイレベル信号（パワーＭＯＳＦＥＴ１５等をオンして通電状態とする信号）を１０ｍｓ周期で出力する制御信号Ｓ４（デューティ比５％）をチャージポンプ回路４１を通してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートＧに与えて強制的にオンオフ動作を実行することになる。なお、前記一次遮断動作が実行されている時間は本発明の基準オフ時間に相当し本実施形態では９．５ｍｓであり、前述の基準オン時間と基準オフ時間との和が上述の１周期（１０ｍｓ）に相当する。

そして、Ｍｂｉｔカウンタ回路７１は、この強制オンオフ動作の実行回数、つまり、Ｎｂｉｔカウンタ回路７０がオーバフローした回数をカウントしＭ回になったときに、ハイレベルの出力信号を出力する。これにより、ＡＮＤ回路７５は、リセット信号ＲＳＴ１を無効化させ、次にＮｂｉｔカウンタ回路７０がオーバフローしてもＲＳ−ＦＦ７４はリセット状態に変移しなくなる。このときの遮断動作は、自己復帰不能な遮断動作である（以後、これを「二次遮断動作」ということがある）。

＜過電流異常の発生時＞
一方、保護用論理回路４０は、第１異常信号ＯＣを受けたとき、Ｎｂｉｔカウンタ回路７０がカウントを開始し、そのＮｂｉｔカウンタ回路７０がｈカウントし、かつ、過電流状態が継続したとき（２ｍｓ後）に、上記１次遮断動作を実行する。その後、Ｎｂｉｔカウンタ回路７０がオーバフローしてカウントがゼロに初期化されたときにリセット信号ＲＳＴ１が出力され、ＲＳ−ＦＦ７４はリセット状態に変移してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６を通電状態に復帰させる。続いて、この通電状態に復帰したときに、未だ過電流状態となっており、保護用論理回路４０が第１異常信号ＯＣを受けたときには、再び上記１次遮断動作を実行する。従って、過電流状態が解消されない限り、ＲＳ−ＦＦ７４は、図５（Ｂ）に示すように、２ｍｓの時間幅（パルス幅）のハイレベル信号を１０ｍｓ周期で出力する制御信号Ｓ４（デューティ比２０％）をチャージポンプ回路４１を通してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートＧに与えて強制オンオフ動作を実行する。

そして、やはり、この強制オンオフ動作の実行回数、つまり、Ｎｂｉｔカウンタ回路７０がオーバフローした回数をカウントしＭ回になったときに、Ｍｂｉｔカウンタ回路７１はハイレベルの出力信号を出力する。これにより、ＡＮＤ回路７５は、リセット信号ＲＳＴ１を無効化させ、次にＮｂｉｔカウンタ回路７０がオーバフローしてもＲＳ−ＦＦ７４はリセット状態に変移しなくなる上記２次遮断動作を実行する。

＜閾値電流値と、デューティ比の定め方＞
次に、過電流異常時における第１閾値電流値Ｉａ及び強制オンオフ動作の第１デューティ比Ｄ（Ｄａ）、短絡異常時における第２閾値電流値Ｉｂ及び強制オンオフ動作の第２デューティ比Ｄ（Ｄｂ）の定め方について説明する。

図６は、本実施形態の電力供給制御装置１０に接続され得る外部回路における電線の発煙特性を示すグラフであり、任意の一定電流を一時的に電線に流したときに、当該電線の被覆材が発煙するまでの時間と電流の値との関係を示している。

同グラフ中、Ｉstdは定格電流であり、Ｉoは電線における発熱と放熱のバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉoよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと発煙までの時間とが略反比例関係となる。本実施形態のように、電流異常検出時に強制オンオフ制御してパワーＭＯＳＦＥＴ１５等をデューティ比制御する場合には、上記熱平衡状態における平衡時限界電流Ｉoを基準に、各閾値電流値及びデューディ比を考える必要がある。

ここで、一定の平衡時限界電流Ｉoを与えて電線が溶断するまでの時間ｔ１の総発熱量は、平衡時限界電流Ｉoの２乗に比例し、デューティ比Ｄの電流を与えた場合の最大許容電流レベルＩmaxは、次の式１から求めることができる。

Ｉmax＝Ｉo／√Ｄ
従って、異常電流検出回路１３における第１閾値電流値Ｉａ及び第２閾値電流値Ｉｂは、パワーＭＯＳＦＥＴ１５に流れる電流がこの最大許容電流レベルＩmax以下となるように設定する必要がある。また、突入電流が流れる負荷の場合には、各閾値電流Ｉａ，Ｉｂは突入電流が流れるときのセンス電流Ｉｓよりも大きい値に設定することが望ましい。少なくとも第２閾値電流値Ｉｂは突入電流に対応する値よりも大きい値にすべきである。この点を考慮して、本実施形態では、過電流異常について第１デューティ比Ｄａを２０％とし、第１閾値電流値Ｉａの最大値は上記数式１から導出されるＩmax以下の値に設定されている。また、短絡異常について第２デューティ比Ｄｂを５％とし、第２閾値電流値Ｉｂの最大値は上記数式１から導出されるＩmax以下の値に設定されている。

しかも、過電流異常時と短絡異常時とで強制オンオフ動作の１周期時間を同じ１０ｍｓとしているので、カウンタの構成が極めて簡単になる。かつ、第１閾値電流値Ｉａ２に第１デューティ比Ｄａを乗じた値と、第２閾値電流値Ｉｂ２に第２デューティ比Ｄｂを乗じた値とが等量になるように、第１閾値電流値Ｉａと第２閾値電流値Ｉｂとが調整されている。なお、各デューティ比の調整は、前述のＮｂｉｔカウンタ回路７０が出力信号Ｓ２，Ｓ８を出力するカウント数ｋ、ｈを変更することにより行うことができる。

なお、電力供給制御装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、したがって望ましい閾値電流もそれに対応して異なってくるが、閾値電流の調整は、前述した第１外付け抵抗１２、１４の抵抗値を変更することにより容易に行うことができる。

そして、Ｍｂｉｔカウンタ回路７１のカウント数Ｍ（回数閾値）は、平衡時限界電流Ｉo（定電流）の溶断時間ｔ１と、上記１回の強制オンオフ動作時の強制オンオフ時間（オン時間及びオフ時間の合計時間）との除算によって求めることができる。つまり、強制オンオフ動作が繰り返し行われた場合の積算オン時間が、上記平衡時限界電流Ｉo（定電流）の溶断時間ｔ１を超えない範囲でカウント数Ｍを定めればよいのである。

このように、過電流異常時と短絡異常時とで、同一周期で、かつ、各電流異常毎の閾値電流値（Ｉａ，Ｉｂ）に応じたデューティ比（Ｄａ，Ｄｂ）で強制オンオフ動作を実行することで、いずれの電流異常が発生しても、共通のＭｂｉｔカウンタ回路７１のカウンタ数に基づいて２次遮断動作を実行できるのである。即ち、本実施形態に係る電力供給制御装置１０は、電流異常を検出して自己復帰可能な１次遮断動作を行う自己保護機能を有するとともに、その電流異常によって電線等に熱量が蓄積されて焼損する前に自己復帰不能な２次遮断動作を行うヒューズ機能（外部回路保護機能）を有するのである。

なお、自己復帰不能な２次遮断動作が行われた後には、リセットスイッチ５２をいったん開放して再投入すると、入力Ｉ／Ｆ回路４５に設けたリセット信号発生回路（図示せず）からＭｂｉｔカウンタ回路７１にリセット信号ＲＳＴ２が与えられることで、初期状態に戻ってパワーＭＯＳＦＥＴ１５が通電状態に戻る。すなわち、その入力Ｉ／Ｆ回路４５が負荷保護回路における半導体スイッチ素子の遮断状態を解除して通電状態に復帰させるためのリセット回路として機能する。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）上記実施形態では、２つの電流異常（短絡異常、過電流異常）に対応して２つの閾値電流値Ｉａ，Ｉｂを設けた構成としたが、これに限らず、１つ又は３つ以上の電流異常に対して複数レベルの閾値電流値を設けて、各電流異常を検出する構成であってもよい。

（２）上記実施形態では、短絡異常時と過電流異常時とで強制オンオフ動作時の各閾値電流値×デューティ比を等量として、１つのＭｂｉｔカウンタ回路７１で積算して外部回路保護（ヒューズ）機能を実行させる構成としたが、これに限らず、各電流異常について、その閾値電流値とデューティ比とに基づきその強制オンオフ動作時間を独立的に積算する構成であってもよい。この場合には、Ｍｂｉｔカウンタ回路７１に相当するカウンタ手段が複数必要となる。また、実際の強制オンオフ動作時間を積分回路等を用いて積算する構成であってもよい。

（３）１次遮断動作や２次遮断動作の実行を外部に報知する報知手段としては、例えばパワーＭＯＳＦＥＴ１５またはセンスＭＯＳＦＥＴ１６のソース電位レベルに基づき信号出力する構成が考えられる。但し、この場合、その信号出力のための信号ラインが新たに必要となる。

（４）上記実施形態では、強制オンオフ動作が連続したか、途中で中断したかにかかわらず、その全体の強制オンオフ動作時間（Ｎｂｉｔカウンタ回路７０がオーバフロー（Ｎｂｉｔ分カウントアップ）した回数）を積算し、この積算量が所定の積算閾値に達したときに２次遮断動作する構成であったが、これに限られない。即ち、強制オンオフ動作が連続した連続積算強制オンオフ動作時間（連続カウントアップ回数）が所定の積算閾値に達したときに２次遮断動作する構成であってもよい。

（５）また、過電流状態また短絡状態下における１次遮断動作から通電状態に復帰させるタイミングで一定であっても一定でなくてもよい。

（６）上記実施形態では、バイアス電流Ｉｒｂを流すための定電圧回路はツェナーダイオード３８を利用して構成したが、これに限らず、ゲート−ドレインを共通に接続してダイオード接続としたＦＥＴを利用して定電圧を作り出してもよい。この場合には、より低い電圧（すなわち、より小さなバイアス電流Ｉｒｂ）を得ることができる。

（７）上記実施形態では、電流検出手段としてセンスＭＯＳＦＥＴ１６を使用したが、半導体スイッチに流れる電流量を直接検出するものだけでなく、間接的に検出するものであってもよい。例えば、下記の（ａ）〜（ｃ）の構成が含まれる。

（ａ）半導体スイッチの出力に連なるシャント抵抗を設けて、このシャント抵抗の負荷電圧に基づき半導体スイッチの電流量を検出する構成。

（ｂ）半導体スイッチの出力端子（例えばＭＯＳ−ＦＥＴの場合はソース電極）の電圧レベルに基づき半導体スイッチの電流量を検出する構成。
（ｃ）半導体スイッチのオン抵抗（例えばＭＯＳ−ＦＥＴの場合は通電時におけるドレイン−ソース間の抵抗値）に基づき半導体スイッチの電流量を検出する構成。

Claims (8)

1. 電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スイッチ素子と、この半導体スイッチ素子に流れる電流を検出する電流検出素子と、前記電流検出素子からの信号を処理することで前記半導体スイッチ素子に流れる電流が所定の閾値電流を越えている場合に異常電流信号を出力する異常電流検出回路と、前記異常電流信号が出力されてからの経過時間が所定の基準オン時間に達したことを条件に、所定の基準オフ時間だけ前記半導体スイッチ素子の遮断動作を行わせた後、通電状態に復帰させる過電流保護回路と、この過電流保護回路における前記半導体スイッチ素子の遮断・復帰の繰り返しに伴う前記基準オン時間及び基準オフ時間の双方の和の積算時間又は前記遮断動作の回数を計測し、それが所定値に達したことを条件に前記半導体スイッチ素子の遮断動作を行わせる負荷保護回路と、外部からの信号に基づき前記負荷保護回路における前記半導体スイッチ素子の遮断状態を解除して通電状態に復帰させるためのリセット回路とを備えた電力供給制御装置。
2. 前記半導体スイッチ素子はパワーＦＥＴであると共に、前記電流検出素子は前記パワーＦＥＴに流れる負荷電流に対し所定関係のセンス電流が流れるセンスＦＥＴとされ、前記異常検出回路は、前記センス電流と所定の閾値電流とに基づいて前記パワーＦＥＴに流れる電流の異常検出を行う構成とされている請求の範囲第１項記載の電力供給制御装置。
3. 前記異常電流検出回路における前記閾値電流を決定する外付け抵抗を接続するための一対の外部端子が設けられている請求の範囲第２項記載の電力供給制御装置。
4. 前記外付け抵抗を接続する前記外部端子の一方は前記パワーＦＥＴを負荷に接続するための負荷側出力端子と共通にされ、前記外部端子の他方には前記負荷側出力端子の電位に応じた電流を流すことで前記閾値電流が前記負荷側出力端子の電位に応じて変化する構成とされている請求の範囲第３項記載の電力供給制御装置。
5. 前記異常電流検出回路には値が異なる複数の閾値電流が設定されており、その閾値電流が大きい値である程、前記過電流保護回路における前記基準オン時間が短く設定されている請求の範囲第４項記載の電力供給制御装置。
6. 前記異常電流信号が出力されてから、前記半導体スイッチ素子の遮断後に通電状態に復帰するまでの周期は、前記閾値電流の値にかかわらず同一とされている請求の範囲第５項記載の電力供給制御装置。
7. 前記パワーＦＥＴと、前記センスＦＥＴと、前記異常電流検出回路と、がワンチップ又は複数チップでワンパッケージ内に収容されている請求の範囲第６項記載の電力供給制御装置。
8. 更に、前記過電流保護回路、前記負荷保護回路及び前記リセット回路がワンチップ又は複数チップでワンパッケージ内に収容されている請求の範囲第７項記載の電力供給制御装置。

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