JPWO2005081389A1 - 多相同時スイッチング防止回路、ｐｗｍインバータ装置及びその駆動方法 - Google Patents
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Abstract
多相同時スイッチングを防止することにより、スイッチング素子の端子間に高いサージ電圧が印加されないＰＷＭインバータ装置を提供する。ＰＷＭ信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、各相の入力信号の立ち上がりに応じて、それぞれ所定の期間において他相の入力信号の立ち上がりを遮蔽するための遮蔽パルスを発生させる遮蔽パルス発生手段と、他相の前記遮蔽パルス発生回路からの複数の遮蔽パルスの論理和を遮蔽期間とする信号を出力する遮蔽信号形成手段と、一相の入力信号を受けて、その立ち上がりを前記遮蔽信号形成回路からの出力信号の遮蔽期間の終了まで遅らせた信号を出力する信号遮蔽手段と、前記信号遮蔽回路からの出力信号を外部に出力する複数の出力手段とを備える同時スイッチング防止回路（１００）がゲート駆動回路（３）と３相ＰＷＭ信号発生回路（１）との間に挿入されている。
Description
この発明は、パルス幅変調（ＰＷＭ）信号により直流電力を交流電力に変換するインバータ装置に関し、特に多相同時スイッチングを防止する回路または機能を有するインバータ装置に関するものである。
以下に、従来の３相ＰＷＭインバータ装置の一構成例について図面を参照しながら説明する。
図２０の破線内部は従来の３相交流モータを駆動制御するための３相ＰＷＭインバータ装置の構成を示す回路ブロック図である（例えば、特開平７−２９８６３３号公報第２−３頁、第４図参照）。周知のように３相交流モータはＵ相、Ｖ相、Ｗ相と呼ばれる３つの相を持っている。これら３相をインバータ素子で駆動する場合、制御回路は各相それぞれのＰＷＭ信号を出力して制御を行う。３相ＰＷＭ信号発生回路１はモータ２に供給する３相交流電圧波形（ＰＷＭ波形）の基本周波数と実効電圧値に基きＰＷＭ信号を出力しており、その出力信号は６つのゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆにそれぞれ伝えられ、さらにその出力がスイッチング素子である６つの絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと呼ぶ）４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆのゲート端子に接続されている。それぞれのＩＧＢＴには、６つのダイオード５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが逆並列の接続されている。主電源６はモータ２に電力を供給する直流電源であり、実際にはＡＣ１００Ｖを整流平滑したＤＣ１４０Ｖ程度あるいはＡＣ２００Ｖを整流平滑したＤＣ２８０Ｖ程度の電源が一般的であるが、図面上では簡略化して電池記号にて表記している。主電源６にはコンデンサ７が並列に接続されている。ハイサイドのＩＧＢＴ４ａ，４ｂ，４ｃのコレクタ端子は主電源６の正極側端子に、ローサイドのＩＧＢＴ４ｄ，４ｅ，４ｆのエミッタ端子は主電源６の負極側端子にそれぞれ接続されている。また、ＩＧＢＴ４ａのエミッタ端子はＩＧＢＴ４ｄのコレクタ端子と接続され、その接続点部分からモータ２に接続される出力端子Ｕが配線されている。同様にＩＧＢＴ４ｂのエミッタ端子はＩＧＢＴ４ｅのコレクタ端子と接続され、その接続点部分からモータ２に接続される出力端子Ｖが配線されて、ＩＧＢＴ４ｃのエミッタ端子はＩＧＢＴ４ｆのコレクタ端子と接続され、その接続点部分からモータ２に接続される出力端子Ｗが配線されている。
このような構成の３相ＰＷＭインバータ装置の動作を図２１を用いて説明する。図２１は前記３相ＰＷＭ信号発生回路１の動作を示す信号波形図である。３相ＰＷＭ信号発生回路１は、モータ２に供給する３相交流電圧波形の基本周波数と実効電圧に基き、互いに１２０度ずつ位相のずれた３相正弦波の変調波信号ＥＵ，ＥＶ，ＥＷを作成し、これらと三角波の搬送波信号ＥＣとを比較して前記ゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆに与えるＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０、ＵＮ０、ＶＮ０、ＷＮ０を生成する（図２１ではＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０のみ図示）。ここでハイサイドを駆動するＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０とローサイドを駆動するＰＷＭ信号ＵＮ０、ＶＮ０、ＷＮ０とはそれぞれが互いに論理反転の関係にあり、これによりハイサイドのＩＧＢＴ４ａ，４ｂ，４ｃとローサイドのＩＧＢＴ４ｄ，４ｅ，４ｆが対応するもの同士で交互にオンオフ動作を行う。このことにより出力端子Ｕ，Ｖ，Ｗが主電源６の正極側端子と負極側端子とに交互にスイッチして、それらに接続されたモータ２が駆動する。実際には、ハイサイドを駆動するＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０とローサイドを駆動するＰＷＭ信号ＵＮ０、ＶＮ０、ＷＮ０とは単純な論理反転の関係ではなく、スイッチング動作の過渡期に上下のアームが同時にオン状態となり負荷短絡を起こすことを防止するために、デッドタイムが設けられるのが通常であるが、本発明の本質には関わらないので省略する。
図２０の破線内部は従来の３相交流モータを駆動制御するための３相ＰＷＭインバータ装置の構成を示す回路ブロック図である（例えば、特開平７−２９８６３３号公報第２−３頁、第４図参照）。周知のように３相交流モータはＵ相、Ｖ相、Ｗ相と呼ばれる３つの相を持っている。これら３相をインバータ素子で駆動する場合、制御回路は各相それぞれのＰＷＭ信号を出力して制御を行う。３相ＰＷＭ信号発生回路１はモータ２に供給する３相交流電圧波形（ＰＷＭ波形）の基本周波数と実効電圧値に基きＰＷＭ信号を出力しており、その出力信号は６つのゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆにそれぞれ伝えられ、さらにその出力がスイッチング素子である６つの絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと呼ぶ）４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆのゲート端子に接続されている。それぞれのＩＧＢＴには、６つのダイオード５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが逆並列の接続されている。主電源６はモータ２に電力を供給する直流電源であり、実際にはＡＣ１００Ｖを整流平滑したＤＣ１４０Ｖ程度あるいはＡＣ２００Ｖを整流平滑したＤＣ２８０Ｖ程度の電源が一般的であるが、図面上では簡略化して電池記号にて表記している。主電源６にはコンデンサ７が並列に接続されている。ハイサイドのＩＧＢＴ４ａ，４ｂ，４ｃのコレクタ端子は主電源６の正極側端子に、ローサイドのＩＧＢＴ４ｄ，４ｅ，４ｆのエミッタ端子は主電源６の負極側端子にそれぞれ接続されている。また、ＩＧＢＴ４ａのエミッタ端子はＩＧＢＴ４ｄのコレクタ端子と接続され、その接続点部分からモータ２に接続される出力端子Ｕが配線されている。同様にＩＧＢＴ４ｂのエミッタ端子はＩＧＢＴ４ｅのコレクタ端子と接続され、その接続点部分からモータ２に接続される出力端子Ｖが配線されて、ＩＧＢＴ４ｃのエミッタ端子はＩＧＢＴ４ｆのコレクタ端子と接続され、その接続点部分からモータ２に接続される出力端子Ｗが配線されている。
このような構成の３相ＰＷＭインバータ装置の動作を図２１を用いて説明する。図２１は前記３相ＰＷＭ信号発生回路１の動作を示す信号波形図である。３相ＰＷＭ信号発生回路１は、モータ２に供給する３相交流電圧波形の基本周波数と実効電圧に基き、互いに１２０度ずつ位相のずれた３相正弦波の変調波信号ＥＵ，ＥＶ，ＥＷを作成し、これらと三角波の搬送波信号ＥＣとを比較して前記ゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆに与えるＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０、ＵＮ０、ＶＮ０、ＷＮ０を生成する（図２１ではＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０のみ図示）。ここでハイサイドを駆動するＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０とローサイドを駆動するＰＷＭ信号ＵＮ０、ＶＮ０、ＷＮ０とはそれぞれが互いに論理反転の関係にあり、これによりハイサイドのＩＧＢＴ４ａ，４ｂ，４ｃとローサイドのＩＧＢＴ４ｄ，４ｅ，４ｆが対応するもの同士で交互にオンオフ動作を行う。このことにより出力端子Ｕ，Ｖ，Ｗが主電源６の正極側端子と負極側端子とに交互にスイッチして、それらに接続されたモータ２が駆動する。実際には、ハイサイドを駆動するＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０とローサイドを駆動するＰＷＭ信号ＵＮ０、ＶＮ０、ＷＮ０とは単純な論理反転の関係ではなく、スイッチング動作の過渡期に上下のアームが同時にオン状態となり負荷短絡を起こすことを防止するために、デッドタイムが設けられるのが通常であるが、本発明の本質には関わらないので省略する。
上記の３相ＰＷＭインバータ装置の動作についてより詳細に説明する。３相ＰＷＭ信号発生回路１は、比較的周波数の高い搬送波信号ＥＣと各相ごとの所望の波形を表している比較的周波数の低い変調波信号ＥＵ，ＥＶ，ＥＷとを比較することにより、ＰＷＭ信号を生成している。具体的には、ある変調波信号の大きさが搬送波信号の大きさより大きければ、該変調波信号に対応した相のハイサイドのＩＧＢＴがスイッチオンとなり、同じ相のローサイドのＩＧＢＴがスイッチオフとなるようなＰＷＭ信号が３相ＰＷＭ信号発生回路１から出力される。搬送波信号が三角波の場合は、図２１に示されるように、搬送波の立下りが２つの変調波信号の交点に一致する瞬間が存在する。このような場合においては、ハイサイドの一致した２相のＩＧＢＴは同時にスイッチオンし、急激な電流変化を招き、その結果としてＩＧＢＴの端子間に高いサージ電圧が印加されることになる。このことは、反対側のアームの相当するダイオードがフリーホイーリング・モードである間に２つのＩＧＢＴが同時にスイッチオンする場合に、特に当てはまる。さらにこのことは図２２を参照することによっても説明することができる。図２２は、逆回復モードでのフリーホイーリングダイオードの電流変化率（ｄｉ／ｄｔ）の絶対値がより低い電流においてよる高くなる傾向を示している。図２２の意味するところは、２つのスイッチングＩＧＢＴにより運ばれる全電流に起因する２つの同時逆回復電流変化率の総和の絶対値が、１つのＩＧＢＴにより運ばれる同じ大きさの全電流に起因する同時逆回復電流変化率の絶対値より大きくなるということである。搬送波信号が鋸歯波の場合は、図２３に示されるように、さらに搬送波の立下りが３つの変調波信号の交点に一致する瞬間が存在する。このような場合には３相のＩＧＢＴが同時にスイッチオンすることとなる。
この発明は、上述のような課題を解決するためになされたもので、その目的は多相同時スイッチングを防止することにより、スイッチング素子の端子間に高いサージ電圧が印加されないＰＷＭインバータ装置を提供しようとするものである。
前記の目的を達成するために、本発明に係る多相同時スイッチング防止回路の実施の形態１は、ＰＷＭ信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、一相の入力信号の立ち上がり又は立ち下がりに同期して、それぞれ所定の期間において他相の入力信号の立ち上がりを遮蔽するための遮蔽パルスを発生させる遮蔽パルス発生手段と、他相の前記遮蔽パルス発生手段からの複数の遮蔽パルスの論理和により形成されるパルスのパルス幅を遮蔽期間とする遮蔽信号を出力する遮蔽信号形成手段と、上記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間の終了まで遅らせた信号を出力する信号遮蔽手段と、上記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、を備えることを特徴とする。
前記の目的を達成するために、本発明に係る多相同時スイッチング防止回路の実施の形態２は、ＰＷＭ信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、一相の入力信号と他相の入力信号とが所定の禁止期間内で同時に立ち上がること又は立ち下がることを検出し、その検出信号を出力する同時スイッチング検出手段と、上記同時スイッチング検出手段からの検出信号を受けて、所定の遮蔽期間を有する遮蔽信号を出力する遮蔽信号発生手段と、上記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間だけ遅らせた信号を出力する信号遮蔽手段と、上記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、を備えることを特徴とする。
上記のような構成としたため、スイッチング素子のスイッチングの結果として生じるスイッチング素子の端子間にかかるサージ電圧を低減でき、さらにはそのサージ電圧を含むスイッチング電圧とスイッチング電流との積であるスイッチング損失の低減を図ることができる。
この発明は、上述のような課題を解決するためになされたもので、その目的は多相同時スイッチングを防止することにより、スイッチング素子の端子間に高いサージ電圧が印加されないＰＷＭインバータ装置を提供しようとするものである。
前記の目的を達成するために、本発明に係る多相同時スイッチング防止回路の実施の形態１は、ＰＷＭ信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、一相の入力信号の立ち上がり又は立ち下がりに同期して、それぞれ所定の期間において他相の入力信号の立ち上がりを遮蔽するための遮蔽パルスを発生させる遮蔽パルス発生手段と、他相の前記遮蔽パルス発生手段からの複数の遮蔽パルスの論理和により形成されるパルスのパルス幅を遮蔽期間とする遮蔽信号を出力する遮蔽信号形成手段と、上記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間の終了まで遅らせた信号を出力する信号遮蔽手段と、上記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、を備えることを特徴とする。
前記の目的を達成するために、本発明に係る多相同時スイッチング防止回路の実施の形態２は、ＰＷＭ信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、一相の入力信号と他相の入力信号とが所定の禁止期間内で同時に立ち上がること又は立ち下がることを検出し、その検出信号を出力する同時スイッチング検出手段と、上記同時スイッチング検出手段からの検出信号を受けて、所定の遮蔽期間を有する遮蔽信号を出力する遮蔽信号発生手段と、上記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間だけ遅らせた信号を出力する信号遮蔽手段と、上記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、を備えることを特徴とする。
上記のような構成としたため、スイッチング素子のスイッチングの結果として生じるスイッチング素子の端子間にかかるサージ電圧を低減でき、さらにはそのサージ電圧を含むスイッチング電圧とスイッチング電流との積であるスイッチング損失の低減を図ることができる。
図１は本発明に係るＰＷＭインバータ装置の実施の形態１又は２の構成を示す回路ブロック図である。
図２は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例１を示す回路図である。
図３はラッチ回路の一例を示す回路図である。
図４はラッチ回路の真理値表を示す図である。
図５は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例１の動作を示すタイミングチャートである。
図６は従来の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。
図７は本発明の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。
図８は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例２を示す回路図である。
図９は本発明に係る同時スイッチング防止回路の実施の形態１にかかる第３の実施例を示す回路図である。
図１０は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例４を示す回路図である。
図１１は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例５を示す回路図である。
図１２は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例５の動作を示すタイミングチャートである。
図１３は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例６を示す回路図である。
図１４は本発明に係る同時スイッチング防止回路の実施の形態２にかかる実施例１を示す回路図である。
図１５は本発明に係る同時スイッチング防止回路の実施の形態２にかかる実施例１の動作を示すタイミングチャートである。
図１６は本発明に係る同時スイッチング防止回路の実施の形態２にかかる実施例２を示す回路図である。
図１７は本発明に係るＰＷＭインバータ装置の実施の形態３の構成を示す回路ブロック図である。
図１８は本発明に係る同時スイッチング防止回路の実施の形態３にかかる実施例１を示すフローチャートである。
図１９は本発明に係る同時スイッチング防止回路の実施の形態３にかかる実施例２を示すフローチャートである。
図２０は従来のＰＷＭインバータ装置の構成を示す回路ブロック図である。
図２１は三角波搬送波による３相ＰＷＭ信号発生回路の動作を示す信号波形図である。
図２２はフリーホイーリングダイオードの逆回復モードでの電流変化率と電流の関係を示したグラフである。
図２３は鋸歯波搬送波による３相ＰＷＭ信号発生回路の動作を示す信号波形図である。
図２は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例１を示す回路図である。
図３はラッチ回路の一例を示す回路図である。
図４はラッチ回路の真理値表を示す図である。
図５は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例１の動作を示すタイミングチャートである。
図６は従来の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。
図７は本発明の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。
図８は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例２を示す回路図である。
図９は本発明に係る同時スイッチング防止回路の実施の形態１にかかる第３の実施例を示す回路図である。
図１０は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例４を示す回路図である。
図１１は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例５を示す回路図である。
図１２は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例５の動作を示すタイミングチャートである。
図１３は本発明に係る同時スイッチング防止回路の実施の形態１にかかる実施例６を示す回路図である。
図１４は本発明に係る同時スイッチング防止回路の実施の形態２にかかる実施例１を示す回路図である。
図１５は本発明に係る同時スイッチング防止回路の実施の形態２にかかる実施例１の動作を示すタイミングチャートである。
図１６は本発明に係る同時スイッチング防止回路の実施の形態２にかかる実施例２を示す回路図である。
図１７は本発明に係るＰＷＭインバータ装置の実施の形態３の構成を示す回路ブロック図である。
図１８は本発明に係る同時スイッチング防止回路の実施の形態３にかかる実施例１を示すフローチャートである。
図１９は本発明に係る同時スイッチング防止回路の実施の形態３にかかる実施例２を示すフローチャートである。
図２０は従来のＰＷＭインバータ装置の構成を示す回路ブロック図である。
図２１は三角波搬送波による３相ＰＷＭ信号発生回路の動作を示す信号波形図である。
図２２はフリーホイーリングダイオードの逆回復モードでの電流変化率と電流の関係を示したグラフである。
図２３は鋸歯波搬送波による３相ＰＷＭ信号発生回路の動作を示す信号波形図である。
＜実施の形態１＞
以下、本発明に係るＰＷＭインバータ装置の実施の形態１における実施例１について図面を参照しながら説明する。図１の破線内部は本発明の実施の形態１における実施例１の３相ＰＷＭインバータ装置の構成を示す回路ブロック図であり、従来のＰＷＭインバータ装置の構成を示す回路ブロック図である図２０とほぼ同じ構成であるが、同時スイッチング防止回路１００がゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆと３相ＰＷＭ信号発生回路１との間に挿入されている点が異なる。ここで３相ＰＷＭ信号発生回路１の搬送波信号は三角波である。図２はこの同時スイッチング防止回路１００の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＵＰ０を受け取るＵ相ハイサイド入力端子１０１，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＶＰ０を受け取るＶ相ハイサイド入力端子１０２，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＷＰ０を受け取るＷ相ハイサイド入力端子１０３から構成される入力手段と、ゲート駆動回路３ａへ出力信号ＵＰ２を送り出すＵ相ハイサイド出力端子１０４，ゲート駆動回路３ｂへ出力信号ＶＰ２を送り出すＶ相ハイサイド出力端子１０５，ゲート駆動回路３ｃへ出力信号ＷＰ２を送り出すＷ相ハイサイド出力端子１０６から構成される出力手段とを備えている。この同時スイッチング防止回路１００は、３相ＰＷＭ信号発生回路１から受け取った各相のＰＷＭ信号に同時スイッチング防止のための信号処理を加えて、各相のゲート駆動回路に送り出す。
図２の回路において、ハイサイドのＵ相信号処理に関与する部分は、Ｕ相の信号遮蔽手段としてのＵ相ＮＯＴ回路１０７及びＵ相ラッチ回路１０８と、Ｕ相の遮蔽パルス発生手段としてのＵ相ワンショットパルス発生回路１０９と、Ｕ相の遮蔽信号形成手段としてのＵ相ＮＯＲ回路１１０とから構成されている。Ｕ相ハイサイド入力端子１０１からの配線は途中で分岐し、一方はＵ相ＮＯＴ回路１０７に、他方はＵ相ワンショットパルス発生回路１０９に接続されている。同様に、ハイサイドのＶ相信号処理に関与する部分は、Ｖ相の信号遮蔽手段としてのＶ相ＮＯＴ回路１１１及びＶ相ラッチ回路１１２と、Ｖ相の遮蔽パルス発生手段としてのＶ相ワンショットパルス発生回路１１３と、Ｖ相の遮蔽信号形成手段としてのＶ相ＮＯＲ回路１１４とから構成され、またハイサイドのＷ相信号処理に関与する部分は、Ｗ相の信号遮蔽手段としてのＷ相ＮＯＴ回路１１５及びＷ相ラッチ回路１１６と、Ｗ相の遮蔽パルス発生手段としてのＷ相ワンショットパルス発生回路１１７と、Ｗ相の遮蔽信号形成手段としてのＷ相ＮＯＲ回路１１８とから構成されている。
Ｕ相ハイサイド入力端子１０１からの配線は途中で分岐し、一方はＵ相ワンショットパルス発生回路１０９の入力に、他方はＵ相ＮＯＴ回路１０７の入力に接続されている。Ｕ相ワンショットパルス発生回路１０９の出力からの配線は途中で分岐し、一方はＶ相ＮＯＲ回路１１４の入力に、他方はＷ相ＮＯＲ回路１１８の入力に接続されている。Ｖ相ハイサイド入力端子１０２からの配線は途中で分岐し、一方はＶ相ワンショットパルス発生回路１１３の入力に、他方はＶ相ＮＯＴ回路１１１の入力に接続されている。Ｖ相ワンショットパルス発生回路１１３の出力からの配線は途中で分岐し、一方はＵ相ＮＯＲ回路１１０の入力に、他方はＷ相ＮＯＲ回路１１８の入力に接続されている。Ｗ相ハイサイド入力端子１０３からの配線は途中で分岐し、一方はＷ相ワンショットパルス発生回路１１７の入力に、他方はＷ相ＮＯＴ回路１１５の入力に接続されている。Ｗ相ワンショットパルス発生回路１１７の出力からの配線は途中で分岐し、一方はＵ相ＮＯＲ回路１１０の入力に、他方はＶ相ＮＯＲ回路１１４の入力に接続されている。Ｕ相ＮＯＴ回路１０７の出力からの配線はＵ相ラッチ回路１０８のＲ端子に接続され、Ｕ相ＮＯＲ回路１１０の出力からの配線はＵ相ラッチ回路１０８のＳ端子に接続され、Ｕ相ラッチ回路１０８のＱ端子からの配線はＵ相ハイサイド出力端子１０４に接続されている。Ｖ相ＮＯＴ回路１１１の出力からの配線はＶ相ラッチ回路１１２のＲ端子に接続され、Ｖ相ＮＯＲ回路１１４の出力からの配線はＶ相ラッチ回路１１２のＳ端子に接続され、Ｖ相ラッチ回路１１２のＱ端子からの配線はＶ相ハイサイド出力端子１０５に接続されている。Ｗ相ＮＯＴ回路１１５の出力からの配線はＷ相ラッチ回路１１６のＲ端子に接続され、Ｗ相ＮＯＲ回路１１８の出力からの配線はＷ相ラッチ回路１１６のＳ端子に接続され、Ｗ相ラッチ回路１１６のＱ端子からの配線はＷ相ハイサイド出力端子１０６に接続されている。図２にはハイサイドの同時スイッチング防止回路のみが示されている。ローサイドにも同様の同時スイッチング防止回路が存在するが、その回路構成はハイサイドと同じ回路構成となるので図示を省略した。なお、各ラッチ回路は、例えば図３で示されるような回路であって、図４の真理値表で示される動作をする回路である。
このような構成の同時スイッチング防止回路により２相同時スイッチングを回避しているが、その動作を図５を用いて説明する。図５は本発明に係る同時スイッチング防止回路の実施の形態１における実施例１の動作を示すタイミングチャートである。３相ＰＷＭ信号発生回路１から出力されたＵ相ＰＷＭ信号ＵＰ０、Ｖ相ＰＷＭ信号ＶＰ０、Ｗ相ＰＷＭ信号ＷＰ０は、それぞれＵ相入力端子１０１、Ｖ相入力端子１０２、Ｗ相入力端子１０３から本回路内に導入される。ここで、３相ＰＷＭ信号発生回路１の搬送波信号が三角波であるので、図５の前半に示されるように、時刻ｔ１でＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０の値が同時にロー（Ｌ）からハイ（Ｈ）に立ち上がる場合、即ちＵ相のスイッチング素子とＶ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路１０９に送られる。Ｕ相ワンショットパルス発生回路１０９はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ１の遮蔽パルスＵＰ１を発生させ、この遮蔽パルスＵＰ１はＶ相ＮＯＲ回路１１４とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ１＝０．５μｓとした。同様に、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路１１３に送られる。Ｖ相ワンショットパルス発生回路１１３はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ２の遮蔽パルスＶＰ１を発生させ、この遮蔽パルスＶＰ１はＵ相ＮＯＲ回路１１０とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ２＝１．０μｓとした。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路１１７に送られるが、値がＬからＨに立ち上がっていないため、Ｗ相ワンショットパルス発生回路１１７は遮蔽パルスＷＰ１を発生させることはない。
Ｕ相ＮＯＲ回路１１０は、Ｖ相からの遮蔽パルスＶＰ１とＷ相からの遮蔽パルスＷＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するが、この場合はＶ相遮蔽パルスＶＰ１のみが送られてきているので、反転されたＶ相遮蔽パルスＶＰ１をＵ相ラッチ回路１０８の端子Ｓに送ることになる。一方、本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は他の一部がＵ相ＮＯＴ回路１０７を経由して、反転された状態でＵ相ラッチ回路１０８の端子Ｒに送られる。Ｕ相ＮＯＴ回路１０７からの反転されたＵ相ＰＷＭ信号ＵＰ０とＵ相ＮＯＲ回路１１０からの反転されたＶ相遮蔽パルスＶＰ１とを受けて、Ｕ相ラッチ回路１０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、即ち図５に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号ＵＰ２をＵ相ハイサイド出力端子１０４に送り出す。同様に、Ｖ相ＮＯＲ回路１１４は反転されたＵ相遮蔽パルスＵＰ１をＶ相ラッチ回路１１２の端子Ｓに送り、一方、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０は他の一部がＶ相ＮＯＴ回路１１１を経由して、反転された状態でＶ相ラッチ回路１１２の端子Ｒに送られる。Ｖ相ラッチ回路１１２は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ１だけ遅れた信号、即ち図５に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＵ相遮蔽パルスＵＰ１がＨとなっている期間だけ遮蔽した出力信号ＶＰ２をＶ相ハイサイド出力端子１０５に送り出す。ここでＴ１＝Ｔ２であると遅延させた２つのＰＷＭ信号の立ち上がりが再度一致し同時スイッチングを回避できないので、本実施例のようにＴ１≠Ｔ２である必要がある。
次に図５の後半に示されるように、時刻ｔ２でまずＷ相ＰＷＭ信号ＷＰ０の値がＬからＨに立ち上がり、０．５μｓ未満の微小時間後にＵ相ＰＷＭ信号ＵＰ０の値がＬからＨに立ち上がる場合について考える。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０は、その一部がＷ相ワンショットパルス発生回路１１７に送られる。Ｗ相ワンショットパルス発生回路１１７はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ３の遮蔽パルスＷＰ１を発生させ、この遮蔽パルスＷＰ１はＵ相ＮＯＲ回路１１０とＶ相ＮＯＲ回路１１４とに送られる。本実施の形態においてはＴ３＝１．５μｓとした。一方、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０は他の一部がＷ相ＮＯＴ回路１１５を経由して、反転された状態でＷ相ラッチ回路１１６の端子Ｒに送られる。Ｗ相ＮＯＲ回路１１８は、この時点でＵ相遮蔽パルスＵＰ１またはＶ相遮蔽パルスＶＰ１を受けていないので、Ｗ相ラッチ回路１１６の端子ＳにＨ信号を出力する。これによりＷ相ラッチ回路１１６は、図４の真理値表に従い、Ｗ相ＰＷＭ信号ＷＰ０を遮蔽することなくそのまま出力信号ＷＰ２としてＷ相ハイサイド出力端子１０６に出力する。
微小時間後に本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は、その一部がＵ相ワンショットパルス発生回路１０９に送られる。Ｕ相ワンショットパルス発生回路１０９はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ１の遮蔽パルスＵＰ１を発生させ、この遮蔽パルスＵＰ１はＶ相ＮＯＲ回路１１４とＷ相ＮＯＲ回路１１８とに送られる。このとき、遮蔽パルスＵＰ１を受けたＷ相ＮＯＲ回路１１８はＷ相ラッチ回路１１６の端子ＳにＬ信号を出力するが、端子ＲがＬであるために、図４の真理値表に従いＷ相ラッチ回路１１６の端子Ｑは直前の状態を維持するため、出力信号ＷＰ２がＬに反転することはない。一方、本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は他の一部がＵ相ＮＯＴ回路１０７を経由して、反転された状態でＵ相ラッチ回路１０８の端子Ｒに送られる。Ｕ相ＮＯＴ回路１０７からの反転されたＵ相ＰＷＭ信号ＵＰ０とＵ相ＮＯＲ回路１１０からの反転されたＷ相遮蔽パルスＷＰ１とを受けて、Ｕ相ラッチ回路１０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりがＷ相ＰＷＭ信号ＷＰ０の立ち上がりより時間幅Ｔ３だけ遅れた信号、即ち図５に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号ＵＰ２をＵ相ハイサイド出力端子１０４に送り出す。
以上図５に基き２つの場合について本実施例の動作を説明したが、いずれの場合においても、スイッチオンの時間を遅らせ２相のスイッチングのタイミングにある時間差を設けたため、２相同時スイッチングが回避され該２相が少なくとも０．５μｓの時間間隔をおいてスイッチオンしていることが分かる。また、上記動作説明においては、前半部分はＵ相とＶ相の同時スイッチングの場合について、後半部分はＵ相とＷ相の微小時間差同時スイッチングの場合について説明したが、各相の信号処理部分の構成は同一であるため、他の同時スイッチング又は微小時間差同時スイッチングの場合でも同様の動作が実現することは言うまでもない。本実施の形態の動作をより概念的に説明すると、一相の入力信号がＬからＨへ立ち上がると、その立ち上がりに同期して、遮蔽パルス発生手段が他相に所定の時間幅の遮蔽パルスを送り出す。この遮蔽パルスは、その値がＨの期間において他相にスイッチオンの抑制を要求する信号となる。他相は遮蔽信号形成手段により複数の遮蔽パルスを受けてその論理和をとり、複数の遮蔽パルスのいずれかがＨとなっている期間（これを遮蔽期間と呼ぶことにする）においてその値がＨとなるような遮蔽信号を形成する。このとき必要であれば本実施の形態のように反転させた形で遮蔽信号を次の信号遮蔽手段に出力してもよい。この場合は遮蔽期間は遮蔽信号の値がＬの期間となる。さらに他相は信号遮蔽手段により、遮蔽信号形成手段からの遮蔽信号に基き、他相の入力信号の立ち上がりを遮蔽期間だけ遮蔽した出力信号を出力端子に送り出す。以上が本実施の形態における同時スイッチング防止の動作を要約したものである。
本実施の形態は上述のような構成・作用を有するため、２相同時スイッチングを回避でき、それによりスイッチング素子のスイッチングの結果として生じるスイッチング素子の端子間にかかるサージ電圧を低減でき、さらにはスイッチング損失の低減を図ることができる。図６は従来の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間（図２０参照）に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。図７は本実施の形態の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間（図１参照）に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。両図とも横軸は時間軸でスケールは２００ｎｓ／Ｄｉｖ、縦軸は上の波形が電圧でスケールは１００Ｖ／Ｄｉｖ、下の波形は電流でスケールは１００Ａ／Ｄｉｖである。図６と図７とを比較すると、２相同時スイッチング防止機能のない従来の３相ＰＷＭインバータ装置の場合（図６）は定常電圧３００Ｖに対し最大４０２Ｖのサージ電圧が印加されているが、２相同時スイッチング防止機能のある本実施の形態の３相ＰＷＭインバータ装置の場合（図７）は定常電圧３００Ｖに対し最大３７０Ｖのサージ電圧となっており、サージ電圧低減の効果があることが示されている。
また図６と図７によれば、２相のスイッチング素子がスイッチオンするときの時間差は、０．５μｓ以上であれば２相のスイッチングによるサージ電圧の重畳がなく、本効果が充分に発揮されることが分かる。したがって、上記時間幅Ｔ１、Ｔ２、Ｔ３は０．５μｓ以上であることが望ましく、さらには互いに０．５μｓ以上の時間差を持つように設定することが望ましい。
上述のような実施の形態１による同時スイッチング防止の考え方は、図８に示される本発明に係る同時スイッチング防止回路の実施の形態１にかかる第２の実施例においても実現できる。図８において図２と同じ番号は同じ構成要素を示すため説明を省略するが、図２と異なる部分はＵ相ＮＯＲ回路がＵ相ＡＮＤ回路２０４に、Ｖ相ＮＯＲ回路がＶ相ＡＮＤ回路２０５に、Ｗ相ＮＯＲ回路がＷ相ＡＮＤ回路２０６にそれぞれ置き換わり、Ｕ相ワンショットパルス発生回路１０９からＶ相ＡＮＤ回路２０５またはＷ相ＡＮＤ回路２０６に至る線路上に第２のＵ相ＮＯＴ回路２０１が、Ｖ相ワンショットパルス発生回路１１３からＵ相ＡＮＤ回路２０４またはＷ相ＡＮＤ回路２０６に至る線路上に第２のＶ相ＮＯＴ回路２０２が、Ｗ相ワンショットパルス発生回路１１７からＵ相ＡＮＤ回路２０４またはＶ相ＡＮＤ回路２０５に至る線路上に第２のＷ相ＮＯＴ回路２０３がそれぞれ挿入されている点である。即ち、図２の回路では各相の遮蔽信号形成手段が反転論理和回路で構成されていたのに対し、図８の回路では各相の遮蔽信号形成手段が論理積回路とその複数の入力端子に接続された反転回路とで構成されている。この両方の構成が等価であることはド・モルガンの法則より明らかであるので、図８の同時スイッチング防止回路が図２の同時スイッチング防止回路と同じ作用・効果を具備することは言うまでもない。但し、図２の実施例１の方が各相とも第２のＮＯＴ回路が不要となり、回路構成が簡単になるという利点がある。
図２又は図８の回路に使用されているラッチ回路は図４に示されるような真理値表に基き動作するわけであるが、Ｒ端子への入力信号とＳ端子への入力信号との間に微妙な時間差が生じた場合には、図４の真理値表に従って動作しない場合がある。例えば、Ｓ端子の値がＨでＲ端子の値がＨでしたがってＱ端子の値がＬである状態において、次の瞬間にＳ端子の値とＲ端子の値とが同時にＨに遷移した場合には、図４の真理値表によればＱ端子の値は遷移前のＬのままであるが、本来同時あるべきだが遅れが生じてＲ端子の値の方がＳ端子の値よりある時間だけ早く遷移した場合には、その時間の程度によっては一時的にＳ端子の値がＨでＲ端子の値がＬでしたがってＱ端子の値がＨである状態が存在し、しかる後にＳ端子の値がＨとなるのでＱ端子の値は遷移前のＨのままとなり、本来意図しなかった動作を引き起こすこととなる。このような異常動作はＳ端子の値とＲ端子の値とが同時にＨからＬに遷移する場合に発生するわけであるから、Ｓ端子の値とＲ端子の値とが同時にＨとなる状態を回避できれば、上記のような異常動作を防止できる。
図９に示された第３の実施例は、図２の実施例において発生が懸念される上記異常動作の防止対策を施したものである。即ち、図２の実施例において、Ｕ相ＮＯＴ回路１０７からの出力信号をＵ相ＮＯＲ回路１１０にも供給し、Ｕ相ＮＯＲ回路１１０はＶ相からの遮蔽パルスＶＰ１とＷ相からの遮蔽パルスＷＰ１とＵ相ＮＯＴ回路１０７からの出力信号の３つの信号のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。また同様に、Ｖ相ＮＯＴ回路１１１からの出力信号をＶ相ＮＯＲ回路１１４にも供給し、Ｖ相ＮＯＲ回路１１４はＵ相からの遮蔽パルスＵＰ１とＷ相からの遮蔽パルスＷＰ１とＶ相ＮＯＴ回路１１１からの出力信号の３つの信号のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を出力するように、更にはＷ相ＮＯＴ回路１１５からの出力信号をＷ相ＮＯＲ回路１１８にも供給し、Ｗ相ＮＯＲ回路１１８はＵ相からの遮蔽パルスＵＰ１とＶ相からの遮蔽パルスＶＰ１とＷ相ＮＯＴ回路１１５からの出力信号の３つの信号のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。図９の実施例はこのような結線を追加したことにより、各ラッチ回路のＲ端子の値がＨのときには同時に各ＮＯＲ回路の入力端子の１つがＨとなり他の入力端子の値に関わらず各ＮＯＲ回路は各ラッチ回路のＳ端子に値Ｌを出力するので、図９の実施例においてはＳ端子の値とＲ端子の値とが同時にＨとなる状態を回避できていることがわかる。またＲ端子の値がＨのときには、Ｓ端子の値がＨであってもＬであっても出力であるＱ端子の値はＬであるので、この結線の付加により同時スイッチング防止機能が損なわれることはない。
上記のようなラッチ回路の異常動作の防止対策は、図８の第２の実施例に対しても適用でき、それが図１０の実施例４に示されている。図１０の実施例は、図８の実施例において、Ｕ相ハイサイド入力端子１０１から導入されたＵ相ＰＷＭ信号ＵＰ０の一部をＵ相ＡＮＤ回路２０４にも供給し、Ｕ相ＡＮＤ回路２０４はＶ相からの反転された遮蔽パルスＶＰ１とＷ相からの反転された遮蔽パルスＷＰ１とＵ相ＰＷＭ信号ＵＰ０の３つの信号のいずれかがＬの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。また同様に、Ｖ相ハイサイド入力端子１０２から導入されたＰＷＭ信号ＶＰ０の一部をＶ相ＡＮＤ回路２０５にも供給し、Ｖ相ＡＮＤ回路２０５はＵ相からの遮蔽パルスＵＰ１とＷ相からの遮蔽パルスＷＰ１とＰＷＭ信号ＶＰ０の３つの信号のいずれかがＬの場合にＬ信号をそれ以外はＨ信号を出力するように、更にはＷ相ハイサイド入力端子１０３から導入されたＰＷＭ信号ＷＰ０の一部をＷ相ＡＮＤ回路２０６にも供給し、Ｗ相ＡＮＤ回路２０６はＵ相からの遮蔽パルスＵＰ１とＶ相からの遮蔽パルスＶＰ１とＰＷＭ信号ＷＰ０の３つの信号のいずれかがＬの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。図１０の実施例はこのような結線を追加したことにより、各ラッチ回路のＲ端子の値がＨのときには各ＰＷＭ信号はＬであるため同時に各ＡＮＤ回路の入力端子の１つがＨとなり各ＡＮＤ回路は他の入力端子の値に関わらず各ラッチ回路のＳ端子に値Ｌを出力するので、図１０の実施例においてはＳ端子の値とＲ端子の値とが同時にＨとなる状態を回避できていることがわかる。またＲ端子の値がＨのときには、Ｓ端子の値がＨであってもＬであっても出力であるＱ端子の値はＬであるので、この結線の付加により同時スイッチング防止機能が損なわれることはない。
３相ＰＷＭ信号発生回路の搬送波信号が三角波である場合には２相同時スイッチング防止だけを考慮すればよいが、搬送波信号が鋸歯波の場合にはさらに３相同時スイッチング防止についても考慮する必要がある。図２の同時スイッチング防止回路１００において３相同時スイッチングを引き起こすＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０が入力された場合、Ｕ相出力信号ＵＰ２はＰＷＭ信号ＵＰ０の立ち上がりがＴ２とＴ３の長い方の時間幅だけ遮蔽された信号となり、Ｖ相出力信号ＶＰ２はＶ相ＰＷＭ信号ＶＰ０の立ち上がりがＴ１とＴ３の長い方の時間幅だけ遮蔽された信号となり、Ｗ相出力信号ＷＰ２はＷ相ＰＷＭ信号ＷＰ０の立ち上がりがＴ１とＴ２の長い方の時間幅だけ遮蔽された信号となる。Ｔ１，Ｔ２＜Ｔ３である場合には、Ｕ相出力信号ＵＰ２とＶ相出力信号ＶＰ２とは図２の同時スイッチング防止回路での処理を経た後もなお同時に立ち上がり、スイッチング素子の同時スイッチングを完全に回避しきれていないこととなる。実施の形態１における同時スイッチング防止の概念を継承しながら、上記３相同時スイッチングの場合においても、有効に動作する同時スイッチング防止回路を例示したのが、図１１に示される実施例５である。
以下、本発明の実施の形態１における実施例５に使用される同時スイッチング防止回路５００について図１１を参照しながら説明する。図１１において図２と同じ番号は同じ構成要素を示すため説明を省略するが、図２と異なる部分は、Ｗ相ワンショットパルス発生回路１１７からＶ相ＮＯＲ回路１１４の入力側への信号線路に、ＮＯＴ回路５０１とＡＮＤ回路５０２から構成される遮蔽パルス抑制回路が挿入されている点である。即ち、Ｕ相の信号線よりＰＷＭ信号ＵＰ０を分岐しＮＯＴ回路５０１により反転させた信号を一方の入力とし、Ｗ相ワンショットパルス発生回路１１７からの出力を他方の入力とし、一方と他方の入力の論理積をＶ相ＮＯＲ回路１１４の一方の端子に対し出力するようにＡＮＤ回路５０２が接続されている。
このような構成の同時スイッチング防止回路により３相同時スイッチングを回避しているが、その動作を図１２を用いて説明する。図１２は本発明に係る同時スイッチング防止回路の実施の形態１における実施例５の動作を示すタイミングチャートである。３相ＰＷＭ信号発生回路から出力されたＵ相ＰＷＭ信号ＵＰ０、Ｖ相ＰＷＭ信号ＶＰ０、Ｗ相ＰＷＭ信号ＷＰ０は、それぞれＵ相入力端子１０１、Ｖ相入力端子１０２、Ｗ相入力端子から本回路内に導入される。ここで、３相ＰＷＭ信号発生回路１の搬送波信号が鋸歯波であるので、図１２の前半に示されるように、時刻ｔ１でＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＵ相とＶ相とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路１０９に送られる。Ｕ相ワンショットパルス発生回路１０９はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ１の遮蔽パルスＵＰ１を発生させ、この遮蔽パルスＵＰ１はＶ相ＮＯＲ回路１１４とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ１＝０．５μｓとした。同様に、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路１１３に送られる。Ｖ相ワンショットパルス発生回路１１３はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ２の遮蔽パルスＶＰ１を発生させ、この遮蔽パルスＶＰ１はＵ相ＮＯＲ回路１１０とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ２＝１．０μｓとした。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路１１７に送られる。Ｗ相ワンショットパルス発生回路１１７はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ３の遮蔽パルスＷＰ１を発生させ、この遮蔽パルスＷＰ１はＵ相ＮＯＲ回路１１０とＡＮＤ回路５０２とに送られる。本実施例においてはＴ３＝１．５μｓとした。
Ｕ相ＮＯＲ回路１１０は、Ｖ相からの遮蔽パルスＶＰ１とＷ相からの遮蔽パルスＷＰ １のいずれかがＨの場合に信号をそれ以外はＨ信号を遮蔽信号として出力するが、この場合はＶ相遮蔽パルスＶＰ１とＷ相遮蔽パルスＷＰ１とが送られてきておりＴ１＜Ｔ３であるので、反転されたＷ相遮蔽パルスＷＰ１をＵ相ラッチ回路１０８の端子Ｓに送ることになる。一方、本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は他の一部がＵ相ＮＯＴ回路１０７を経由して、反転された状態でＵ相ラッチ回路１０８の端子Ｒに送られる。Ｕ相ＮＯＴ回路１０７からの反転されたＵ相ＰＷＭ信号ＵＰ０とＵ相ＮＯＲ回路１１０からの反転されたＷ相遮蔽パルスＷＰ１とを受けて、Ｕ相ラッチ回路１０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりが時間幅Ｔ３だけ遅れた信号、即ち図１２に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号ＵＰ２をＵ相ハイサイド出力端子１０４に送り出す。同様に、Ｗ相ＮＯＲ回路１１８は、Ｔ１＜Ｔ２であるため反転されたＶ相遮蔽パルスＶＰ１をＷ相ラッチ回路１１６の端子Ｓに送り、一方、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０は他の一部がＷ相ＮＯＴ回路１１５を経由して、反転された状態でＷ相ラッチ回路１１６の端子Ｒに送られる。Ｗ相ラッチ回路１１６は、図４の真理値表に従い、Ｗ相ＰＷＭ信号ＷＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、即ち図１２に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号ＷＰ２をＷ相ハイサイド出力端子１０６に送り出す。
Ｖ相ＮＯＲ回路１１４は、Ｕ相遮蔽パルスＵＰ１とＷ相遮蔽パルスＷＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するわけであるが、本実施例ではＷ相ワンショットパルス発生回路１１７からＶ相ＮＯＲ回路１１４の入力側への信号線路に遮蔽パルス抑制回路が挿入されているため、他相とは異なる動作となる。この遮蔽パルス抑制回路では、Ｗ相遮蔽パルスＷＰ１とＵ相ＰＷＭ信号ＵＰ０の反転信号との論理積がとられているため、Ｕ相ＰＷＭ信号ＵＰ０がＨの時にはＷ相遮蔽パルスＷＰ１は抑制されてＶ相ＮＯＲ回路１１４に出力されない。したがって、図１２の前半に示されるようなＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合には、この遮蔽パルス抑制回路が働きＷ相遮蔽パルスＷＰ１がＶ相ＮＯＲ回路１１４へ送られないため、Ｖ相ＮＯＲ回路１１４の出力は反転されたＵ相遮蔽パルスＵＰ１となり、Ｖ相ラッチ回路１１２は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ１だけ遅れた信号、即ち図１２に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＵ相遮蔽パルスＵＰ１がＨとなっている期間だけ遮蔽した出力信号ＶＰ２をＶ相ハイサイド出力端子１０５に送り出す。
次に図１２の後半に示されるように、時刻ｔ２でＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＶ相のスイッチング素子とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路１１３に送られる。Ｖ相ワンショットパルス発生回路１１３はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ２の遮蔽パルスＶＰ１を発生させ、この遮蔽パルスＶＰ１はＵ相ＮＯＲ回路１１０とＷ相ＮＯＲ回路１１８とに送られる。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路１１７に送られる。Ｗ相ワンショットパルス発生回路１１７はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ３の遮蔽パルスＷＰ１を発生させ、この遮蔽パルスＷＰ１はＵ相ＮＯＲ回路１１０とＡＮＤ回路５０２とに送られる。ＡＮＤ回路５０２に送られてきた遮蔽パルスＷＰ１は、ここでＵ相ＰＷＭ信号ＵＰ０の反転信号との論理積がとられるが、この時点でＵ相ＰＷＭ信号ＵＰ０はＬのままなので、ＡＮＤ回路５０２はこのままＶ相ＮＯＲ回路１１４に遮蔽パルスＷＰ１を出力することとなる。したがって、Ｖ相ラッチ回路１１２は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ３だけ遅れた信号、即ち図１２に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりを遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号ＶＰ２をＶ相ハイサイド出力端子１０５に送り出す。Ｗ相ＮＯＲ回路１１８は、Ｕ相遮蔽パルスＵＰ１とＶ相遮蔽パルスＶＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するが、この場合はＶ相遮蔽パルスＶＰ１のみが送られてきているので、反転されたＶ相遮蔽パルスＶＰ１をＷ相ラッチ回路１１６の端子Ｓに送ることになる。Ｗ相ラッチ回路１１６は、図４の真理値表に従い、Ｗ相ＰＷＭ信号ＷＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、即ち図１２に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号ＷＰ２をＷ相ハイサイド出力端子１０６に送り出す。
以上説明してきたように、遮蔽パルス抑制回路はＵ相ＰＷＭ信号ＵＰ０がＨとなったとき遮蔽パルスＷＰ１が出力されるのを抑制し、Ｕ相ＰＷＭ信号ＵＰ０がＬとなったとき遮蔽パルスＷＰ１をそのまま通過させる機能を有しているため、遮蔽パルス抑制回路が付加された本実施例は、２相同時スイッチングのみならず３相同時スイッチングをも回避することができることが理解できよう。またこの遮蔽パルス抑制回路は、時間幅が中間の遮蔽パルスを発生させる相、即ち本実施例のようにＶ相に設けるのが適切である。Ｕ相ＮＯＲ回路１１０はＴ２とＴ３のいずれか長い方を遮蔽期間、Ｖ相ＮＯＲ回路１１４はＴ１とＴ３のいずれか長い方を遮蔽期間、Ｗ相ＮＯＲ回路１１８はＴ１とＴ２のいずれか長い方を遮蔽期間とするが、Ｔ１＜Ｔ２＜Ｔ３である場合は、遮蔽パルス抑制回路をＵ相に設けると遮蔽期間はそれぞれＵ相でＴ２，Ｖ相でＴ３，Ｗ相でＴ２となり、同時スイッチングを防止できず不適切である。さらに図示していないが、このような遮蔽パルス抑制回路を図９の実施例３にも同様に付加できることは容易に理解できよう。
このような遮蔽パルス抑制回路の付加は図８の実施例にも適用できる。図１３は実施例２に遮蔽パルス抑制回路を付加した本発明の実施の形態１における実施例６に使用される同時スイッチング防止回路６００の回路構成図を示している。図１３において図８と同じ番号は同じ構成要素を示すため説明を省略するが、図８と異なる部分は、Ｗ相ワンショットパルス発生回路１１７からＶ相ＡＮＤ回路２０５の入力側への信号線路に、Ｖ相ＯＲ回路６０１から構成される遮蔽パルス抑制回路が挿入されている点である。即ち、Ｕ相の信号線よりのＰＷＭ信号ＵＰ０を一方の入力とし、Ｗ相ワンショットパルス発生回路１１７からの出力の反転信号を他方の入力とし、一方と他方の入力の論理和をＶ相ＡＮＤ回路２０５の一方の端子に対し出力するようにＶ相ＯＲ回路６０１が接続されている。本実施例の遮蔽パルス抑制回路は図１１の実施例の遮蔽パルス抑制回路と構成が異なるが、この両実施例全体の構成が等価であることはド・モルガンの法則より容易に証明できるので、図１３の同時スイッチング防止回路が図１１の同時スイッチング防止回路と同じ作用・効果を具備することは言うまでもない。さらに図示していないが、このような遮蔽パルス抑制回路を図１０の実施例４にも同様に付加できることは容易に理解できよう。
＜実施の形態２＞
以下、本発明に係るＰＷＭインバータ装置の実施の形態２における実施例１について図面を参照しながら説明する。装置全体の構成は図１と共通で、同時スイッチング防止回路１００が同時スイッチング防止回路７００に置き換わっただけなので図示及び説明は省略する。図１４はこの同時スイッチング防止回路７００の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＵＰ０を受け取るＵ相ハイサイド入力端子７０１，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＶＰ０を受け取るＶ相ハイサイド入力端子７０２，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＷＰ０を受け取るＷ相ハイサイド入力端子７０３から構成される入力手段と、ゲート駆動回路３ａへ出力信号ＵＰ２を送り出すＵ相ハイサイド出力端子７０４，ゲート駆動回路３ｂへ出力信号ＶＰ２を送り出すＶ相ハイサイド出力端子７０５，ゲート駆動回路３ｃへ出力信号ＷＰ２を送り出すＷ相ハイサイド出力端子７０６から構成される出力手段とを備えている。
図１４の回路において、ハイサイドのＵ相信号処理に関する部分は、Ｕ相の信号遮蔽手段としての第１のＵ相ＮＯＴ回路７０７及び第１のＵ相ラッチ回路７０８と、Ｕ相の遮蔽信号発生手段としてのＵ相ワンショットパルス発生回路７０９，第２のＵ相ＮＯＴ回路７１０，第２のＵ相ラッチ回路７１１，Ｕ相ＯＲ回路７１２及び第３のＵ相ＮＯＴ回路７１３とから構成されている。同様にハイサイドのＶ相信号処理に関する部分は、Ｖ相の信号遮蔽手段としての第１のＶ相ＮＯＴ回路７１４及び第１のＶ相ラッチ回路７１５と、Ｖ相の遮蔽信号発生手段としてのＶ相ワンショットパルス発生回路７１６，第２のＶ相ＮＯＴ回路７１７，第２のＶ相ラッチ回路７１８，Ｖ相ＯＲ回路７１９及び第３のＶ相ＮＯＴ回路７２０とから構成されている。また同様にハイサイドのＷ相信号処理に関する部分は、Ｗ相の信号遮蔽手段としての第１のＷ相ＮＯＴ回路７２１及び第１のＷ相ラッチ回路７２２と、Ｗ相の遮蔽信号発生手段としてのＷ相ワンショットパルス発生回路７２３，第２のＷ相ＮＯＴ回路７２４，第２のＷ相ラッチ回路７２５，Ｗ相ＯＲ回路７２６及び第３のＷ相ＮＯＴ回路７２７とから構成されている。本回路においては上述の各相の信号処理に関する部分以外に更に、同時スイッチング検出手段としての第１のワンショットパルス発生回路７２８，第２のワンショットパルス発生回路７２９，第３のワンショットパルス発生回路７３０，第１のＡＮＤ回路７３１，第２のＡＮＤ回路７３２及び第３のＡＮＤ回路７３３とから構成されている。
Ｕ相ハイサイド入力端子７０１からの配線は途中で３つに分岐し、その１つは第１のワンショットパルス発生回路７２８の入力に、他の１つはＵ相ワンショットパルス発生回路７０９の入力に、残りの１つは第１のＵ相ＮＯＴ回路７０７の入力に接続されている。Ｖ相ハイサイド入力端子７０２からの配線は途中で３つに分岐し、その１つは第２のワンショットパルス発生回路７２９の入力に、他の１つはＶ相ワンショットパルス発生回路７１６の入力に、残りの１つは第１のＶ相ＮＯＴ回路７１４の入力に接続されている。Ｗ相ハイサイド入力端子７０３からの配線は途中で３つに分岐し、その１つは第３のワンショットパルス発生回路７３０の入力に、他の１つはＷ相ワンショットパルス発生回路７２３の入力に、残りの１つは第１のＷ相ＮＯＴ回路７２１の入力に接続されている。第１のワンショットパルス発生回路７２８の出力からの配線は途中で分岐し、一方は第１のＡＮＤ回路７３１の入力に、他方は第３のＡＮＤ回路７３３の入力に接続されている。第２のワンショットパルス発生回路７２９の出力からの配線は途中で分岐し、一方は第１のＡＮＤ回路７３１の入力に、他方は第２のＡＮＤ回路７３２の入力に接続されている。第３のワンショットパルス発生回路７３０の出力からの配線は途中で分岐し、一方は第２のＡＮＤ回路７３２の入力に、他方は第３のＡＮＤ回路７３３の入力に接続されている。第１のＡＮＤ回路７３１の出力からの配線は途中で分岐し、一方はＵ相ＯＲ回路７１２の入力に、他方はＶ相ＯＲ回路７１９の入力に接続されている。第２のＡＮＤ回路７３２の出力からの配線は途中で分岐し、一方はＶ相ＯＲ回路７１９の入力に、他方はＷ相ＯＲ回路７２６の入力に接続されている。第３のＡＮＤ回路７３３の出力からの配線は途中で分岐し、一方はＵ相ＯＲ回路７１２の入力に、他方はＷ相ＯＲ回路７２６の入力に接続されている。Ｕ相ワンショットパルス発生回路７０９の出力からの配線は第２のＵ相ＮＯＴ回路７１０の入力に接続されている。Ｖ相ワンショットパルス発生回路７１６の出力からの配線は第２のＶ相ＮＯＴ回路７１７の入力に接続されている。Ｗ相ワンショットパルス発生回路７２３の出力からの配線は第２のＷ相ＮＯＴ回路７２４の入力に接続されている。第２のＵ相ＮＯＴ回路７１０の出力からの配線は第２のＵ相ラッチ回路７１１のＲ端子に接続され、Ｕ相ＯＲ回路７１２の出力からの配線は第２のＵ相ラッチ回路７１１のＳ端子に接続され、第２のＵ相ラッチ回路７１１のＱ端子からの配線は第３のＵ相ＮＯＴ回路７１３の入力に接続されている。第１のＵ相ＮＯＴ回路７０７の出力からの配線は第１のＵ相ラッチ回路７０８のＲ端子に接続され、第３のＵ相ＮＯＴ回路７１３の出力からの配線は第１のＵ相ラッチ回路７０８のＳ端子に接続され、第１のＵ相ラッチ回路７０８のＱ端子からの配線はＵ相ハイサイド出力端子７０４に接続されている。第２のＶ相ＮＯＴ回路７１７の出力からの配線は第２のＶ相ラッチ回路７１８のＲ端子に接続され、Ｖ相ＯＲ回路７１９の出力からの配線は第２のＶ相ラッチ回路７１８のＳ端子に接続され、第２のＶ相ラッチ回路７１８のＱ端子からの配線は第３のＶ相ＮＯＴ回路７２０の入力に接続されている。第１のＶ相ＮＯＴ回路７１４の出力からの配線は第１のＶ相ラッチ回路７１５のＲ端子に接続され、第３のＶ相ＮＯＴ回路７２０の出力からの配線は第１のＶ相ラッチ回路７１５のＳ端子に接続され、第１のＶ相ラッチ回路７１５のＱ端子からの配線はＶ相ハイサイド出力端子７０５に接続されている。第２のＷ相ＮＯＴ回路７２４の出力からの配線は第２のＷ相ラッチ回路７２５のＲ端子に接続され、Ｗ相ＯＲ回路７２６の出力からの配線は第２のＷ相ラッチ回路７２５のＳ端子に接続され、第２のＷ相ラッチ回路７２５のＱ端子からの配線は第３のＷ相ＮＯＴ回路７２７の入力に接続されている。第１のＷ相ＮＯＴ回路７２１の出力からの配線は第１のＷ相ラッチ回路７２２のＲ端子に接続され、第３のＷ相ＮＯＴ回路７２７の出力からの配線は第１のＷ相ラッチ回路７２２のＳ端子に接続され、第１のＷ相ラッチ回路７２２のＱ端子からの配線はＷ相ハイサイド出力端子７０６に接続されている。図１４にはハイサイドの同時スイッチング防止回路のみが示されている。ローサイドにも同様の同時スイッチング防止回路が存在するが、その回路構成はハイサイドと同じ回路構成となるので図示を省略した。なお、各ラッチ回路は、例えば図３で示されるような回路であって、図４の真理値表で示される動作をする回路である。
このような構成の同時スイッチング防止回路により２相だけでなく３相同時スイッチングを回避しているが、その動作を図１５を用いて説明する。図１５は本発明に係る同時スイッチング防止回路の実施の形態２における実施例１の動作を示すタイミングチャートである。３相ＰＷＭ信号発生回路から出力されたＵ相ＰＷＭ信号ＵＰ０、Ｖ相ＰＷＭ信号ＶＰ０、Ｗ相ＰＷＭ信号ＷＰ０は、それぞれＵ相入力端子７０１、Ｖ相入力端子７０２、Ｗ相入力端子７０３から本回路内に導入される。ここで図１５の前半に示されるように、時刻ｔ１でＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＵ相とＶ相とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部が第１のワンショットパルス発生回路７２８に送られる。第１のワンショットパルス発生回路７２８はこの立ち上がりに同期して時間幅０．５μｓのＵ相スイッチング検出パルスを発生させ、第１のＡＮＤ回路７３１と第３のＡＮＤ回路７３３とに供給する。同様に本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部が第２のワンショットパルス発生回路７２９に送られ、第２のワンショットパルス発生回路７２９はこの立ち上がりに同期して時間幅０．５μｓのＶ相スイッチング検出パルスを発生させ、第１のＡＮＤ回路７３１と第２のＡＮＤ回路７３２とに供給する。さらに同様に本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部が第３のワンショットパルス発生回路７３０に送られ、第３のワンショットパルス発生回路７３０はこの立ち上がりに同期して時間幅０．５μｓのＷ相スイッチング検出パルスを発生させ、第２のＡＮＤ回路７３２と第３のＡＮＤ回路７３３とに供給する。
第１のＡＮＤ回路７３１はＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとが共にＨのとき値Ｈを出力する。両検出パルス共時間幅は０．５μｓであるので、このことは時間幅０．５μｓ以下でＵ相とＶ相のＰＷＭ信号が立ち上がった場合、第１のＡＮＤ回路７３１は同時スイッチング検出信号を出力することを意味する。同様に第２のＡＮＤ回路７３２はＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力し、このことは同様に時間幅０．５μｓ以下でＶ相とＷ相のＰＷＭ信号が立ち上がった場合、第２のＡＮＤ回路７３２は同時スイッチング検出信号を出力することを意味する。また同様に、第３のＡＮＤ回路７３３はＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力し、このことは同様に時間幅０．５μｓ以下でＵ相とＷ相のＰＷＭ信号が立ち上がった場合、第３のＡＮＤ回路７３３は同時スイッチング検出信号を出力することを意味する。したがって、図１５の前半に示されるようにＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる時は、第１のＡＮＤ回路７３１，第２のＡＮＤ回路７３２及び第３のＡＮＤ回路７３３は全て値Ｈを出力している。
一方本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路７０９に送られる。Ｕ相ワンショットパルス発生回路７０９はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ１のＵ相遮蔽パルスＵＰ１を発生させ、このＵ相遮蔽パルスＵＰ１は第２のＵ相ＮＯＴ回路７１０を経由して反転された状態で第２のＵ相ラッチ回路７１１の端子Ｒに送られる。本実施例ではＴ１＝０．５μｓとした。Ｕ相ＯＲ回路７１２は第１のＡＮＤ回路７３１からの同時スイッチング検出信号と第３のＡＮＤ回路７３３からの同時スイッチング検出信号との論理和を第２のＵ相ラッチ回路７１１の端子Ｓに出力する。即ち、Ｕ相ＰＷＭ信号ＵＰ０がＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０とのいずれかと同時に立ち上がった場合には、立ち上がりから０．５μｓまでＵ相ＯＲ回路７１２は値Ｈを出力する。第２のＵ相ラッチ回路７１１はこれら２つの信号を受けて図４の真理値表に従って出力するが、この場合はＵ相遮蔽パルスＵＰ１をそのまま出力し、第３のＵ相ＮＯＴ回路７１３を経由し反転させた状態で第１のＵ相ラッチ回路７０８の端子Ｓに供給する。さらに本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は、残り一部が第１のＵ相ＮＯＴ回路７０７を経由して反転された状態で第１のＵ相ラッチ回路７０８の端子Ｒに供給される。第１のＵ相ＮＯＴ回路７０７からの反転されたＵ相ＰＷＭ信号ＵＰ０と第２のＵ相ラッチ回路７１１からの反転されたＵ相遮蔽パルスＵＰ１とを受けて、第１のＵ相ラッチ回路７０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりが時間幅Ｔ１だけ遅れた信号、即ち図１５に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＵ相遮蔽パルスＵＰ１がＨとなっている期間だけ遮蔽した出力信号をＵ相ハイサイド出力端子７０４に送り出す。
また、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路７１６に送られる。Ｖ相ワンショットパルス発生回路７１６はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ２のＶ相遮蔽パルスＶＰ１を発生させ、このＶ相遮蔽パルスＶＰ１は第２のＶ相ＮＯＴ回路７１７を経由して反転された状態で第２のＶ相ラッチ回路７１８の端子Ｒに送られる。本実施例ではＴ２＝１．０μｓとした。その後同様な処理を経て、Ｖ相ＰＷＭ信号ＶＰ０は図１５に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号となってＶ相ハイサイド出力端子７０５から送り出される。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路７２３に送られる。Ｗ相ワンショットパルス発生回路７２３はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ３のＷ相遮蔽パルスＷＰ１を発生させ、このＷ相遮蔽パルスＷＰ１は第２のＷ相ＮＯＴ回路７２４を経由して反転された状態で第２のＷ相ラッチ回路７２５の端子Ｒに送られる。本実施例ではＴ３＝１．５μｓとした。その後同様な処理を経て、図１５に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号となってＷ相ハイサイド出力端子７０６から送り出される。ここでＴ１，Ｔ２，Ｔ３のいずれか２つが等しいと同時スイッチングを回避できないので、本実施例のようにＴ１≠Ｔ２≠Ｔ３≠Ｔ１である必要がある。
次ぎに図１５の後半に示されるように、時刻ｔ２でＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＶ相のスイッチング素子とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部が第２のワンショットパルス発生回路７２９に送られる。第２のワンショットパルス発生回路７２９はこの立ち上がりに同期して時間幅０．５μｓのＶ相スイッチング検出パルスを発生させ、第１のＡＮＤ回路７３１と第２のＡＮＤ回路７３２とに供給する。同様に、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部が第３のワンショットパルス発生回路７３０に送られる。第３のワンショットパルス発生回路７３０はこの立ち上がりに同期して時間幅０．５μｓのＷ相スイッチング検出パルスを発生させ、第２のＡＮＤ回路７３２と第３のＡＮＤ回路７３３とに供給する。
第１のＡＮＤ回路７３１はＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとが共にＨのとき値Ｈを出力する。同様に第２のＡＮＤ回路７３２はＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力し、第３のＡＮＤ回路７３３はＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力する。したがって、図１５の後半に示されるようにＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる時は、第１のＡＮＤ回路７３１は値Ｌを，第２のＡＮＤ回路７３２は値Ｈを、第３のＡＮＤ回路７３３は値Ｌを出力している。
一方本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路７１６に送られる。Ｖ相ワンショットパルス発生回路７１６はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ２のＶ相遮蔽パルスＶＰ１を発生させ、このＶ相遮蔽パルスＶＰ１は第２のＶ相ＮＯＴ回路７１７を経由して反転された状態で第２のＶ相ラッチ回路７１８の端子Ｒに送られる。Ｖ相ＯＲ回路７１９は第１のＡＮＤ回路７３１からの同時スイッチング検出信号と第２のＡＮＤ回路７３２からの同時スイッチング検出信号との論理和を第２のＶ相ラッチ回路７１８の端子Ｓに出力する。第２のＶ相ラッチ回路７１８はこれら２つの信号を受けて図４の真理値表に従って出力するが、この場合はＶ相遮蔽パルスＶＰ１をそのまま出力し、第３のＶ相ＮＯＴ回路７２０を経由し反転させた状態で第１のＶ相ラッチ回路７１５の端子Ｓに供給する。さらに本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０は、残り一部が第１のＶ相ＮＯＴ回路７１４を経由して反転された状態で第１のＶ相ラッチ回路７１５の端子Ｒに供給される。第１のＶ相ＮＯＴ回路７１４からの反転されたＶ相ＰＷＭ信号ＶＰ０と第２のＶ相ラッチ回路７１８からの反転されたＶ相遮蔽パルスＶＰ１とを受けて、第１のＶ相ラッチ回路７１５は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、図１５に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号となってＶ相ハイサイド出力端子７０５に送り出す。
同様に、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路７２３に送られる。Ｗ相ワンショットパルス発生回路７２３はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ３のＷ相遮蔽パルスＷＰ１を発生させ、このＷ相遮蔽パルスＷＰ１は第２のＷ相ＮＯＴ回路７２４を経由して反転された状態で第２のＷ相ラッチ回路７２５の端子Ｒに送られる。その後同様な処理を経て、図１５に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号となってＷ相ハイサイド出力端子７０６から送り出される。
本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路７０９に送られる。Ｕ相ワンショットパルス発生回路７０９はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ１のＵ相遮蔽パルスＵＰ１を発生させ、このＵ相遮蔽パルスＵＰ１は第２のＵ相ＮＯＴ回路７１０を経由して反転された状態で第２のＵ相ラッチ回路７１１の端子Ｒに送られる。Ｕ相ＯＲ回路７１２は第１のＡＮＤ回路７３１からの同時スイッチング検出信号と第３のＡＮＤ回路７３３からの同時スイッチング検出信号との論理和を第２のＵ相ラッチ回路７１１の端子Ｓに出力する。第２のＵ相ラッチ回路７１１はこれら２つの信号を受けて図４の真理値表に従って出力するが、この場合はＵ相遮蔽パルスＵＰ１を遮断して値Ｌを出力し、第３のＵ相ＮＯＴ回路７１３を経由し反転させた状態で第１のＵ相ラッチ回路７０８の端子Ｓに供給する。さらに本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は、残り一部が第１のＵ相ＮＯＴ回路７０７を経由して反転された状態で第１のＵ相ラッチ回路７０８の端子Ｒに供給される。第１のＵ相ＮＯＴ回路７０７からの反転されたＵ相ＰＷＭ信号ＵＰ０と第２のＵ相ラッチ回蕗７１１からの反転されたＵ相遮蔽パルスＵＰ１とを受けて、第１のＵ相ラッチ回路７０８は、図４の真理値表に従い信号を出力するが、この場合は図１５に示されるようにＵ相ＰＷＭ信号ＵＰ０をそのまま、値ＬのままＵ相ハイサイド出力端子７０４に送り出す。
以上図１５に基き２つの場合について本実施例の動作を説明したが、いずれの場合においても、スイッチオンの時間を遅らせ２相又は３相のスイッチングのタイミングにある時間差を設けたため、２相同時スイッチング又は３相同時スイッチングが回避され該２相又は３相が少なくとも０．５μｓの時間間隔をおいてスイッチオンしていることが分かる。また、上記動作説明においては、後半部分はＶ相とＷ相の同時スイッチングの場合について例示したが、各相の信号処理部分の構成は同一であるため、他の同時スイッチングの場合でも同様の動作が実現することは言うまでもない。本実施の形態の動作をより概念的に説明すると、各相の入力信号を同時スイッチング検出手段に送り込み、同時スイッチング検出手段は一相の入力信号と他相の入力信号とが所定の禁止期間内で同時に立ち上がることを検出し、その検出信号を出力する。各相の遮蔽信号発生手段は該相の入力信号がＬからＨへ立ち上がると、その立ち上がりに同期して所定の時間幅（遮蔽期間）の遮蔽パルスを発生させ、上記複数の検出信号を受けてその論理和をとり複数の検出信号のいずれかがＨとなっている場合は上記遮蔽パルスをそのまま遮蔽信号として出力し、それ以外の場合は上記遮蔽パルスを遮断する。このとき必要であれば本実施の形態のように反転させた形で遮蔽信号を次の信号遮蔽手段に出力してもよい。この場合は遮蔽期間は遮蔽信号の値がＬの期間となる。さらに各相は信号遮蔽手段により、遮蔽信号発生手段からの遮蔽信号に基き、各相の入力信号の立ち上がりを遮蔽期間だけ遮蔽した出力信号を出力端子に送り出す。以上が本実施の形態における同時スイッチング防止の動作を要約したものである。
本実施の形態は上述のような構成としたため、実施の形態１と同様多相同時スイッチングを回避でき、それによりスイッチング素子のスイッチングの結果として生じるスイッチング素子の端子間にかかるサージ電圧を低減でき、さらにはスイッチング損失の低減を図ることができる。更には同時スイッチングと判定される時間差が０．５μｓ以内に限定されるので、０．５μｓを超える時間差のあるスイッチングに対しては無駄なスイッチング遅れを発生させることはない。
上記のような実施の形態２による同時スイッチング防止の考え方は、図１６に示される本発明にかかる同時スイッチング防止回路の実施の形態２にかかる実施例２においても実現できる。図１６において図１４と同じ番号は同じ構成要素を示すため説明を省略するが、図１４と異なる部分は、第１のワンショットパルス発生回路７２８，第２のワンショットパルス発生回路７２９，第３のワンショットパルス発生回路７３０が省略され、第１のワンショットパルス発生回路７２８から第１のＡＮＤ回路７３１と第３のＡＮＤ回路７３３とに引き出されていた結線はＵ相ワンショットパルス発生回路７０９からの結線に置き換えられ、第２のワンショットパルス発生回路７２９から第１のＡＮＤ回路７３１と第２のＡＮＤ回路７３２とに引き出されていた結線はＶ相ワンショットパルス発生回路７１６からの結線に置き換えられ、第３のワンショットパルス発生回路７３０から第２のＡＮＤ回路７３２と第３のＡＮＤ回路７３３とに引き出されていた結線はＷ相ワンショットパルス発生回路７２３からの結線に置き換えられている点である。即ち、第１のワンショットパルス発生回路７２８が供給していたＵ相スイッチング検出パルスをＵ相ワンショットパルス発生回路７０９が供給するＵ相遮蔽パルスＵＰ１で代替し、第２のワンショットパルス発生回路７２９が供給していたＶ相スイッチング検出パルスをＶ相ワンショットパルス発生回路７１６が供給されるＶ相遮蔽パルスＶＰ１で代替し、第３のワンショットパルス発生回路７３０が供給していたＷ相スイッチング検出パルスをＷ相ワンショットパルス発生回路７２３が供給するＷ相遮蔽パルスＷＰ１で代替している。このようにしても、０．５μｓを超える時間差のあるスイッチングに対しては無駄なスイッチング遅れを発生させる可能性はあるにしても、同時スイッチング防止機能は図１４の実施例と同等であることは容易に理解できよう。更には図１４の実施例と比較して、第１のワンショットパルス発生回路７２８，第２のワンショットパルス発生回路７２９，第３のワンショットパルス発生回路７３０が不要となり回路構成が簡単になるという利点がある。
＜実施の形態３＞
以上述べてきた実施の形態１及び実施の形態２では、同時スイッチング防止機能をワイアードロジックで実現してきたが、同等の機能をソフトウエアにても実現可能である。図１７は本発明に係るＰＷＭインバータ装置の実施の形態３における実施例１を図示しており、図１との相違は３相ＰＷＭ信号発生機能を有する主制御ユニット１０内にソフトウエアによる同時スイッチング防止手順１１００を具備した点である。このような同時スイッチング防止手順１１００は、主制御ユニット内に内蔵されたマイクロコンピュータ等により実行される。また上記マイクロコンピュータにはタイマーが内蔵されその値は所定のレジスタに格納されている。本同時スイッチング防止手順１１００はワイアードロジックで実現している実施の形態１の同時スイッチング防止の概念をソフトウエアで実現したものであり、以下の５つの手順を含む。即ち第１の手順として、ＰＷＭ信号発生回路より出力される複数の相の制御信号毎に設けられた遮蔽変数とタイマーとを初期化する。第２の手順として複数の相の制御信号を、Ｈならば１，Ｌならば０という２値の入力信号として取り込む。第３の手順として複数の各相それぞれの入力信号を判定する。第４の手順として、上記第３の手順における各相の入力信号の判定が０であれば、該相の出力信号を０とする。第５の手順として、上記第３の手順における各相の入力信号の判定が１であれば、該相の遮蔽変数の値を所定の期間（遮蔽期間）において１とし、他相の遮蔽変数の論理和を判定し０であれば該相の出力信号を１とする。以下、この同時スイッチング防止手順１１００について図１８の実施例１のフローチャートを参照しながら詳述する。
図１８には、ハイサイドの制御信号についての処理のフローチャートが示されており、ローサイドの制御信号についての処理のフローチャートはハイサイドと同じであるので省略する。まずステップ１１０１では、装置の電源を入れる等の外部からの起動指令により本手順がスタートする。次に第１の手順としてのステップ１１０２が実行され、本同時スイッチング防止手順１１００において使用される遮蔽変数とタイマーが初期化される。本実施例ではＵ相，Ｖ相，Ｗ相の３相であるので、遮蔽変数ＵＰ１，遮蔽変数ＶＰ１，遮蔽変数ＷＰ１にそれぞれ初期値０が格納される。タイマーＵＰＴ，タイマーＶＰＴ，タイマーＷＰＴは初期化され、それぞれのレジスタの値は０となる。次に第２の手順としてのステップ１１０３が実行され、ＰＷＭ信号発生回路より出力されるＵ相ＰＷＭ信号ＵＰ０，Ｖ相ＰＷＭ信号ＶＰ０，Ｗ相ＰＷＭ信号ＷＰ０がマイクロコンピュータ内部のレジスタＵＰ０，ＶＰ０，ＷＰ０に読み込まれ、この時点での各相の制御信号がＨのときは値１が、Ｌのときは値０がセットされる。
第３から第５の手順はＵ相，Ｖ相，Ｗ相のそれぞれに対して実行され、まずＵ相に対する処理を説明する。第３の手順としてのステップ１１０４では、ステップ１１０３で読み込まれた制御信号の内まずレジスタＵＰ０の値が１であるかどうかが判定され、偽であれば第４の手順であるステップ１１０５が実行され、真であれば第５の手順であるステップ１１０６以下が実行される。ステップ１１０５では、タイマーＵＰＴと遮蔽変数ＵＰ１は初期化され、マイクロコンピュータのハイサイドＵ相出力信号ポートＵＰ２に０が出力される。この出力により主制御ユニット１０はＵ相ハイサイド出力端子より値ＬのＵ相出力信号ＵＰ２を駆動回路に供給する。ステップ１１０６では遮蔽変数ＵＰ１に値１がセットされる。ステップ１１０７ではタイマーＵＰＴのレジスタの値が０より大きいかが判定され、真であればステップ１１０９に進み、偽であればステップ１１０８を実行した後にステップ１１０９に進む。ステップ１１０８ではタイマーＵＰＴを起動させる。ステップ１１０９では、タイマーＵＰＴのレジスタの値が所定の時間Ｔ１以下であるかが判定され、真であればステップ１１１１に進み、偽であればステップ１１１０を実行した後にステップ１１１１に進む。ステップ１１１０では遮蔽変数ＵＰ１に値０がセットされる。即ちステップ１１０６から１１１０までは、遮蔽期間Ｔ１において遮蔽変数ＵＰ１の値を１にしておく手順を示している。Ｔ１は他相のスイッチオンの抑制を要求する期間であり、本実施例ではＴ１＝０．５μｓとした。ステップ１１１１では、遮蔽変数ＶＰ１と遮蔽変数ＷＰ１の論理和が１であるかが判定され、真であればステップ１１１３に進み、偽であればステップ１１１２を実行した後ステップ１１１３に進む。ステップ１１１２では、マイクロコンピュータのハイサイドＵ相出力信号ポートＵＰ２に１が出力される。この出力により主制御ユニット１０はＵ相ハイサイド出力端子より値ＨのＵ相出力信号ＵＰ２を駆動回路に供紿する。ステップ１１０６から１１１２までが第５の手順を構成し、レジスタＵＰ０の値が１になると、遮蔽期間において遮蔽変数ＵＰ１を１とすることにより他相に対してスイッチオンの抑制を要求するとともに、自相に対しては遮蔽変数ＶＰ１と遮蔽変数ＷＰ１の論理和を判定することにより他相からのスイッチオンの抑制要求に対する処理を実施している。
次にＶ相に対する手順が同様に実行される。第３の手順としてのステップ１１１３では、ステップ１１０３で読み込まれた制御信号の内レジスタＶＰ０の値が１であるかどうかが判定され、偽であれば第４の手順であるステップ１１１４が実行され、真であれば第５の手順であるステップ１１１５以下が実行される。ステップ１１１４では、タイマーＶＰＴと遮蔽変数ＶＰ１は初期化され、マイクロコンピュータのハイサイドＶ相出力信号ポートＶＰ２に０が出力される。この出力により主制御ユニット１０はＶ相ハイサイド出力端子より値ＬのＶ相出力信号ＶＰ２を駆動回路に供給する。ステップ１１１５では遮蔽変数ＶＰ１に値１がセットされる。ステップ１１１６ではタイマーＶＰＴのレジスタの値が０より大きいかが判定され、真であればステップ１１１８に進み、偽であればステップ１１１７を実行した後にステップ１１１８に進む。ステップ１１１７ではタイマーＶＰＴを起動させる。ステップ１１１８では、タイマーＶＰＴのレジスタの値が所定の時間Ｔ２以下であるかが判定され、真であればステップ１１２０に進み、偽であればステップ１１１９を実行した後にステップ１１２０に進む。ステップ１１１９では遮蔽変数ＶＰ１に値０がセットされる。Ｔ２は他相のスイッチオンの抑制を要求する期間であり、本実施例ではＴ２＝１．０μｓとした。ステップ１１２０では、遮蔽変数ＵＰ１と遮蔽変数ＷＰ１の論理和が１であるかが判定され、真であればステップ１１２２に進み、偽であればステップ１１２１を実行した後ステップ１１２２に進む。ステップ１１２１では、マイクロコンピュータのハイサイドＶ相出力信号ポートＶＰ２に１が出力される。この出力により主制御ユニット１０はＶ相ハイサイド出力端子より値ＨのＶ相出力信号ＶＰ２を駆動回路に供給する。ステップ１１１５から１１２１までが同様に第５の手順を構成している。
次にＷ相に対する手順が同様に実行される。第３の手順としてのステップ１１２２では、ステップ１１０３で読み込まれた制御信号の内レジスタＷＰ０の値が１であるかどうかが判定され、偽であれば第４の手順であるステップ１１２３が実行され、真であれば第５の手順であるステップ１１２４以下が実行される。ステップ１１２３では、タイマーＷＰＴと遮蔽変数ＷＰ１は初期化され、マイクロコンピュータのハイサイドＷ相出力信号ポートＷＰ２に０が出力される。この出力により主制御ユニット１０はＷ相ハイサイド出力端子より値ＬのＷ相出力信号ＷＰ２を駆動回路に供給する。ステップ１１２４では遮蔽変数ＷＰ１に値１がセットされる。ステップ１１２５ではタイマーＷＰＴのレジスタの値が０より大きいかが判定され、真であればステップ１１２７に進み、偽であればステップ１１２６を実行した後にステップ１１２７に進む。ステップ１１２６ではタイマーＷＰＴを起動させる。ステップ１１２７では、タイマーＷＰＴのレジスタの値が所定の時間Ｔ３以下であるかが判定され、真であればステップ１１２９に進み、偽であればステップ１１２８を実行した後にステップ１１２９に進む。ステップ１１２８では遮蔽変数ＷＰ１に値０がセットされる。Ｔ３は他相のスイッチオンの抑制を要求する期間であり、本実施例ではＴ３＝１．５μｓとした。ステップ１１２９では、変数ＵＰ１と変数ＶＰ１の論理和が１であるかが判定され、真であればステップ１１３１に進み、偽であればステップ１１３０を実行した後ステップ１１３１に進む。ステップ１１３０では、マイクロコンピュータのハイサイドＷ相出力信号ポートＷＰ２に１が出力される。この出力により主制御ユニット１０はＷ相ハイサイド出力端子より値ＨのＷ相出力信号ＷＰ２を駆動回路に供給する。ステップ１１２４から１１３０までが同様に第５の手順を構成している。
以上のようなＵ相，Ｖ相，Ｗ相それぞれに対する第３の手順から第５の手順が実行された後、ステップ１１３１では、外部からの停止指令があるかどうかを判定し、真であれば本同時スイッチング防止手順１１００を停止し、偽であればステップ１１０３に戻り、再度ステップ１１０３から１１３１までが繰り返される。このようにステップ１１０３から１１３１を繰り返すことにより、Ｕ相ＰＷＭ信号ＵＰ０，Ｖ相ＰＷＭ信号ＶＰ０，Ｗ相ＰＷＭ信号ＷＰ０の変化を読み取り、それに応じて所定の遮蔽期間において他相に対してスイッチオンの抑制を要求し、また複数の他相からのスイッチオン抑制要求の有無を判断して、要求があればそれらの長い方の遮蔽期間だけ該相のＰＷＭ信号の立ち上がりを遅らせて同時スイッチングを回避している。これは実施の形態１における同時スイッチング防止の概念をソフトウエアで実現したものであり、したがって同様の効果を奏することは言うまでもないが、更に同時スイッチング防止機能をソフトウエアで実現したことにより、他の機能、例えばＰＷＭ信号発生機能等と併せて１つのマイクロコンピュータで実行させることにより制御ユニットの簡素化が図られ、加えて遮蔽期間等をプログラムにより後から変更できるので、多様な用途に対応させることが容易になる。
上記実施の形態３の実施例１は、実施の形態１の実施例１の機能をソフトウエアで実現したものであるため、三角波搬送波により形成されたＰＷＭ信号に対しては有効に機能するが、鋸歯波搬送波により形成されたＰＷＭ信号に対しては実施の形態１の実施例１と同様の課題を有している。即ちＵ相ＰＷＭ信号ＵＰ０，Ｖ相ＰＷＭ信号ＶＰ０，Ｗ相ＰＷＭ信号ＷＰ０が同時に立ち上がった場合（３相同時スイッチングの場合）は、Ｕ相ＰＷＭ信号ＵＰ０の遮蔽期間はＴ３，Ｖ相ＰＷＭ信号ＶＰ０の遮蔽期間はＴ３，Ｗ相ＰＷＭ信号ＷＰ０の遮蔽期間はＴ２となり、スイッチング素子の同時スイッチングを完全に回避しきれていない。したがってこれに対応するには、実施の形態１の実施例５における同時スイッチング防止機能をソフトウェアで実現する必要があり、その同時スイッチング防止手順を示したのが図１９のフローチャートである。
図１９は本発明に係るＰＷＭインバータ装置の実施の形態３における実施例２に使用されている同時スイッチング防止手順１２００であり、図１９において図１８と同じ番号は同じステップを示すため説明を省略するが、図１８の同時スイッチング防止手順１１００との相違は、ステップ１１２０の前にステップ１２０１とステップ１２０２とから構成される遮蔽変数抑制下位手順が挿入されている点である。即ちステップ１１１８又はステップ１１１９が実行された後、ステップ１２０１が実行される。ステップ１２０１では、レジスタＵＰ０の値が０であるかどうかが判定され、真であればステップ１１２０に進み、偽であればステップ１２０２を実行した後にステップ１１２０に進む。ステップ１２０２では遮蔽変数ＷＰ１に値０がセットされる。このようにしたことにより、遮蔽変数抑制下位手順はＵ相ＰＷＭ信号ＵＰ０がＨとなったとき遮蔽変数ＷＰ１の値を初期化し、Ｕ相ＰＷＭ信号ＵＰ０がＬとなったとき遮蔽変数ＷＰ１を不変とする機能を有しているため、３相同時スイッチングの場合はＵ相ＰＷＭ信号ＵＰ０がＨとなるため遮蔽変数ＷＰ１の値が初期化され０となり、Ｖ相ＰＷＭ信号ＶＰ０の遮蔽期間はＴ１となる。このとき遮蔽変数ＷＰ１の値は一旦初期化され０となるが、この直後のＷ相に対する第５の手順中のステップ１１１５で値１がセットされるので、初期化の効果はＶ相に対する第５の手順中に留まり他相の処理手順には影響を与えない。したがってこのときＵ相ＰＷＭ信号ＵＰ０の遮蔽期間はＴ３，Ｗ相ＰＷＭ信号ＷＰ０の遮蔽期間はＴ２となり、３相同時スイッチングが回避されていることがわかる。また、Ｖ相とＷ相の２相同時スイッチングの場合はＵ相ＰＷＭ信号ＵＰ０がＬとなるため遮蔽変数ＷＰ１は不変のままとなり、Ｖ相ＰＷＭ信号ＶＰ０の遮蔽期間はＴ３，Ｗ相ＰＷＭ信号ＷＰ０の遮蔽期間はＴ２となり、２相同時スイッチングが回避されていることがわかる。このように遮蔽変数抑制下位手順が付加された本実施例の同時スイッチング防止手順は、２相同時スイッチングのみならず３相同時スイッチングをも回避することができることが理解できよう。
以上各実施例に基き、本発明の実施の形態１、実施の形態２及び実施の形態３について説明してきた。いずれの実施例も３相ＰＷＭインバータ装置であるが、本発明の各形態は多相ＰＷＭインバータ装置に対しても適用できることは言うまでもない。また、各実施例においては、ＰＷＭ信号発生回路から各ゲート駆動回路に送る各ＰＷＭ信号がＨのときスイッチング素子がオン状態となる場合、即ち正論理の場合について説明したが、ＰＷＭ信号発生回路から各ゲート駆動回路に送る各ＰＷＭ信号がＬのときスイッチング素子がオン状態となる場合、即ち負論理の場合は、各手段が入力信号の立ち下がりに対応するように適宜変更すればよく、このような負論理の場合においても本発明の概念を適用できることは容易に理解できるであろう。
以下、本発明に係るＰＷＭインバータ装置の実施の形態１における実施例１について図面を参照しながら説明する。図１の破線内部は本発明の実施の形態１における実施例１の３相ＰＷＭインバータ装置の構成を示す回路ブロック図であり、従来のＰＷＭインバータ装置の構成を示す回路ブロック図である図２０とほぼ同じ構成であるが、同時スイッチング防止回路１００がゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆと３相ＰＷＭ信号発生回路１との間に挿入されている点が異なる。ここで３相ＰＷＭ信号発生回路１の搬送波信号は三角波である。図２はこの同時スイッチング防止回路１００の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＵＰ０を受け取るＵ相ハイサイド入力端子１０１，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＶＰ０を受け取るＶ相ハイサイド入力端子１０２，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＷＰ０を受け取るＷ相ハイサイド入力端子１０３から構成される入力手段と、ゲート駆動回路３ａへ出力信号ＵＰ２を送り出すＵ相ハイサイド出力端子１０４，ゲート駆動回路３ｂへ出力信号ＶＰ２を送り出すＶ相ハイサイド出力端子１０５，ゲート駆動回路３ｃへ出力信号ＷＰ２を送り出すＷ相ハイサイド出力端子１０６から構成される出力手段とを備えている。この同時スイッチング防止回路１００は、３相ＰＷＭ信号発生回路１から受け取った各相のＰＷＭ信号に同時スイッチング防止のための信号処理を加えて、各相のゲート駆動回路に送り出す。
図２の回路において、ハイサイドのＵ相信号処理に関与する部分は、Ｕ相の信号遮蔽手段としてのＵ相ＮＯＴ回路１０７及びＵ相ラッチ回路１０８と、Ｕ相の遮蔽パルス発生手段としてのＵ相ワンショットパルス発生回路１０９と、Ｕ相の遮蔽信号形成手段としてのＵ相ＮＯＲ回路１１０とから構成されている。Ｕ相ハイサイド入力端子１０１からの配線は途中で分岐し、一方はＵ相ＮＯＴ回路１０７に、他方はＵ相ワンショットパルス発生回路１０９に接続されている。同様に、ハイサイドのＶ相信号処理に関与する部分は、Ｖ相の信号遮蔽手段としてのＶ相ＮＯＴ回路１１１及びＶ相ラッチ回路１１２と、Ｖ相の遮蔽パルス発生手段としてのＶ相ワンショットパルス発生回路１１３と、Ｖ相の遮蔽信号形成手段としてのＶ相ＮＯＲ回路１１４とから構成され、またハイサイドのＷ相信号処理に関与する部分は、Ｗ相の信号遮蔽手段としてのＷ相ＮＯＴ回路１１５及びＷ相ラッチ回路１１６と、Ｗ相の遮蔽パルス発生手段としてのＷ相ワンショットパルス発生回路１１７と、Ｗ相の遮蔽信号形成手段としてのＷ相ＮＯＲ回路１１８とから構成されている。
Ｕ相ハイサイド入力端子１０１からの配線は途中で分岐し、一方はＵ相ワンショットパルス発生回路１０９の入力に、他方はＵ相ＮＯＴ回路１０７の入力に接続されている。Ｕ相ワンショットパルス発生回路１０９の出力からの配線は途中で分岐し、一方はＶ相ＮＯＲ回路１１４の入力に、他方はＷ相ＮＯＲ回路１１８の入力に接続されている。Ｖ相ハイサイド入力端子１０２からの配線は途中で分岐し、一方はＶ相ワンショットパルス発生回路１１３の入力に、他方はＶ相ＮＯＴ回路１１１の入力に接続されている。Ｖ相ワンショットパルス発生回路１１３の出力からの配線は途中で分岐し、一方はＵ相ＮＯＲ回路１１０の入力に、他方はＷ相ＮＯＲ回路１１８の入力に接続されている。Ｗ相ハイサイド入力端子１０３からの配線は途中で分岐し、一方はＷ相ワンショットパルス発生回路１１７の入力に、他方はＷ相ＮＯＴ回路１１５の入力に接続されている。Ｗ相ワンショットパルス発生回路１１７の出力からの配線は途中で分岐し、一方はＵ相ＮＯＲ回路１１０の入力に、他方はＶ相ＮＯＲ回路１１４の入力に接続されている。Ｕ相ＮＯＴ回路１０７の出力からの配線はＵ相ラッチ回路１０８のＲ端子に接続され、Ｕ相ＮＯＲ回路１１０の出力からの配線はＵ相ラッチ回路１０８のＳ端子に接続され、Ｕ相ラッチ回路１０８のＱ端子からの配線はＵ相ハイサイド出力端子１０４に接続されている。Ｖ相ＮＯＴ回路１１１の出力からの配線はＶ相ラッチ回路１１２のＲ端子に接続され、Ｖ相ＮＯＲ回路１１４の出力からの配線はＶ相ラッチ回路１１２のＳ端子に接続され、Ｖ相ラッチ回路１１２のＱ端子からの配線はＶ相ハイサイド出力端子１０５に接続されている。Ｗ相ＮＯＴ回路１１５の出力からの配線はＷ相ラッチ回路１１６のＲ端子に接続され、Ｗ相ＮＯＲ回路１１８の出力からの配線はＷ相ラッチ回路１１６のＳ端子に接続され、Ｗ相ラッチ回路１１６のＱ端子からの配線はＷ相ハイサイド出力端子１０６に接続されている。図２にはハイサイドの同時スイッチング防止回路のみが示されている。ローサイドにも同様の同時スイッチング防止回路が存在するが、その回路構成はハイサイドと同じ回路構成となるので図示を省略した。なお、各ラッチ回路は、例えば図３で示されるような回路であって、図４の真理値表で示される動作をする回路である。
このような構成の同時スイッチング防止回路により２相同時スイッチングを回避しているが、その動作を図５を用いて説明する。図５は本発明に係る同時スイッチング防止回路の実施の形態１における実施例１の動作を示すタイミングチャートである。３相ＰＷＭ信号発生回路１から出力されたＵ相ＰＷＭ信号ＵＰ０、Ｖ相ＰＷＭ信号ＶＰ０、Ｗ相ＰＷＭ信号ＷＰ０は、それぞれＵ相入力端子１０１、Ｖ相入力端子１０２、Ｗ相入力端子１０３から本回路内に導入される。ここで、３相ＰＷＭ信号発生回路１の搬送波信号が三角波であるので、図５の前半に示されるように、時刻ｔ１でＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０の値が同時にロー（Ｌ）からハイ（Ｈ）に立ち上がる場合、即ちＵ相のスイッチング素子とＶ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路１０９に送られる。Ｕ相ワンショットパルス発生回路１０９はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ１の遮蔽パルスＵＰ１を発生させ、この遮蔽パルスＵＰ１はＶ相ＮＯＲ回路１１４とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ１＝０．５μｓとした。同様に、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路１１３に送られる。Ｖ相ワンショットパルス発生回路１１３はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ２の遮蔽パルスＶＰ１を発生させ、この遮蔽パルスＶＰ１はＵ相ＮＯＲ回路１１０とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ２＝１．０μｓとした。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路１１７に送られるが、値がＬからＨに立ち上がっていないため、Ｗ相ワンショットパルス発生回路１１７は遮蔽パルスＷＰ１を発生させることはない。
Ｕ相ＮＯＲ回路１１０は、Ｖ相からの遮蔽パルスＶＰ１とＷ相からの遮蔽パルスＷＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するが、この場合はＶ相遮蔽パルスＶＰ１のみが送られてきているので、反転されたＶ相遮蔽パルスＶＰ１をＵ相ラッチ回路１０８の端子Ｓに送ることになる。一方、本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は他の一部がＵ相ＮＯＴ回路１０７を経由して、反転された状態でＵ相ラッチ回路１０８の端子Ｒに送られる。Ｕ相ＮＯＴ回路１０７からの反転されたＵ相ＰＷＭ信号ＵＰ０とＵ相ＮＯＲ回路１１０からの反転されたＶ相遮蔽パルスＶＰ１とを受けて、Ｕ相ラッチ回路１０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、即ち図５に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号ＵＰ２をＵ相ハイサイド出力端子１０４に送り出す。同様に、Ｖ相ＮＯＲ回路１１４は反転されたＵ相遮蔽パルスＵＰ１をＶ相ラッチ回路１１２の端子Ｓに送り、一方、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０は他の一部がＶ相ＮＯＴ回路１１１を経由して、反転された状態でＶ相ラッチ回路１１２の端子Ｒに送られる。Ｖ相ラッチ回路１１２は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ１だけ遅れた信号、即ち図５に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＵ相遮蔽パルスＵＰ１がＨとなっている期間だけ遮蔽した出力信号ＶＰ２をＶ相ハイサイド出力端子１０５に送り出す。ここでＴ１＝Ｔ２であると遅延させた２つのＰＷＭ信号の立ち上がりが再度一致し同時スイッチングを回避できないので、本実施例のようにＴ１≠Ｔ２である必要がある。
次に図５の後半に示されるように、時刻ｔ２でまずＷ相ＰＷＭ信号ＷＰ０の値がＬからＨに立ち上がり、０．５μｓ未満の微小時間後にＵ相ＰＷＭ信号ＵＰ０の値がＬからＨに立ち上がる場合について考える。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０は、その一部がＷ相ワンショットパルス発生回路１１７に送られる。Ｗ相ワンショットパルス発生回路１１７はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ３の遮蔽パルスＷＰ１を発生させ、この遮蔽パルスＷＰ１はＵ相ＮＯＲ回路１１０とＶ相ＮＯＲ回路１１４とに送られる。本実施の形態においてはＴ３＝１．５μｓとした。一方、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０は他の一部がＷ相ＮＯＴ回路１１５を経由して、反転された状態でＷ相ラッチ回路１１６の端子Ｒに送られる。Ｗ相ＮＯＲ回路１１８は、この時点でＵ相遮蔽パルスＵＰ１またはＶ相遮蔽パルスＶＰ１を受けていないので、Ｗ相ラッチ回路１１６の端子ＳにＨ信号を出力する。これによりＷ相ラッチ回路１１６は、図４の真理値表に従い、Ｗ相ＰＷＭ信号ＷＰ０を遮蔽することなくそのまま出力信号ＷＰ２としてＷ相ハイサイド出力端子１０６に出力する。
微小時間後に本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は、その一部がＵ相ワンショットパルス発生回路１０９に送られる。Ｕ相ワンショットパルス発生回路１０９はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ１の遮蔽パルスＵＰ１を発生させ、この遮蔽パルスＵＰ１はＶ相ＮＯＲ回路１１４とＷ相ＮＯＲ回路１１８とに送られる。このとき、遮蔽パルスＵＰ１を受けたＷ相ＮＯＲ回路１１８はＷ相ラッチ回路１１６の端子ＳにＬ信号を出力するが、端子ＲがＬであるために、図４の真理値表に従いＷ相ラッチ回路１１６の端子Ｑは直前の状態を維持するため、出力信号ＷＰ２がＬに反転することはない。一方、本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は他の一部がＵ相ＮＯＴ回路１０７を経由して、反転された状態でＵ相ラッチ回路１０８の端子Ｒに送られる。Ｕ相ＮＯＴ回路１０７からの反転されたＵ相ＰＷＭ信号ＵＰ０とＵ相ＮＯＲ回路１１０からの反転されたＷ相遮蔽パルスＷＰ１とを受けて、Ｕ相ラッチ回路１０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりがＷ相ＰＷＭ信号ＷＰ０の立ち上がりより時間幅Ｔ３だけ遅れた信号、即ち図５に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号ＵＰ２をＵ相ハイサイド出力端子１０４に送り出す。
以上図５に基き２つの場合について本実施例の動作を説明したが、いずれの場合においても、スイッチオンの時間を遅らせ２相のスイッチングのタイミングにある時間差を設けたため、２相同時スイッチングが回避され該２相が少なくとも０．５μｓの時間間隔をおいてスイッチオンしていることが分かる。また、上記動作説明においては、前半部分はＵ相とＶ相の同時スイッチングの場合について、後半部分はＵ相とＷ相の微小時間差同時スイッチングの場合について説明したが、各相の信号処理部分の構成は同一であるため、他の同時スイッチング又は微小時間差同時スイッチングの場合でも同様の動作が実現することは言うまでもない。本実施の形態の動作をより概念的に説明すると、一相の入力信号がＬからＨへ立ち上がると、その立ち上がりに同期して、遮蔽パルス発生手段が他相に所定の時間幅の遮蔽パルスを送り出す。この遮蔽パルスは、その値がＨの期間において他相にスイッチオンの抑制を要求する信号となる。他相は遮蔽信号形成手段により複数の遮蔽パルスを受けてその論理和をとり、複数の遮蔽パルスのいずれかがＨとなっている期間（これを遮蔽期間と呼ぶことにする）においてその値がＨとなるような遮蔽信号を形成する。このとき必要であれば本実施の形態のように反転させた形で遮蔽信号を次の信号遮蔽手段に出力してもよい。この場合は遮蔽期間は遮蔽信号の値がＬの期間となる。さらに他相は信号遮蔽手段により、遮蔽信号形成手段からの遮蔽信号に基き、他相の入力信号の立ち上がりを遮蔽期間だけ遮蔽した出力信号を出力端子に送り出す。以上が本実施の形態における同時スイッチング防止の動作を要約したものである。
本実施の形態は上述のような構成・作用を有するため、２相同時スイッチングを回避でき、それによりスイッチング素子のスイッチングの結果として生じるスイッチング素子の端子間にかかるサージ電圧を低減でき、さらにはスイッチング損失の低減を図ることができる。図６は従来の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間（図２０参照）に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。図７は本実施の形態の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間（図１参照）に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。両図とも横軸は時間軸でスケールは２００ｎｓ／Ｄｉｖ、縦軸は上の波形が電圧でスケールは１００Ｖ／Ｄｉｖ、下の波形は電流でスケールは１００Ａ／Ｄｉｖである。図６と図７とを比較すると、２相同時スイッチング防止機能のない従来の３相ＰＷＭインバータ装置の場合（図６）は定常電圧３００Ｖに対し最大４０２Ｖのサージ電圧が印加されているが、２相同時スイッチング防止機能のある本実施の形態の３相ＰＷＭインバータ装置の場合（図７）は定常電圧３００Ｖに対し最大３７０Ｖのサージ電圧となっており、サージ電圧低減の効果があることが示されている。
また図６と図７によれば、２相のスイッチング素子がスイッチオンするときの時間差は、０．５μｓ以上であれば２相のスイッチングによるサージ電圧の重畳がなく、本効果が充分に発揮されることが分かる。したがって、上記時間幅Ｔ１、Ｔ２、Ｔ３は０．５μｓ以上であることが望ましく、さらには互いに０．５μｓ以上の時間差を持つように設定することが望ましい。
上述のような実施の形態１による同時スイッチング防止の考え方は、図８に示される本発明に係る同時スイッチング防止回路の実施の形態１にかかる第２の実施例においても実現できる。図８において図２と同じ番号は同じ構成要素を示すため説明を省略するが、図２と異なる部分はＵ相ＮＯＲ回路がＵ相ＡＮＤ回路２０４に、Ｖ相ＮＯＲ回路がＶ相ＡＮＤ回路２０５に、Ｗ相ＮＯＲ回路がＷ相ＡＮＤ回路２０６にそれぞれ置き換わり、Ｕ相ワンショットパルス発生回路１０９からＶ相ＡＮＤ回路２０５またはＷ相ＡＮＤ回路２０６に至る線路上に第２のＵ相ＮＯＴ回路２０１が、Ｖ相ワンショットパルス発生回路１１３からＵ相ＡＮＤ回路２０４またはＷ相ＡＮＤ回路２０６に至る線路上に第２のＶ相ＮＯＴ回路２０２が、Ｗ相ワンショットパルス発生回路１１７からＵ相ＡＮＤ回路２０４またはＶ相ＡＮＤ回路２０５に至る線路上に第２のＷ相ＮＯＴ回路２０３がそれぞれ挿入されている点である。即ち、図２の回路では各相の遮蔽信号形成手段が反転論理和回路で構成されていたのに対し、図８の回路では各相の遮蔽信号形成手段が論理積回路とその複数の入力端子に接続された反転回路とで構成されている。この両方の構成が等価であることはド・モルガンの法則より明らかであるので、図８の同時スイッチング防止回路が図２の同時スイッチング防止回路と同じ作用・効果を具備することは言うまでもない。但し、図２の実施例１の方が各相とも第２のＮＯＴ回路が不要となり、回路構成が簡単になるという利点がある。
図２又は図８の回路に使用されているラッチ回路は図４に示されるような真理値表に基き動作するわけであるが、Ｒ端子への入力信号とＳ端子への入力信号との間に微妙な時間差が生じた場合には、図４の真理値表に従って動作しない場合がある。例えば、Ｓ端子の値がＨでＲ端子の値がＨでしたがってＱ端子の値がＬである状態において、次の瞬間にＳ端子の値とＲ端子の値とが同時にＨに遷移した場合には、図４の真理値表によればＱ端子の値は遷移前のＬのままであるが、本来同時あるべきだが遅れが生じてＲ端子の値の方がＳ端子の値よりある時間だけ早く遷移した場合には、その時間の程度によっては一時的にＳ端子の値がＨでＲ端子の値がＬでしたがってＱ端子の値がＨである状態が存在し、しかる後にＳ端子の値がＨとなるのでＱ端子の値は遷移前のＨのままとなり、本来意図しなかった動作を引き起こすこととなる。このような異常動作はＳ端子の値とＲ端子の値とが同時にＨからＬに遷移する場合に発生するわけであるから、Ｓ端子の値とＲ端子の値とが同時にＨとなる状態を回避できれば、上記のような異常動作を防止できる。
図９に示された第３の実施例は、図２の実施例において発生が懸念される上記異常動作の防止対策を施したものである。即ち、図２の実施例において、Ｕ相ＮＯＴ回路１０７からの出力信号をＵ相ＮＯＲ回路１１０にも供給し、Ｕ相ＮＯＲ回路１１０はＶ相からの遮蔽パルスＶＰ１とＷ相からの遮蔽パルスＷＰ１とＵ相ＮＯＴ回路１０７からの出力信号の３つの信号のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。また同様に、Ｖ相ＮＯＴ回路１１１からの出力信号をＶ相ＮＯＲ回路１１４にも供給し、Ｖ相ＮＯＲ回路１１４はＵ相からの遮蔽パルスＵＰ１とＷ相からの遮蔽パルスＷＰ１とＶ相ＮＯＴ回路１１１からの出力信号の３つの信号のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を出力するように、更にはＷ相ＮＯＴ回路１１５からの出力信号をＷ相ＮＯＲ回路１１８にも供給し、Ｗ相ＮＯＲ回路１１８はＵ相からの遮蔽パルスＵＰ１とＶ相からの遮蔽パルスＶＰ１とＷ相ＮＯＴ回路１１５からの出力信号の３つの信号のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。図９の実施例はこのような結線を追加したことにより、各ラッチ回路のＲ端子の値がＨのときには同時に各ＮＯＲ回路の入力端子の１つがＨとなり他の入力端子の値に関わらず各ＮＯＲ回路は各ラッチ回路のＳ端子に値Ｌを出力するので、図９の実施例においてはＳ端子の値とＲ端子の値とが同時にＨとなる状態を回避できていることがわかる。またＲ端子の値がＨのときには、Ｓ端子の値がＨであってもＬであっても出力であるＱ端子の値はＬであるので、この結線の付加により同時スイッチング防止機能が損なわれることはない。
上記のようなラッチ回路の異常動作の防止対策は、図８の第２の実施例に対しても適用でき、それが図１０の実施例４に示されている。図１０の実施例は、図８の実施例において、Ｕ相ハイサイド入力端子１０１から導入されたＵ相ＰＷＭ信号ＵＰ０の一部をＵ相ＡＮＤ回路２０４にも供給し、Ｕ相ＡＮＤ回路２０４はＶ相からの反転された遮蔽パルスＶＰ１とＷ相からの反転された遮蔽パルスＷＰ１とＵ相ＰＷＭ信号ＵＰ０の３つの信号のいずれかがＬの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。また同様に、Ｖ相ハイサイド入力端子１０２から導入されたＰＷＭ信号ＶＰ０の一部をＶ相ＡＮＤ回路２０５にも供給し、Ｖ相ＡＮＤ回路２０５はＵ相からの遮蔽パルスＵＰ１とＷ相からの遮蔽パルスＷＰ１とＰＷＭ信号ＶＰ０の３つの信号のいずれかがＬの場合にＬ信号をそれ以外はＨ信号を出力するように、更にはＷ相ハイサイド入力端子１０３から導入されたＰＷＭ信号ＷＰ０の一部をＷ相ＡＮＤ回路２０６にも供給し、Ｗ相ＡＮＤ回路２０６はＵ相からの遮蔽パルスＵＰ１とＶ相からの遮蔽パルスＶＰ１とＰＷＭ信号ＷＰ０の３つの信号のいずれかがＬの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。図１０の実施例はこのような結線を追加したことにより、各ラッチ回路のＲ端子の値がＨのときには各ＰＷＭ信号はＬであるため同時に各ＡＮＤ回路の入力端子の１つがＨとなり各ＡＮＤ回路は他の入力端子の値に関わらず各ラッチ回路のＳ端子に値Ｌを出力するので、図１０の実施例においてはＳ端子の値とＲ端子の値とが同時にＨとなる状態を回避できていることがわかる。またＲ端子の値がＨのときには、Ｓ端子の値がＨであってもＬであっても出力であるＱ端子の値はＬであるので、この結線の付加により同時スイッチング防止機能が損なわれることはない。
３相ＰＷＭ信号発生回路の搬送波信号が三角波である場合には２相同時スイッチング防止だけを考慮すればよいが、搬送波信号が鋸歯波の場合にはさらに３相同時スイッチング防止についても考慮する必要がある。図２の同時スイッチング防止回路１００において３相同時スイッチングを引き起こすＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０が入力された場合、Ｕ相出力信号ＵＰ２はＰＷＭ信号ＵＰ０の立ち上がりがＴ２とＴ３の長い方の時間幅だけ遮蔽された信号となり、Ｖ相出力信号ＶＰ２はＶ相ＰＷＭ信号ＶＰ０の立ち上がりがＴ１とＴ３の長い方の時間幅だけ遮蔽された信号となり、Ｗ相出力信号ＷＰ２はＷ相ＰＷＭ信号ＷＰ０の立ち上がりがＴ１とＴ２の長い方の時間幅だけ遮蔽された信号となる。Ｔ１，Ｔ２＜Ｔ３である場合には、Ｕ相出力信号ＵＰ２とＶ相出力信号ＶＰ２とは図２の同時スイッチング防止回路での処理を経た後もなお同時に立ち上がり、スイッチング素子の同時スイッチングを完全に回避しきれていないこととなる。実施の形態１における同時スイッチング防止の概念を継承しながら、上記３相同時スイッチングの場合においても、有効に動作する同時スイッチング防止回路を例示したのが、図１１に示される実施例５である。
以下、本発明の実施の形態１における実施例５に使用される同時スイッチング防止回路５００について図１１を参照しながら説明する。図１１において図２と同じ番号は同じ構成要素を示すため説明を省略するが、図２と異なる部分は、Ｗ相ワンショットパルス発生回路１１７からＶ相ＮＯＲ回路１１４の入力側への信号線路に、ＮＯＴ回路５０１とＡＮＤ回路５０２から構成される遮蔽パルス抑制回路が挿入されている点である。即ち、Ｕ相の信号線よりＰＷＭ信号ＵＰ０を分岐しＮＯＴ回路５０１により反転させた信号を一方の入力とし、Ｗ相ワンショットパルス発生回路１１７からの出力を他方の入力とし、一方と他方の入力の論理積をＶ相ＮＯＲ回路１１４の一方の端子に対し出力するようにＡＮＤ回路５０２が接続されている。
このような構成の同時スイッチング防止回路により３相同時スイッチングを回避しているが、その動作を図１２を用いて説明する。図１２は本発明に係る同時スイッチング防止回路の実施の形態１における実施例５の動作を示すタイミングチャートである。３相ＰＷＭ信号発生回路から出力されたＵ相ＰＷＭ信号ＵＰ０、Ｖ相ＰＷＭ信号ＶＰ０、Ｗ相ＰＷＭ信号ＷＰ０は、それぞれＵ相入力端子１０１、Ｖ相入力端子１０２、Ｗ相入力端子から本回路内に導入される。ここで、３相ＰＷＭ信号発生回路１の搬送波信号が鋸歯波であるので、図１２の前半に示されるように、時刻ｔ１でＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＵ相とＶ相とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路１０９に送られる。Ｕ相ワンショットパルス発生回路１０９はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ１の遮蔽パルスＵＰ１を発生させ、この遮蔽パルスＵＰ１はＶ相ＮＯＲ回路１１４とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ１＝０．５μｓとした。同様に、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路１１３に送られる。Ｖ相ワンショットパルス発生回路１１３はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ２の遮蔽パルスＶＰ１を発生させ、この遮蔽パルスＶＰ１はＵ相ＮＯＲ回路１１０とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ２＝１．０μｓとした。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路１１７に送られる。Ｗ相ワンショットパルス発生回路１１７はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ３の遮蔽パルスＷＰ１を発生させ、この遮蔽パルスＷＰ１はＵ相ＮＯＲ回路１１０とＡＮＤ回路５０２とに送られる。本実施例においてはＴ３＝１．５μｓとした。
Ｕ相ＮＯＲ回路１１０は、Ｖ相からの遮蔽パルスＶＰ１とＷ相からの遮蔽パルスＷＰ １のいずれかがＨの場合に信号をそれ以外はＨ信号を遮蔽信号として出力するが、この場合はＶ相遮蔽パルスＶＰ１とＷ相遮蔽パルスＷＰ１とが送られてきておりＴ１＜Ｔ３であるので、反転されたＷ相遮蔽パルスＷＰ１をＵ相ラッチ回路１０８の端子Ｓに送ることになる。一方、本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は他の一部がＵ相ＮＯＴ回路１０７を経由して、反転された状態でＵ相ラッチ回路１０８の端子Ｒに送られる。Ｕ相ＮＯＴ回路１０７からの反転されたＵ相ＰＷＭ信号ＵＰ０とＵ相ＮＯＲ回路１１０からの反転されたＷ相遮蔽パルスＷＰ１とを受けて、Ｕ相ラッチ回路１０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりが時間幅Ｔ３だけ遅れた信号、即ち図１２に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号ＵＰ２をＵ相ハイサイド出力端子１０４に送り出す。同様に、Ｗ相ＮＯＲ回路１１８は、Ｔ１＜Ｔ２であるため反転されたＶ相遮蔽パルスＶＰ１をＷ相ラッチ回路１１６の端子Ｓに送り、一方、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０は他の一部がＷ相ＮＯＴ回路１１５を経由して、反転された状態でＷ相ラッチ回路１１６の端子Ｒに送られる。Ｗ相ラッチ回路１１６は、図４の真理値表に従い、Ｗ相ＰＷＭ信号ＷＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、即ち図１２に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号ＷＰ２をＷ相ハイサイド出力端子１０６に送り出す。
Ｖ相ＮＯＲ回路１１４は、Ｕ相遮蔽パルスＵＰ１とＷ相遮蔽パルスＷＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するわけであるが、本実施例ではＷ相ワンショットパルス発生回路１１７からＶ相ＮＯＲ回路１１４の入力側への信号線路に遮蔽パルス抑制回路が挿入されているため、他相とは異なる動作となる。この遮蔽パルス抑制回路では、Ｗ相遮蔽パルスＷＰ１とＵ相ＰＷＭ信号ＵＰ０の反転信号との論理積がとられているため、Ｕ相ＰＷＭ信号ＵＰ０がＨの時にはＷ相遮蔽パルスＷＰ１は抑制されてＶ相ＮＯＲ回路１１４に出力されない。したがって、図１２の前半に示されるようなＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合には、この遮蔽パルス抑制回路が働きＷ相遮蔽パルスＷＰ１がＶ相ＮＯＲ回路１１４へ送られないため、Ｖ相ＮＯＲ回路１１４の出力は反転されたＵ相遮蔽パルスＵＰ１となり、Ｖ相ラッチ回路１１２は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ１だけ遅れた信号、即ち図１２に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＵ相遮蔽パルスＵＰ１がＨとなっている期間だけ遮蔽した出力信号ＶＰ２をＶ相ハイサイド出力端子１０５に送り出す。
次に図１２の後半に示されるように、時刻ｔ２でＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＶ相のスイッチング素子とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路１１３に送られる。Ｖ相ワンショットパルス発生回路１１３はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ２の遮蔽パルスＶＰ１を発生させ、この遮蔽パルスＶＰ１はＵ相ＮＯＲ回路１１０とＷ相ＮＯＲ回路１１８とに送られる。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路１１７に送られる。Ｗ相ワンショットパルス発生回路１１７はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ３の遮蔽パルスＷＰ１を発生させ、この遮蔽パルスＷＰ１はＵ相ＮＯＲ回路１１０とＡＮＤ回路５０２とに送られる。ＡＮＤ回路５０２に送られてきた遮蔽パルスＷＰ１は、ここでＵ相ＰＷＭ信号ＵＰ０の反転信号との論理積がとられるが、この時点でＵ相ＰＷＭ信号ＵＰ０はＬのままなので、ＡＮＤ回路５０２はこのままＶ相ＮＯＲ回路１１４に遮蔽パルスＷＰ１を出力することとなる。したがって、Ｖ相ラッチ回路１１２は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ３だけ遅れた信号、即ち図１２に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりを遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号ＶＰ２をＶ相ハイサイド出力端子１０５に送り出す。Ｗ相ＮＯＲ回路１１８は、Ｕ相遮蔽パルスＵＰ１とＶ相遮蔽パルスＶＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するが、この場合はＶ相遮蔽パルスＶＰ１のみが送られてきているので、反転されたＶ相遮蔽パルスＶＰ１をＷ相ラッチ回路１１６の端子Ｓに送ることになる。Ｗ相ラッチ回路１１６は、図４の真理値表に従い、Ｗ相ＰＷＭ信号ＷＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、即ち図１２に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号ＷＰ２をＷ相ハイサイド出力端子１０６に送り出す。
以上説明してきたように、遮蔽パルス抑制回路はＵ相ＰＷＭ信号ＵＰ０がＨとなったとき遮蔽パルスＷＰ１が出力されるのを抑制し、Ｕ相ＰＷＭ信号ＵＰ０がＬとなったとき遮蔽パルスＷＰ１をそのまま通過させる機能を有しているため、遮蔽パルス抑制回路が付加された本実施例は、２相同時スイッチングのみならず３相同時スイッチングをも回避することができることが理解できよう。またこの遮蔽パルス抑制回路は、時間幅が中間の遮蔽パルスを発生させる相、即ち本実施例のようにＶ相に設けるのが適切である。Ｕ相ＮＯＲ回路１１０はＴ２とＴ３のいずれか長い方を遮蔽期間、Ｖ相ＮＯＲ回路１１４はＴ１とＴ３のいずれか長い方を遮蔽期間、Ｗ相ＮＯＲ回路１１８はＴ１とＴ２のいずれか長い方を遮蔽期間とするが、Ｔ１＜Ｔ２＜Ｔ３である場合は、遮蔽パルス抑制回路をＵ相に設けると遮蔽期間はそれぞれＵ相でＴ２，Ｖ相でＴ３，Ｗ相でＴ２となり、同時スイッチングを防止できず不適切である。さらに図示していないが、このような遮蔽パルス抑制回路を図９の実施例３にも同様に付加できることは容易に理解できよう。
このような遮蔽パルス抑制回路の付加は図８の実施例にも適用できる。図１３は実施例２に遮蔽パルス抑制回路を付加した本発明の実施の形態１における実施例６に使用される同時スイッチング防止回路６００の回路構成図を示している。図１３において図８と同じ番号は同じ構成要素を示すため説明を省略するが、図８と異なる部分は、Ｗ相ワンショットパルス発生回路１１７からＶ相ＡＮＤ回路２０５の入力側への信号線路に、Ｖ相ＯＲ回路６０１から構成される遮蔽パルス抑制回路が挿入されている点である。即ち、Ｕ相の信号線よりのＰＷＭ信号ＵＰ０を一方の入力とし、Ｗ相ワンショットパルス発生回路１１７からの出力の反転信号を他方の入力とし、一方と他方の入力の論理和をＶ相ＡＮＤ回路２０５の一方の端子に対し出力するようにＶ相ＯＲ回路６０１が接続されている。本実施例の遮蔽パルス抑制回路は図１１の実施例の遮蔽パルス抑制回路と構成が異なるが、この両実施例全体の構成が等価であることはド・モルガンの法則より容易に証明できるので、図１３の同時スイッチング防止回路が図１１の同時スイッチング防止回路と同じ作用・効果を具備することは言うまでもない。さらに図示していないが、このような遮蔽パルス抑制回路を図１０の実施例４にも同様に付加できることは容易に理解できよう。
＜実施の形態２＞
以下、本発明に係るＰＷＭインバータ装置の実施の形態２における実施例１について図面を参照しながら説明する。装置全体の構成は図１と共通で、同時スイッチング防止回路１００が同時スイッチング防止回路７００に置き換わっただけなので図示及び説明は省略する。図１４はこの同時スイッチング防止回路７００の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＵＰ０を受け取るＵ相ハイサイド入力端子７０１，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＶＰ０を受け取るＶ相ハイサイド入力端子７０２，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＷＰ０を受け取るＷ相ハイサイド入力端子７０３から構成される入力手段と、ゲート駆動回路３ａへ出力信号ＵＰ２を送り出すＵ相ハイサイド出力端子７０４，ゲート駆動回路３ｂへ出力信号ＶＰ２を送り出すＶ相ハイサイド出力端子７０５，ゲート駆動回路３ｃへ出力信号ＷＰ２を送り出すＷ相ハイサイド出力端子７０６から構成される出力手段とを備えている。
図１４の回路において、ハイサイドのＵ相信号処理に関する部分は、Ｕ相の信号遮蔽手段としての第１のＵ相ＮＯＴ回路７０７及び第１のＵ相ラッチ回路７０８と、Ｕ相の遮蔽信号発生手段としてのＵ相ワンショットパルス発生回路７０９，第２のＵ相ＮＯＴ回路７１０，第２のＵ相ラッチ回路７１１，Ｕ相ＯＲ回路７１２及び第３のＵ相ＮＯＴ回路７１３とから構成されている。同様にハイサイドのＶ相信号処理に関する部分は、Ｖ相の信号遮蔽手段としての第１のＶ相ＮＯＴ回路７１４及び第１のＶ相ラッチ回路７１５と、Ｖ相の遮蔽信号発生手段としてのＶ相ワンショットパルス発生回路７１６，第２のＶ相ＮＯＴ回路７１７，第２のＶ相ラッチ回路７１８，Ｖ相ＯＲ回路７１９及び第３のＶ相ＮＯＴ回路７２０とから構成されている。また同様にハイサイドのＷ相信号処理に関する部分は、Ｗ相の信号遮蔽手段としての第１のＷ相ＮＯＴ回路７２１及び第１のＷ相ラッチ回路７２２と、Ｗ相の遮蔽信号発生手段としてのＷ相ワンショットパルス発生回路７２３，第２のＷ相ＮＯＴ回路７２４，第２のＷ相ラッチ回路７２５，Ｗ相ＯＲ回路７２６及び第３のＷ相ＮＯＴ回路７２７とから構成されている。本回路においては上述の各相の信号処理に関する部分以外に更に、同時スイッチング検出手段としての第１のワンショットパルス発生回路７２８，第２のワンショットパルス発生回路７２９，第３のワンショットパルス発生回路７３０，第１のＡＮＤ回路７３１，第２のＡＮＤ回路７３２及び第３のＡＮＤ回路７３３とから構成されている。
Ｕ相ハイサイド入力端子７０１からの配線は途中で３つに分岐し、その１つは第１のワンショットパルス発生回路７２８の入力に、他の１つはＵ相ワンショットパルス発生回路７０９の入力に、残りの１つは第１のＵ相ＮＯＴ回路７０７の入力に接続されている。Ｖ相ハイサイド入力端子７０２からの配線は途中で３つに分岐し、その１つは第２のワンショットパルス発生回路７２９の入力に、他の１つはＶ相ワンショットパルス発生回路７１６の入力に、残りの１つは第１のＶ相ＮＯＴ回路７１４の入力に接続されている。Ｗ相ハイサイド入力端子７０３からの配線は途中で３つに分岐し、その１つは第３のワンショットパルス発生回路７３０の入力に、他の１つはＷ相ワンショットパルス発生回路７２３の入力に、残りの１つは第１のＷ相ＮＯＴ回路７２１の入力に接続されている。第１のワンショットパルス発生回路７２８の出力からの配線は途中で分岐し、一方は第１のＡＮＤ回路７３１の入力に、他方は第３のＡＮＤ回路７３３の入力に接続されている。第２のワンショットパルス発生回路７２９の出力からの配線は途中で分岐し、一方は第１のＡＮＤ回路７３１の入力に、他方は第２のＡＮＤ回路７３２の入力に接続されている。第３のワンショットパルス発生回路７３０の出力からの配線は途中で分岐し、一方は第２のＡＮＤ回路７３２の入力に、他方は第３のＡＮＤ回路７３３の入力に接続されている。第１のＡＮＤ回路７３１の出力からの配線は途中で分岐し、一方はＵ相ＯＲ回路７１２の入力に、他方はＶ相ＯＲ回路７１９の入力に接続されている。第２のＡＮＤ回路７３２の出力からの配線は途中で分岐し、一方はＶ相ＯＲ回路７１９の入力に、他方はＷ相ＯＲ回路７２６の入力に接続されている。第３のＡＮＤ回路７３３の出力からの配線は途中で分岐し、一方はＵ相ＯＲ回路７１２の入力に、他方はＷ相ＯＲ回路７２６の入力に接続されている。Ｕ相ワンショットパルス発生回路７０９の出力からの配線は第２のＵ相ＮＯＴ回路７１０の入力に接続されている。Ｖ相ワンショットパルス発生回路７１６の出力からの配線は第２のＶ相ＮＯＴ回路７１７の入力に接続されている。Ｗ相ワンショットパルス発生回路７２３の出力からの配線は第２のＷ相ＮＯＴ回路７２４の入力に接続されている。第２のＵ相ＮＯＴ回路７１０の出力からの配線は第２のＵ相ラッチ回路７１１のＲ端子に接続され、Ｕ相ＯＲ回路７１２の出力からの配線は第２のＵ相ラッチ回路７１１のＳ端子に接続され、第２のＵ相ラッチ回路７１１のＱ端子からの配線は第３のＵ相ＮＯＴ回路７１３の入力に接続されている。第１のＵ相ＮＯＴ回路７０７の出力からの配線は第１のＵ相ラッチ回路７０８のＲ端子に接続され、第３のＵ相ＮＯＴ回路７１３の出力からの配線は第１のＵ相ラッチ回路７０８のＳ端子に接続され、第１のＵ相ラッチ回路７０８のＱ端子からの配線はＵ相ハイサイド出力端子７０４に接続されている。第２のＶ相ＮＯＴ回路７１７の出力からの配線は第２のＶ相ラッチ回路７１８のＲ端子に接続され、Ｖ相ＯＲ回路７１９の出力からの配線は第２のＶ相ラッチ回路７１８のＳ端子に接続され、第２のＶ相ラッチ回路７１８のＱ端子からの配線は第３のＶ相ＮＯＴ回路７２０の入力に接続されている。第１のＶ相ＮＯＴ回路７１４の出力からの配線は第１のＶ相ラッチ回路７１５のＲ端子に接続され、第３のＶ相ＮＯＴ回路７２０の出力からの配線は第１のＶ相ラッチ回路７１５のＳ端子に接続され、第１のＶ相ラッチ回路７１５のＱ端子からの配線はＶ相ハイサイド出力端子７０５に接続されている。第２のＷ相ＮＯＴ回路７２４の出力からの配線は第２のＷ相ラッチ回路７２５のＲ端子に接続され、Ｗ相ＯＲ回路７２６の出力からの配線は第２のＷ相ラッチ回路７２５のＳ端子に接続され、第２のＷ相ラッチ回路７２５のＱ端子からの配線は第３のＷ相ＮＯＴ回路７２７の入力に接続されている。第１のＷ相ＮＯＴ回路７２１の出力からの配線は第１のＷ相ラッチ回路７２２のＲ端子に接続され、第３のＷ相ＮＯＴ回路７２７の出力からの配線は第１のＷ相ラッチ回路７２２のＳ端子に接続され、第１のＷ相ラッチ回路７２２のＱ端子からの配線はＷ相ハイサイド出力端子７０６に接続されている。図１４にはハイサイドの同時スイッチング防止回路のみが示されている。ローサイドにも同様の同時スイッチング防止回路が存在するが、その回路構成はハイサイドと同じ回路構成となるので図示を省略した。なお、各ラッチ回路は、例えば図３で示されるような回路であって、図４の真理値表で示される動作をする回路である。
このような構成の同時スイッチング防止回路により２相だけでなく３相同時スイッチングを回避しているが、その動作を図１５を用いて説明する。図１５は本発明に係る同時スイッチング防止回路の実施の形態２における実施例１の動作を示すタイミングチャートである。３相ＰＷＭ信号発生回路から出力されたＵ相ＰＷＭ信号ＵＰ０、Ｖ相ＰＷＭ信号ＶＰ０、Ｗ相ＰＷＭ信号ＷＰ０は、それぞれＵ相入力端子７０１、Ｖ相入力端子７０２、Ｗ相入力端子７０３から本回路内に導入される。ここで図１５の前半に示されるように、時刻ｔ１でＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＵ相とＶ相とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部が第１のワンショットパルス発生回路７２８に送られる。第１のワンショットパルス発生回路７２８はこの立ち上がりに同期して時間幅０．５μｓのＵ相スイッチング検出パルスを発生させ、第１のＡＮＤ回路７３１と第３のＡＮＤ回路７３３とに供給する。同様に本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部が第２のワンショットパルス発生回路７２９に送られ、第２のワンショットパルス発生回路７２９はこの立ち上がりに同期して時間幅０．５μｓのＶ相スイッチング検出パルスを発生させ、第１のＡＮＤ回路７３１と第２のＡＮＤ回路７３２とに供給する。さらに同様に本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部が第３のワンショットパルス発生回路７３０に送られ、第３のワンショットパルス発生回路７３０はこの立ち上がりに同期して時間幅０．５μｓのＷ相スイッチング検出パルスを発生させ、第２のＡＮＤ回路７３２と第３のＡＮＤ回路７３３とに供給する。
第１のＡＮＤ回路７３１はＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとが共にＨのとき値Ｈを出力する。両検出パルス共時間幅は０．５μｓであるので、このことは時間幅０．５μｓ以下でＵ相とＶ相のＰＷＭ信号が立ち上がった場合、第１のＡＮＤ回路７３１は同時スイッチング検出信号を出力することを意味する。同様に第２のＡＮＤ回路７３２はＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力し、このことは同様に時間幅０．５μｓ以下でＶ相とＷ相のＰＷＭ信号が立ち上がった場合、第２のＡＮＤ回路７３２は同時スイッチング検出信号を出力することを意味する。また同様に、第３のＡＮＤ回路７３３はＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力し、このことは同様に時間幅０．５μｓ以下でＵ相とＷ相のＰＷＭ信号が立ち上がった場合、第３のＡＮＤ回路７３３は同時スイッチング検出信号を出力することを意味する。したがって、図１５の前半に示されるようにＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる時は、第１のＡＮＤ回路７３１，第２のＡＮＤ回路７３２及び第３のＡＮＤ回路７３３は全て値Ｈを出力している。
一方本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路７０９に送られる。Ｕ相ワンショットパルス発生回路７０９はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ１のＵ相遮蔽パルスＵＰ１を発生させ、このＵ相遮蔽パルスＵＰ１は第２のＵ相ＮＯＴ回路７１０を経由して反転された状態で第２のＵ相ラッチ回路７１１の端子Ｒに送られる。本実施例ではＴ１＝０．５μｓとした。Ｕ相ＯＲ回路７１２は第１のＡＮＤ回路７３１からの同時スイッチング検出信号と第３のＡＮＤ回路７３３からの同時スイッチング検出信号との論理和を第２のＵ相ラッチ回路７１１の端子Ｓに出力する。即ち、Ｕ相ＰＷＭ信号ＵＰ０がＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０とのいずれかと同時に立ち上がった場合には、立ち上がりから０．５μｓまでＵ相ＯＲ回路７１２は値Ｈを出力する。第２のＵ相ラッチ回路７１１はこれら２つの信号を受けて図４の真理値表に従って出力するが、この場合はＵ相遮蔽パルスＵＰ１をそのまま出力し、第３のＵ相ＮＯＴ回路７１３を経由し反転させた状態で第１のＵ相ラッチ回路７０８の端子Ｓに供給する。さらに本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は、残り一部が第１のＵ相ＮＯＴ回路７０７を経由して反転された状態で第１のＵ相ラッチ回路７０８の端子Ｒに供給される。第１のＵ相ＮＯＴ回路７０７からの反転されたＵ相ＰＷＭ信号ＵＰ０と第２のＵ相ラッチ回路７１１からの反転されたＵ相遮蔽パルスＵＰ１とを受けて、第１のＵ相ラッチ回路７０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりが時間幅Ｔ１だけ遅れた信号、即ち図１５に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＵ相遮蔽パルスＵＰ１がＨとなっている期間だけ遮蔽した出力信号をＵ相ハイサイド出力端子７０４に送り出す。
また、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路７１６に送られる。Ｖ相ワンショットパルス発生回路７１６はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ２のＶ相遮蔽パルスＶＰ１を発生させ、このＶ相遮蔽パルスＶＰ１は第２のＶ相ＮＯＴ回路７１７を経由して反転された状態で第２のＶ相ラッチ回路７１８の端子Ｒに送られる。本実施例ではＴ２＝１．０μｓとした。その後同様な処理を経て、Ｖ相ＰＷＭ信号ＶＰ０は図１５に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号となってＶ相ハイサイド出力端子７０５から送り出される。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路７２３に送られる。Ｗ相ワンショットパルス発生回路７２３はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ３のＷ相遮蔽パルスＷＰ１を発生させ、このＷ相遮蔽パルスＷＰ１は第２のＷ相ＮＯＴ回路７２４を経由して反転された状態で第２のＷ相ラッチ回路７２５の端子Ｒに送られる。本実施例ではＴ３＝１．５μｓとした。その後同様な処理を経て、図１５に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号となってＷ相ハイサイド出力端子７０６から送り出される。ここでＴ１，Ｔ２，Ｔ３のいずれか２つが等しいと同時スイッチングを回避できないので、本実施例のようにＴ１≠Ｔ２≠Ｔ３≠Ｔ１である必要がある。
次ぎに図１５の後半に示されるように、時刻ｔ２でＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＶ相のスイッチング素子とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部が第２のワンショットパルス発生回路７２９に送られる。第２のワンショットパルス発生回路７２９はこの立ち上がりに同期して時間幅０．５μｓのＶ相スイッチング検出パルスを発生させ、第１のＡＮＤ回路７３１と第２のＡＮＤ回路７３２とに供給する。同様に、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部が第３のワンショットパルス発生回路７３０に送られる。第３のワンショットパルス発生回路７３０はこの立ち上がりに同期して時間幅０．５μｓのＷ相スイッチング検出パルスを発生させ、第２のＡＮＤ回路７３２と第３のＡＮＤ回路７３３とに供給する。
第１のＡＮＤ回路７３１はＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとが共にＨのとき値Ｈを出力する。同様に第２のＡＮＤ回路７３２はＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力し、第３のＡＮＤ回路７３３はＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力する。したがって、図１５の後半に示されるようにＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる時は、第１のＡＮＤ回路７３１は値Ｌを，第２のＡＮＤ回路７３２は値Ｈを、第３のＡＮＤ回路７３３は値Ｌを出力している。
一方本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路７１６に送られる。Ｖ相ワンショットパルス発生回路７１６はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ２のＶ相遮蔽パルスＶＰ１を発生させ、このＶ相遮蔽パルスＶＰ１は第２のＶ相ＮＯＴ回路７１７を経由して反転された状態で第２のＶ相ラッチ回路７１８の端子Ｒに送られる。Ｖ相ＯＲ回路７１９は第１のＡＮＤ回路７３１からの同時スイッチング検出信号と第２のＡＮＤ回路７３２からの同時スイッチング検出信号との論理和を第２のＶ相ラッチ回路７１８の端子Ｓに出力する。第２のＶ相ラッチ回路７１８はこれら２つの信号を受けて図４の真理値表に従って出力するが、この場合はＶ相遮蔽パルスＶＰ１をそのまま出力し、第３のＶ相ＮＯＴ回路７２０を経由し反転させた状態で第１のＶ相ラッチ回路７１５の端子Ｓに供給する。さらに本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０は、残り一部が第１のＶ相ＮＯＴ回路７１４を経由して反転された状態で第１のＶ相ラッチ回路７１５の端子Ｒに供給される。第１のＶ相ＮＯＴ回路７１４からの反転されたＶ相ＰＷＭ信号ＶＰ０と第２のＶ相ラッチ回路７１８からの反転されたＶ相遮蔽パルスＶＰ１とを受けて、第１のＶ相ラッチ回路７１５は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、図１５に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号となってＶ相ハイサイド出力端子７０５に送り出す。
同様に、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路７２３に送られる。Ｗ相ワンショットパルス発生回路７２３はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ３のＷ相遮蔽パルスＷＰ１を発生させ、このＷ相遮蔽パルスＷＰ１は第２のＷ相ＮＯＴ回路７２４を経由して反転された状態で第２のＷ相ラッチ回路７２５の端子Ｒに送られる。その後同様な処理を経て、図１５に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号となってＷ相ハイサイド出力端子７０６から送り出される。
本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路７０９に送られる。Ｕ相ワンショットパルス発生回路７０９はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ１のＵ相遮蔽パルスＵＰ１を発生させ、このＵ相遮蔽パルスＵＰ１は第２のＵ相ＮＯＴ回路７１０を経由して反転された状態で第２のＵ相ラッチ回路７１１の端子Ｒに送られる。Ｕ相ＯＲ回路７１２は第１のＡＮＤ回路７３１からの同時スイッチング検出信号と第３のＡＮＤ回路７３３からの同時スイッチング検出信号との論理和を第２のＵ相ラッチ回路７１１の端子Ｓに出力する。第２のＵ相ラッチ回路７１１はこれら２つの信号を受けて図４の真理値表に従って出力するが、この場合はＵ相遮蔽パルスＵＰ１を遮断して値Ｌを出力し、第３のＵ相ＮＯＴ回路７１３を経由し反転させた状態で第１のＵ相ラッチ回路７０８の端子Ｓに供給する。さらに本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は、残り一部が第１のＵ相ＮＯＴ回路７０７を経由して反転された状態で第１のＵ相ラッチ回路７０８の端子Ｒに供給される。第１のＵ相ＮＯＴ回路７０７からの反転されたＵ相ＰＷＭ信号ＵＰ０と第２のＵ相ラッチ回蕗７１１からの反転されたＵ相遮蔽パルスＵＰ１とを受けて、第１のＵ相ラッチ回路７０８は、図４の真理値表に従い信号を出力するが、この場合は図１５に示されるようにＵ相ＰＷＭ信号ＵＰ０をそのまま、値ＬのままＵ相ハイサイド出力端子７０４に送り出す。
以上図１５に基き２つの場合について本実施例の動作を説明したが、いずれの場合においても、スイッチオンの時間を遅らせ２相又は３相のスイッチングのタイミングにある時間差を設けたため、２相同時スイッチング又は３相同時スイッチングが回避され該２相又は３相が少なくとも０．５μｓの時間間隔をおいてスイッチオンしていることが分かる。また、上記動作説明においては、後半部分はＶ相とＷ相の同時スイッチングの場合について例示したが、各相の信号処理部分の構成は同一であるため、他の同時スイッチングの場合でも同様の動作が実現することは言うまでもない。本実施の形態の動作をより概念的に説明すると、各相の入力信号を同時スイッチング検出手段に送り込み、同時スイッチング検出手段は一相の入力信号と他相の入力信号とが所定の禁止期間内で同時に立ち上がることを検出し、その検出信号を出力する。各相の遮蔽信号発生手段は該相の入力信号がＬからＨへ立ち上がると、その立ち上がりに同期して所定の時間幅（遮蔽期間）の遮蔽パルスを発生させ、上記複数の検出信号を受けてその論理和をとり複数の検出信号のいずれかがＨとなっている場合は上記遮蔽パルスをそのまま遮蔽信号として出力し、それ以外の場合は上記遮蔽パルスを遮断する。このとき必要であれば本実施の形態のように反転させた形で遮蔽信号を次の信号遮蔽手段に出力してもよい。この場合は遮蔽期間は遮蔽信号の値がＬの期間となる。さらに各相は信号遮蔽手段により、遮蔽信号発生手段からの遮蔽信号に基き、各相の入力信号の立ち上がりを遮蔽期間だけ遮蔽した出力信号を出力端子に送り出す。以上が本実施の形態における同時スイッチング防止の動作を要約したものである。
本実施の形態は上述のような構成としたため、実施の形態１と同様多相同時スイッチングを回避でき、それによりスイッチング素子のスイッチングの結果として生じるスイッチング素子の端子間にかかるサージ電圧を低減でき、さらにはスイッチング損失の低減を図ることができる。更には同時スイッチングと判定される時間差が０．５μｓ以内に限定されるので、０．５μｓを超える時間差のあるスイッチングに対しては無駄なスイッチング遅れを発生させることはない。
上記のような実施の形態２による同時スイッチング防止の考え方は、図１６に示される本発明にかかる同時スイッチング防止回路の実施の形態２にかかる実施例２においても実現できる。図１６において図１４と同じ番号は同じ構成要素を示すため説明を省略するが、図１４と異なる部分は、第１のワンショットパルス発生回路７２８，第２のワンショットパルス発生回路７２９，第３のワンショットパルス発生回路７３０が省略され、第１のワンショットパルス発生回路７２８から第１のＡＮＤ回路７３１と第３のＡＮＤ回路７３３とに引き出されていた結線はＵ相ワンショットパルス発生回路７０９からの結線に置き換えられ、第２のワンショットパルス発生回路７２９から第１のＡＮＤ回路７３１と第２のＡＮＤ回路７３２とに引き出されていた結線はＶ相ワンショットパルス発生回路７１６からの結線に置き換えられ、第３のワンショットパルス発生回路７３０から第２のＡＮＤ回路７３２と第３のＡＮＤ回路７３３とに引き出されていた結線はＷ相ワンショットパルス発生回路７２３からの結線に置き換えられている点である。即ち、第１のワンショットパルス発生回路７２８が供給していたＵ相スイッチング検出パルスをＵ相ワンショットパルス発生回路７０９が供給するＵ相遮蔽パルスＵＰ１で代替し、第２のワンショットパルス発生回路７２９が供給していたＶ相スイッチング検出パルスをＶ相ワンショットパルス発生回路７１６が供給されるＶ相遮蔽パルスＶＰ１で代替し、第３のワンショットパルス発生回路７３０が供給していたＷ相スイッチング検出パルスをＷ相ワンショットパルス発生回路７２３が供給するＷ相遮蔽パルスＷＰ１で代替している。このようにしても、０．５μｓを超える時間差のあるスイッチングに対しては無駄なスイッチング遅れを発生させる可能性はあるにしても、同時スイッチング防止機能は図１４の実施例と同等であることは容易に理解できよう。更には図１４の実施例と比較して、第１のワンショットパルス発生回路７２８，第２のワンショットパルス発生回路７２９，第３のワンショットパルス発生回路７３０が不要となり回路構成が簡単になるという利点がある。
＜実施の形態３＞
以上述べてきた実施の形態１及び実施の形態２では、同時スイッチング防止機能をワイアードロジックで実現してきたが、同等の機能をソフトウエアにても実現可能である。図１７は本発明に係るＰＷＭインバータ装置の実施の形態３における実施例１を図示しており、図１との相違は３相ＰＷＭ信号発生機能を有する主制御ユニット１０内にソフトウエアによる同時スイッチング防止手順１１００を具備した点である。このような同時スイッチング防止手順１１００は、主制御ユニット内に内蔵されたマイクロコンピュータ等により実行される。また上記マイクロコンピュータにはタイマーが内蔵されその値は所定のレジスタに格納されている。本同時スイッチング防止手順１１００はワイアードロジックで実現している実施の形態１の同時スイッチング防止の概念をソフトウエアで実現したものであり、以下の５つの手順を含む。即ち第１の手順として、ＰＷＭ信号発生回路より出力される複数の相の制御信号毎に設けられた遮蔽変数とタイマーとを初期化する。第２の手順として複数の相の制御信号を、Ｈならば１，Ｌならば０という２値の入力信号として取り込む。第３の手順として複数の各相それぞれの入力信号を判定する。第４の手順として、上記第３の手順における各相の入力信号の判定が０であれば、該相の出力信号を０とする。第５の手順として、上記第３の手順における各相の入力信号の判定が１であれば、該相の遮蔽変数の値を所定の期間（遮蔽期間）において１とし、他相の遮蔽変数の論理和を判定し０であれば該相の出力信号を１とする。以下、この同時スイッチング防止手順１１００について図１８の実施例１のフローチャートを参照しながら詳述する。
図１８には、ハイサイドの制御信号についての処理のフローチャートが示されており、ローサイドの制御信号についての処理のフローチャートはハイサイドと同じであるので省略する。まずステップ１１０１では、装置の電源を入れる等の外部からの起動指令により本手順がスタートする。次に第１の手順としてのステップ１１０２が実行され、本同時スイッチング防止手順１１００において使用される遮蔽変数とタイマーが初期化される。本実施例ではＵ相，Ｖ相，Ｗ相の３相であるので、遮蔽変数ＵＰ１，遮蔽変数ＶＰ１，遮蔽変数ＷＰ１にそれぞれ初期値０が格納される。タイマーＵＰＴ，タイマーＶＰＴ，タイマーＷＰＴは初期化され、それぞれのレジスタの値は０となる。次に第２の手順としてのステップ１１０３が実行され、ＰＷＭ信号発生回路より出力されるＵ相ＰＷＭ信号ＵＰ０，Ｖ相ＰＷＭ信号ＶＰ０，Ｗ相ＰＷＭ信号ＷＰ０がマイクロコンピュータ内部のレジスタＵＰ０，ＶＰ０，ＷＰ０に読み込まれ、この時点での各相の制御信号がＨのときは値１が、Ｌのときは値０がセットされる。
第３から第５の手順はＵ相，Ｖ相，Ｗ相のそれぞれに対して実行され、まずＵ相に対する処理を説明する。第３の手順としてのステップ１１０４では、ステップ１１０３で読み込まれた制御信号の内まずレジスタＵＰ０の値が１であるかどうかが判定され、偽であれば第４の手順であるステップ１１０５が実行され、真であれば第５の手順であるステップ１１０６以下が実行される。ステップ１１０５では、タイマーＵＰＴと遮蔽変数ＵＰ１は初期化され、マイクロコンピュータのハイサイドＵ相出力信号ポートＵＰ２に０が出力される。この出力により主制御ユニット１０はＵ相ハイサイド出力端子より値ＬのＵ相出力信号ＵＰ２を駆動回路に供給する。ステップ１１０６では遮蔽変数ＵＰ１に値１がセットされる。ステップ１１０７ではタイマーＵＰＴのレジスタの値が０より大きいかが判定され、真であればステップ１１０９に進み、偽であればステップ１１０８を実行した後にステップ１１０９に進む。ステップ１１０８ではタイマーＵＰＴを起動させる。ステップ１１０９では、タイマーＵＰＴのレジスタの値が所定の時間Ｔ１以下であるかが判定され、真であればステップ１１１１に進み、偽であればステップ１１１０を実行した後にステップ１１１１に進む。ステップ１１１０では遮蔽変数ＵＰ１に値０がセットされる。即ちステップ１１０６から１１１０までは、遮蔽期間Ｔ１において遮蔽変数ＵＰ１の値を１にしておく手順を示している。Ｔ１は他相のスイッチオンの抑制を要求する期間であり、本実施例ではＴ１＝０．５μｓとした。ステップ１１１１では、遮蔽変数ＶＰ１と遮蔽変数ＷＰ１の論理和が１であるかが判定され、真であればステップ１１１３に進み、偽であればステップ１１１２を実行した後ステップ１１１３に進む。ステップ１１１２では、マイクロコンピュータのハイサイドＵ相出力信号ポートＵＰ２に１が出力される。この出力により主制御ユニット１０はＵ相ハイサイド出力端子より値ＨのＵ相出力信号ＵＰ２を駆動回路に供紿する。ステップ１１０６から１１１２までが第５の手順を構成し、レジスタＵＰ０の値が１になると、遮蔽期間において遮蔽変数ＵＰ１を１とすることにより他相に対してスイッチオンの抑制を要求するとともに、自相に対しては遮蔽変数ＶＰ１と遮蔽変数ＷＰ１の論理和を判定することにより他相からのスイッチオンの抑制要求に対する処理を実施している。
次にＶ相に対する手順が同様に実行される。第３の手順としてのステップ１１１３では、ステップ１１０３で読み込まれた制御信号の内レジスタＶＰ０の値が１であるかどうかが判定され、偽であれば第４の手順であるステップ１１１４が実行され、真であれば第５の手順であるステップ１１１５以下が実行される。ステップ１１１４では、タイマーＶＰＴと遮蔽変数ＶＰ１は初期化され、マイクロコンピュータのハイサイドＶ相出力信号ポートＶＰ２に０が出力される。この出力により主制御ユニット１０はＶ相ハイサイド出力端子より値ＬのＶ相出力信号ＶＰ２を駆動回路に供給する。ステップ１１１５では遮蔽変数ＶＰ１に値１がセットされる。ステップ１１１６ではタイマーＶＰＴのレジスタの値が０より大きいかが判定され、真であればステップ１１１８に進み、偽であればステップ１１１７を実行した後にステップ１１１８に進む。ステップ１１１７ではタイマーＶＰＴを起動させる。ステップ１１１８では、タイマーＶＰＴのレジスタの値が所定の時間Ｔ２以下であるかが判定され、真であればステップ１１２０に進み、偽であればステップ１１１９を実行した後にステップ１１２０に進む。ステップ１１１９では遮蔽変数ＶＰ１に値０がセットされる。Ｔ２は他相のスイッチオンの抑制を要求する期間であり、本実施例ではＴ２＝１．０μｓとした。ステップ１１２０では、遮蔽変数ＵＰ１と遮蔽変数ＷＰ１の論理和が１であるかが判定され、真であればステップ１１２２に進み、偽であればステップ１１２１を実行した後ステップ１１２２に進む。ステップ１１２１では、マイクロコンピュータのハイサイドＶ相出力信号ポートＶＰ２に１が出力される。この出力により主制御ユニット１０はＶ相ハイサイド出力端子より値ＨのＶ相出力信号ＶＰ２を駆動回路に供給する。ステップ１１１５から１１２１までが同様に第５の手順を構成している。
次にＷ相に対する手順が同様に実行される。第３の手順としてのステップ１１２２では、ステップ１１０３で読み込まれた制御信号の内レジスタＷＰ０の値が１であるかどうかが判定され、偽であれば第４の手順であるステップ１１２３が実行され、真であれば第５の手順であるステップ１１２４以下が実行される。ステップ１１２３では、タイマーＷＰＴと遮蔽変数ＷＰ１は初期化され、マイクロコンピュータのハイサイドＷ相出力信号ポートＷＰ２に０が出力される。この出力により主制御ユニット１０はＷ相ハイサイド出力端子より値ＬのＷ相出力信号ＷＰ２を駆動回路に供給する。ステップ１１２４では遮蔽変数ＷＰ１に値１がセットされる。ステップ１１２５ではタイマーＷＰＴのレジスタの値が０より大きいかが判定され、真であればステップ１１２７に進み、偽であればステップ１１２６を実行した後にステップ１１２７に進む。ステップ１１２６ではタイマーＷＰＴを起動させる。ステップ１１２７では、タイマーＷＰＴのレジスタの値が所定の時間Ｔ３以下であるかが判定され、真であればステップ１１２９に進み、偽であればステップ１１２８を実行した後にステップ１１２９に進む。ステップ１１２８では遮蔽変数ＷＰ１に値０がセットされる。Ｔ３は他相のスイッチオンの抑制を要求する期間であり、本実施例ではＴ３＝１．５μｓとした。ステップ１１２９では、変数ＵＰ１と変数ＶＰ１の論理和が１であるかが判定され、真であればステップ１１３１に進み、偽であればステップ１１３０を実行した後ステップ１１３１に進む。ステップ１１３０では、マイクロコンピュータのハイサイドＷ相出力信号ポートＷＰ２に１が出力される。この出力により主制御ユニット１０はＷ相ハイサイド出力端子より値ＨのＷ相出力信号ＷＰ２を駆動回路に供給する。ステップ１１２４から１１３０までが同様に第５の手順を構成している。
以上のようなＵ相，Ｖ相，Ｗ相それぞれに対する第３の手順から第５の手順が実行された後、ステップ１１３１では、外部からの停止指令があるかどうかを判定し、真であれば本同時スイッチング防止手順１１００を停止し、偽であればステップ１１０３に戻り、再度ステップ１１０３から１１３１までが繰り返される。このようにステップ１１０３から１１３１を繰り返すことにより、Ｕ相ＰＷＭ信号ＵＰ０，Ｖ相ＰＷＭ信号ＶＰ０，Ｗ相ＰＷＭ信号ＷＰ０の変化を読み取り、それに応じて所定の遮蔽期間において他相に対してスイッチオンの抑制を要求し、また複数の他相からのスイッチオン抑制要求の有無を判断して、要求があればそれらの長い方の遮蔽期間だけ該相のＰＷＭ信号の立ち上がりを遅らせて同時スイッチングを回避している。これは実施の形態１における同時スイッチング防止の概念をソフトウエアで実現したものであり、したがって同様の効果を奏することは言うまでもないが、更に同時スイッチング防止機能をソフトウエアで実現したことにより、他の機能、例えばＰＷＭ信号発生機能等と併せて１つのマイクロコンピュータで実行させることにより制御ユニットの簡素化が図られ、加えて遮蔽期間等をプログラムにより後から変更できるので、多様な用途に対応させることが容易になる。
上記実施の形態３の実施例１は、実施の形態１の実施例１の機能をソフトウエアで実現したものであるため、三角波搬送波により形成されたＰＷＭ信号に対しては有効に機能するが、鋸歯波搬送波により形成されたＰＷＭ信号に対しては実施の形態１の実施例１と同様の課題を有している。即ちＵ相ＰＷＭ信号ＵＰ０，Ｖ相ＰＷＭ信号ＶＰ０，Ｗ相ＰＷＭ信号ＷＰ０が同時に立ち上がった場合（３相同時スイッチングの場合）は、Ｕ相ＰＷＭ信号ＵＰ０の遮蔽期間はＴ３，Ｖ相ＰＷＭ信号ＶＰ０の遮蔽期間はＴ３，Ｗ相ＰＷＭ信号ＷＰ０の遮蔽期間はＴ２となり、スイッチング素子の同時スイッチングを完全に回避しきれていない。したがってこれに対応するには、実施の形態１の実施例５における同時スイッチング防止機能をソフトウェアで実現する必要があり、その同時スイッチング防止手順を示したのが図１９のフローチャートである。
図１９は本発明に係るＰＷＭインバータ装置の実施の形態３における実施例２に使用されている同時スイッチング防止手順１２００であり、図１９において図１８と同じ番号は同じステップを示すため説明を省略するが、図１８の同時スイッチング防止手順１１００との相違は、ステップ１１２０の前にステップ１２０１とステップ１２０２とから構成される遮蔽変数抑制下位手順が挿入されている点である。即ちステップ１１１８又はステップ１１１９が実行された後、ステップ１２０１が実行される。ステップ１２０１では、レジスタＵＰ０の値が０であるかどうかが判定され、真であればステップ１１２０に進み、偽であればステップ１２０２を実行した後にステップ１１２０に進む。ステップ１２０２では遮蔽変数ＷＰ１に値０がセットされる。このようにしたことにより、遮蔽変数抑制下位手順はＵ相ＰＷＭ信号ＵＰ０がＨとなったとき遮蔽変数ＷＰ１の値を初期化し、Ｕ相ＰＷＭ信号ＵＰ０がＬとなったとき遮蔽変数ＷＰ１を不変とする機能を有しているため、３相同時スイッチングの場合はＵ相ＰＷＭ信号ＵＰ０がＨとなるため遮蔽変数ＷＰ１の値が初期化され０となり、Ｖ相ＰＷＭ信号ＶＰ０の遮蔽期間はＴ１となる。このとき遮蔽変数ＷＰ１の値は一旦初期化され０となるが、この直後のＷ相に対する第５の手順中のステップ１１１５で値１がセットされるので、初期化の効果はＶ相に対する第５の手順中に留まり他相の処理手順には影響を与えない。したがってこのときＵ相ＰＷＭ信号ＵＰ０の遮蔽期間はＴ３，Ｗ相ＰＷＭ信号ＷＰ０の遮蔽期間はＴ２となり、３相同時スイッチングが回避されていることがわかる。また、Ｖ相とＷ相の２相同時スイッチングの場合はＵ相ＰＷＭ信号ＵＰ０がＬとなるため遮蔽変数ＷＰ１は不変のままとなり、Ｖ相ＰＷＭ信号ＶＰ０の遮蔽期間はＴ３，Ｗ相ＰＷＭ信号ＷＰ０の遮蔽期間はＴ２となり、２相同時スイッチングが回避されていることがわかる。このように遮蔽変数抑制下位手順が付加された本実施例の同時スイッチング防止手順は、２相同時スイッチングのみならず３相同時スイッチングをも回避することができることが理解できよう。
以上各実施例に基き、本発明の実施の形態１、実施の形態２及び実施の形態３について説明してきた。いずれの実施例も３相ＰＷＭインバータ装置であるが、本発明の各形態は多相ＰＷＭインバータ装置に対しても適用できることは言うまでもない。また、各実施例においては、ＰＷＭ信号発生回路から各ゲート駆動回路に送る各ＰＷＭ信号がＨのときスイッチング素子がオン状態となる場合、即ち正論理の場合について説明したが、ＰＷＭ信号発生回路から各ゲート駆動回路に送る各ＰＷＭ信号がＬのときスイッチング素子がオン状態となる場合、即ち負論理の場合は、各手段が入力信号の立ち下がりに対応するように適宜変更すればよく、このような負論理の場合においても本発明の概念を適用できることは容易に理解できるであろう。
この発明は、パルス幅変調（ＰＷＭ）信号により直流電力を交流電力に変換するインバータ装置に関し、特に多相同時スイッチングを防止する回路または機能を有するインバータ装置に関するものである。
以下に、従来の３相ＰＷＭインバータ装置の一構成例について図面を参照しながら説明する。
図２０の破線内部は従来の３相交流モータを駆動制御するための３相ＰＷＭインバータ装置の構成を示す回路ブロック図である（例えば、特許文献１参照）。周知のように３相交流モータはＵ相、Ｖ相、Ｗ相と呼ばれる３つの相を持っている。これら３相をインバータ素子で駆動する場合、制御回路は各相それぞれのＰＷＭ信号を出力して制御を行う。３相ＰＷＭ信号発生回路１はモータ２に供給する３相交流電圧波形（ＰＷＭ波形）の基本周波数と実効電圧値に基きＰＷＭ信号を出力しており、その出力信号は６つのゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆにそれぞれ伝えられ、さらにその出力がスイッチング素子である６つの絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと呼ぶ）４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆのゲート端子に接続されている。それぞれのＩＧＢＴには、６つのダイオード５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが逆並列の接続されている。主電源６はモータ２に電力を供給する直流電源であり、実際にはＡＣ１００Ｖを整流平滑したＤＣ１４０Ｖ程度あるいはＡＣ２００Ｖを整流平滑したＤＣ２８０Ｖ程度の電源が一般的であるが、図面上では簡略化して電池記号にて表記している。主電源６にはコンデンサ７が並列に接続されている。ハイサイドのＩＧＢＴ４ａ，４ｂ，４ｃのコレクタ端子は主電源６の正極側端子に、ローサイドのＩＧＢＴ４ｄ，４ｅ，４ｆのエミッタ端子は主電源６の負極側端子にそれぞれ接続されている。また、ＩＧＢＴ４ａのエミッタ端子はＩＧＢＴ４ｄのコレクタ端子と接続され、その接続点部分からモータ２に接続される出力端子Ｕが配線されている。同様にＩＧＢＴ４ｂのエミッタ端子はＩＧＢＴ４ｅのコレクタ端子と接続され、その接続点部分からモータ２に接続される出力端子Ｖが配線されて、ＩＧＢＴ４ｃのエミッタ端子はＩＧＢＴ４ｆのコレクタ端子と接続され、その接続点部分からモータ２に接続される出力端子Ｗが配線されている。
このような構成の３相ＰＷＭインバータ装置の動作を図２１を用いて説明する。図２１は前記３相ＰＷＭ信号発生回路１の動作を示す信号波形図である。３相ＰＷＭ信号発生回路１は、モータ２に供給する３相交流電圧波形の基本周波数と実効電圧に基き、互いに１２０度ずつ位相のずれた３相正弦波の変調波信号ＥＵ，ＥＶ，ＥＷを作成し、これらと三角波の搬送波信号ＥＣとを比較して前記ゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆに与えるＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０、ＵＮ０、ＶＮ０、ＷＮ０を生成する（図２１ではＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０のみ図示）。ここでハイサイドを駆動するＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０とローサイドを駆動するＰＷＭ信号ＵＮ０、ＶＮ０、ＷＮ０とはそれぞれが互いに論理反転の関係にあり、これによりハイサイドのＩＧＢＴ４ａ，４ｂ，４ｃとローサイドのＩＧＢＴ４ｄ，４ｅ，４ｆが対応するもの同士で交互にオンオフ動作を行う。このことにより出力端子Ｕ，Ｖ，Ｗが主電源６の正極側端子と負極側端子とに交互にスイッチして、それらに接続されたモータ２が駆動する。実際には、ハイサイドを駆動するＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０とローサイドを駆動するＰＷＭ信号ＵＮ０、ＶＮ０、ＷＮ０とは単純な論理反転の関係ではなく、スイッチング動作の過渡期に上下のアームが同時にオン状態となり負荷短絡を起こすことを防止するために、デッドタイムが設けられるのが通常であるが、本発明の本質には関わらないので省略する。
上記の３相ＰＷＭインバータ装置の動作についてより詳細に説明する。３相ＰＷＭ信号発生回路１は、比較的周波数の高い搬送波信号ＥＣと各相ごとの所望の波形を表している比較的周波数の低い変調波信号ＥＵ，ＥＶ，ＥＷとを比較することにより、ＰＷＭ信号を生成している。具体的には、ある変調波信号の大きさが搬送波信号の大きさより大きければ、該変調波信号に対応した相のハイサイドのＩＧＢＴがスイッチオンとなり、同じ相のローサイドのＩＧＢＴがスイッチオフとなるようなＰＷＭ信号が３相ＰＷＭ信号発生回路１から出力される。搬送波信号が三角波の場合は、図２１に示されるように、搬送波の立下りが２つの変調波信号の交点に一致する瞬間が存在する。このような場合においては、ハイサイドの一致した２相のＩＧＢＴは同時にスイッチオンし、急激な電流変化を招き、その結果としてＩＧＢＴの端子間に高いサージ電圧が印加されることになる。このことは、反対側のアームの相当するダイオードがフリーホイーリング・モードである間に２つのＩＧＢＴが同時にスイッチオンする場合に、特に当てはまる。さらにこのことは図２２を参照することによっても説明することができる。図２２は、逆回復モードでのフリーホイーリングダイオードの電流変化率（ｄｉ／ｄｔ）の絶対値がより低い電流においてより高くなる傾向を示している。図２２の意味するところは、２つのスイッチングＩＧＢＴにより運ばれる全電流に起因する２つの同時逆回復電流変化率の総和の絶対値が、１つのＩＧＢＴにより運ばれる同じ大きさの全電流に起因する同時逆回復電流変化率の絶対値より大きくなるということである。搬送波信号が鋸歯波の場合は、図２３に示されるように、さらに搬送波の立下りが３つの変調波信号の交点に一致する瞬間が存在する。このような場合には３相のＩＧＢＴが同時にスイッチオンすることとなる。
この発明は、上述のような課題を解決するためになされたもので、その目的は多相同時スイッチングを防止することにより、スイッチング素子の端子間に高いサージ電圧が印加されないＰＷＭインバータ装置を提供しようとするものである。
前記の目的を達成するために、本発明に係る多相同時スイッチング防止回路の実施の形態１は、ＰＷＭ信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、一相の入力信号の立ち上がり又は立ち下がりに同期して、それぞれ所定の期間において他相の入力信号の立ち上がりを遮蔽するための遮蔽パルスを発生させる遮蔽パルス発生手段と、他相の前記遮蔽パルス発生手段からの複数の遮蔽パルスの論理和により形成されるパルスのパルス幅を遮蔽期間とする遮蔽信号を出力する遮蔽信号形成手段と、上記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間の終了まで遅らせた信号を出力する信号遮蔽手段と、上記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、を備えることを特徴とする。
前記の目的を達成するために、本発明に係る多相同時スイッチング防止回路の実施の形態２は、ＰＷＭ信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、一相の入力信号と他相の入力信号とが所定の禁止期間内で同時に立ち上がること又は立ち下がることを検出し、その検出信号を出力する同時スイッチング検出手段と、上記同時スイッチング検出手段からの検出信号を受けて、所定の遮蔽期間を有する遮蔽信号を出力する遮蔽信号発生手段と、上記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間だけ遅らせた信号を出力する信号遮蔽手段と、上記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、を備えることを特徴とする。
上記のような構成としたため、スイッチング素子のスイッチングの結果として生じるスイッチング素子の端子間にかかるサージ電圧を低減でき、さらにはそのサージ電圧を含むスイッチング電圧とスイッチング電流との積であるスイッチング損失の低減を図ることができる。
＜実施の形態１＞
以下、本発明に係るＰＷＭインバータ装置の実施の形態１における実施例１について図面を参照しながら説明する。図１の破線内部は本発明の実施の形態１における実施例１の３相ＰＷＭインバータ装置の構成を示す回路ブロック図であり、従来のＰＷＭインバータ装置の構成を示す回路ブロック図である図２０とほぼ同じ構成であるが、同時スイッチング防止回路１００がゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆと３相ＰＷＭ信号発生回路１との間に挿入されている点が異なる。ここで３相ＰＷＭ信号発生回路１の搬送波信号は三角波である。図２はこの同時スイッチング防止回路１００の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＵＰ０を受け取るＵ相ハイサイド入力端子１０１，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＶＰ０を受け取るＶ相ハイサイド入力端子１０２，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＷＰ０を受け取るＷ相ハイサイド入力端子１０３から構成される入力手段と、ゲート駆動回路３ａへ出力信号ＵＰ２を送り出すＵ相ハイサイド出力端子１０４，ゲート駆動回路３ｂへ出力信号ＶＰ２を送り出すＶ相ハイサイド出力端子１０５，ゲート駆動回路３ｃへ出力信号ＷＰ２を送り出すＷ相ハイサイド出力端子１０６から構成される出力手段とを備えている。この同時スイッチング防止回路１００は、３相ＰＷＭ信号発生回路１から受け取った各相のＰＷＭ信号に同時スイッチング防止のための信号処理を加えて、各相のゲート駆動回路に送り出す。
以下、本発明に係るＰＷＭインバータ装置の実施の形態１における実施例１について図面を参照しながら説明する。図１の破線内部は本発明の実施の形態１における実施例１の３相ＰＷＭインバータ装置の構成を示す回路ブロック図であり、従来のＰＷＭインバータ装置の構成を示す回路ブロック図である図２０とほぼ同じ構成であるが、同時スイッチング防止回路１００がゲート駆動回路３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆと３相ＰＷＭ信号発生回路１との間に挿入されている点が異なる。ここで３相ＰＷＭ信号発生回路１の搬送波信号は三角波である。図２はこの同時スイッチング防止回路１００の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＵＰ０を受け取るＵ相ハイサイド入力端子１０１，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＶＰ０を受け取るＶ相ハイサイド入力端子１０２，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＷＰ０を受け取るＷ相ハイサイド入力端子１０３から構成される入力手段と、ゲート駆動回路３ａへ出力信号ＵＰ２を送り出すＵ相ハイサイド出力端子１０４，ゲート駆動回路３ｂへ出力信号ＶＰ２を送り出すＶ相ハイサイド出力端子１０５，ゲート駆動回路３ｃへ出力信号ＷＰ２を送り出すＷ相ハイサイド出力端子１０６から構成される出力手段とを備えている。この同時スイッチング防止回路１００は、３相ＰＷＭ信号発生回路１から受け取った各相のＰＷＭ信号に同時スイッチング防止のための信号処理を加えて、各相のゲート駆動回路に送り出す。
図２の回路において、ハイサイドのＵ相信号処理に関与する部分は、Ｕ相の信号遮蔽手段としてのＵ相ＮＯＴ回路１０７及びＵ相ラッチ回路１０８と、Ｕ相の遮蔽パルス発生手段としてのＵ相ワンショットパルス発生回路１０９と、Ｕ相の遮蔽信号形成手段としてのＵ相ＮＯＲ回路１１０とから構成されている。Ｕ相ハイサイド入力端子１０１からの配線は途中で分岐し、一方はＵ相ＮＯＴ回路１０７に、他方はＵ相ワンショットパルス発生回路１０９に接続されている。同様に、ハイサイドのＶ相信号処理に関与する部分は、Ｖ相の信号遮蔽手段としてのＶ相ＮＯＴ回路１１１及びＶ相ラッチ回路１１２と、Ｖ相の遮蔽パルス発生手段としてのＶ相ワンショットパルス発生回路１１３と、Ｖ相の遮蔽信号形成手段としてのＶ相ＮＯＲ回路１１４とから構成され、またハイサイドのＷ相信号処理に関与する部分は、Ｗ相の信号遮蔽手段としてのＷ相ＮＯＴ回路１１５及びＷ相ラッチ回路１１６と、Ｗ相の遮蔽パルス発生手段としてのＷ相ワンショットパルス発生回路１１７と、Ｗ相の遮蔽信号形成手段としてのＷ相ＮＯＲ回路１１８とから構成されている。
Ｕ相ハイサイド入力端子１０１からの配線は途中で分岐し、一方はＵ相ワンショットパルス発生回路１０９の入力に、他方はＵ相ＮＯＴ回路１０７の入力に接続されている。Ｕ相ワンショットパルス発生回路１０９の出力からの配線は途中で分岐し、一方はＶ相ＮＯＲ回路１１４の入力に、他方はＷ相ＮＯＲ回路１１８の入力に接続されている。Ｖ相ハイサイド入力端子１０２からの配線は途中で分岐し、一方はＶ相ワンショットパルス発生回路１１３の入力に、他方はＶ相ＮＯＴ回路１１１の入力に接続されている。Ｖ相ワンショットパルス発生回路１１３の出力からの配線は途中で分岐し、一方はＵ相ＮＯＲ回路１１０の入力に、他方はＷ相ＮＯＲ回路１１８の入力に接続されている。Ｗ相ハイサイド入力端子１０３からの配線は途中で分岐し、一方はＷ相ワンショットパルス発生回路１１７の入力に、他方はＷ相ＮＯＴ回路１１５の入力に接続されている。Ｗ相ワンショットパルス発生回路１１７の出力からの配線は途中で分岐し、一方はＵ相ＮＯＲ回路１１０の入力に、他方はＶ相ＮＯＲ回路１１４の入力に接続されている。Ｕ相ＮＯＴ回路１０７の出力からの配線はＵ相ラッチ回路１０８のＲ端子に接続され、Ｕ相ＮＯＲ回路１１０の出力からの配線はＵ相ラッチ回路１０８のＳ端子に接続され、Ｕ相ラッチ回路１０８のＱ端子からの配線はＵ相ハイサイド出力端子１０４に接続されている。Ｖ相ＮＯＴ回路１１１の出力からの配線はＶ相ラッチ回路１１２のＲ端子に接続され、Ｖ相ＮＯＲ回路１１４の出力からの配線はＶ相ラッチ回路１１２のＳ端子に接続され、Ｖ相ラッチ回路１１２のＱ端子からの配線はＶ相ハイサイド出力端子１０５に接続されている。Ｗ相ＮＯＴ回路１１５の出力からの配線はＷ相ラッチ回路１１６のＲ端子に接続され、Ｗ相ＮＯＲ回路１１８の出力からの配線はＷ相ラッチ回路１１６のＳ端子に接続され、Ｗ相ラッチ回路１１６のＱ端子からの配線はＷ相ハイサイド出力端子１０６に接続されている。図２にはハイサイドの同時スイッチング防止回路のみが示されている。ローサイドにも同様の同時スイッチング防止回路が存在するが、その回路構成はハイサイドと同じ回路構成となるので図示を省略した。なお、各ラッチ回路は、例えば図３で示されるような回路であって、図４の真理値表で示される動作をする回路である。
このような構成の同時スイッチング防止回路により２相同時スイッチングを回避しているが、その動作を図５を用いて説明する。図５は本発明に係る同時スイッチング防止回路の実施の形態１における実施例１の動作を示すタイミングチャートである。３相ＰＷＭ信号発生回路１から出力されたＵ相ＰＷＭ信号ＵＰ０、Ｖ相ＰＷＭ信号ＶＰ０、Ｗ相ＰＷＭ信号ＷＰ０は、それぞれＵ相入力端子１０１、Ｖ相入力端子１０２、Ｗ相入力端子１０３から本回路内に導入される。ここで、３相ＰＷＭ信号発生回路１の搬送波信号が三角波であるので、図５の前半に示されるように、時刻ｔ１でＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０の値が同時にロー（Ｌ）からハイ（Ｈ）に立ち上がる場合、即ちＵ相のスイッチング素子とＶ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路１０９に送られる。Ｕ相ワンショットパルス発生回路１０９はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ１の遮蔽パルスＵＰ１を発生させ、この遮蔽パルスＵＰ１はＶ相ＮＯＲ回路１１４とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ１＝０．５μｓとした。同様に、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路１１３に送られる。Ｖ相ワンショットパルス発生回路１１３はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ２の遮蔽パルスＶＰ１を発生させ、この遮蔽パルスＶＰ１はＵ相ＮＯＲ回路１１０とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ２＝１．０μｓとした。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路１１７に送られるが、値がＬからＨに立ち上がっていないため、Ｗ相ワンショットパルス発生回路１１７は遮蔽パルスＷＰ１を発生させることはない。
Ｕ相ＮＯＲ回路１１０は、Ｖ相からの遮蔽パルスＶＰ１とＷ相からの遮蔽パルスＷＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するが、この場合はＶ相遮蔽パルスＶＰ１のみが送られてきているので、反転されたＶ相遮蔽パルスＶＰ１をＵ相ラッチ回路１０８の端子Ｓに送ることになる。一方、本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は他の一部がＵ相ＮＯＴ回路１０７を経由して、反転された状態でＵ相ラッチ回路１０８の端子Ｒに送られる。Ｕ相ＮＯＴ回路１０７からの反転されたＵ相ＰＷＭ信号ＵＰ０とＵ相ＮＯＲ回路１１０からの反転されたＶ相遮蔽パルスＶＰ１とを受けて、Ｕ相ラッチ回路１０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、即ち図５に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号ＵＰ２をＵ相ハイサイド出力端子１０４に送り出す。同様に、Ｖ相ＮＯＲ回路１１４は反転されたＵ相遮蔽パルスＵＰ１をＶ相ラッチ回路１１２の端子Ｓに送り、一方、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０は他の一部がＶ相ＮＯＴ回路１１１を経由して、反転された状態でＶ相ラッチ回路１１２の端子Ｒに送られる。Ｖ相ラッチ回路１１２は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ１だけ遅れた信号、即ち図５に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＵ相遮蔽パルスＵＰ１がＨとなっている期間だけ遮蔽した出力信号ＶＰ２をＶ相ハイサイド出力端子１０５に送り出す。ここでＴ１＝Ｔ２であると遅延させた２つのＰＷＭ信号の立ち上がりが再度一致し同時スイッチングを回避できないので、本実施例のようにＴ１≠Ｔ２である必要がある。
次に図５の後半に示されるように、時刻ｔ２でまずＷ相ＰＷＭ信号ＷＰ０の値がＬからＨに立ち上がり、０．５μｓ未満の微小時間後にＵ相ＰＷＭ信号ＵＰ０の値がＬからＨに立ち上がる場合について考える。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０は、その一部がＷ相ワンショットパルス発生回路１１７に送られる。Ｗ相ワンショットパルス発生回路１１７はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ３の遮蔽パルスＷＰ１を発生させ、この遮蔽パルスＷＰ１はＵ相ＮＯＲ回路１１０とＶ相ＮＯＲ回路１１４とに送られる。本実施の形態においてはＴ３＝１．５μｓとした。一方、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０は他の一部がＷ相ＮＯＴ回路１１５を経由して、反転された状態でＷ相ラッチ回路１１６の端子Ｒに送られる。Ｗ相ＮＯＲ回路１１８は、この時点でＵ相遮蔽パルスＵＰ１またはＶ相遮蔽パルスＶＰ１を受けていないので、Ｗ相ラッチ回路１１６の端子ＳにＨ信号を出力する。これによりＷ相ラッチ回路１１６は、図４の真理値表に従い、Ｗ相ＰＷＭ信号ＷＰ０を遮蔽することなくそのまま出力信号ＷＰ２としてＷ相ハイサイド出力端子１０６に出力する。
微小時間後に本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は、その一部がＵ相ワンショットパルス発生回路１０９に送られる。Ｕ相ワンショットパルス発生回路１０９はこの立ち上がりに同期して図５に示されるような所定の時間幅Ｔ１の遮蔽パルスＵＰ１を発生させ、この遮蔽パルスＵＰ１はＶ相ＮＯＲ回路１１４とＷ相ＮＯＲ回路１１８とに送られる。このとき、遮蔽パルスＵＰ１を受けたＷ相ＮＯＲ回路１１８はＷ相ラッチ回路１１６の端子ＳにＬ信号を出力するが、端子ＲがＬであるために、図４の真理値表に従いＷ相ラッチ回路１１６の端子Ｑは直前の状態を維持するため、出力信号ＷＰ２がＬに反転することはない。一方、本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は他の一部がＵ相ＮＯＴ回路１０７を経由して、反転された状態でＵ相ラッチ回路１０８の端子Ｒに送られる。Ｕ相ＮＯＴ回路１０７からの反転されたＵ相ＰＷＭ信号ＵＰ０とＵ相ＮＯＲ回路１１０からの反転されたＷ相遮蔽パルスＷＰ１とを受けて、Ｕ相ラッチ回路１０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりがＷ相ＰＷＭ信号ＷＰ０の立ち上がりより時間幅Ｔ３だけ遅れた信号、即ち図５に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号ＵＰ２をＵ相ハイサイド出力端子１０４に送り出す。
以上図５に基き２つの場合について本実施例の動作を説明したが、いずれの場合においても、スイッチオンの時間を遅らせ２相のスイッチングのタイミングにある時間差を設けたため、２相同時スイッチングが回避され該２相が少なくとも０．５μｓの時間間隔をおいてスイッチオンしていることが分かる。また、上記動作説明においては、前半部分はＵ相とＶ相の同時スイッチングの場合について、後半部分はＵ相とＷ相の微小時間差同時スイッチングの場合について説明したが、各相の信号処理部分の構成は同一であるため、他の同時スイッチング又は微小時間差同時スイッチングの場合でも同様の動作が実現することは言うまでもない。本実施の形態の動作をより概念的に説明すると、一相の入力信号がＬからＨへ立ち上がると、その立ち上がりに同期して、遮蔽パルス発生手段が他相に所定の時間幅の遮蔽パルスを送り出す。この遮蔽パルスは、その値がＨの期間において他相にスイッチオンの抑制を要求する信号となる。他相は遮蔽信号形成手段により複数の遮蔽パルスを受けてその論理和をとり、複数の遮蔽パルスのいずれかがＨとなっている期間（これを遮蔽期間と呼ぶことにする）においてその値がＨとなるような遮蔽信号を形成する。このとき必要であれば本実施の形態のように反転させた形で遮蔽信号を次の信号遮蔽手段に出力してもよい。この場合は遮蔽期間は遮蔽信号の値がＬの期間となる。さらに他相は信号遮蔽手段により、遮蔽信号形成手段からの遮蔽信号に基き、他相の入力信号の立ち上がりを遮蔽期間だけ遮蔽した出力信号を出力端子に送り出す。以上が本実施の形態における同時スイッチング防止の動作を要約したものである。
本実施の形態は上述のような構成・作用を有するため、２相同時スイッチングを回避でき、それによりスイッチング素子のスイッチングの結果として生じるスイッチング素子の端子間にかかるサージ電圧を低減でき、さらにはスイッチング損失の低減を図ることができる。図６は従来の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間（図２０参照）に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。図７は本実施の形態の３相ＰＷＭインバータ装置において、２相同時スイッチングの瞬間における装置の端子Ｐ及び端子Ｎ間（図１参照）に印加される電圧ＶＰＮと端子Ｐより装置に流れ込む電流ＩＰの波形を示しているシンクロスコープの画面である。両図とも横軸は時間軸でスケールは２００ｎｓ／Ｄｉｖ、縦軸は上の波形が電圧でスケールは１００Ｖ／Ｄｉｖ、下の波形は電流でスケールは１００Ａ／Ｄｉｖである。図６と図７とを比較すると、２相同時スイッチング防止機能のない従来の３相ＰＷＭインバータ装置の場合（図６）は定常電圧３００Ｖに対し最大４０２Ｖのサージ電圧が印加されているが、２相同時スイッチング防止機能のある本実施の形態の３相ＰＷＭインバータ装置の場合（図７）は定常電圧３００Ｖに対し最大３７０Ｖのサージ電圧となっており、サージ電圧低減の効果があることが示されている。
また図６と図７によれば、２相のスイッチング素子がスイッチオンするときの時間差は、０．５μｓ以上であれば２相のスイッチングによるサージ電圧の重畳がなく、本効果が充分に発揮されることが分かる。したがって、上記時間幅Ｔ１、Ｔ２、Ｔ３は０．５μｓ以上であることが望ましく、さらには互いに０．５μｓ以上の時間差を持つように設定することが望ましい。
上述のような実施の形態１による同時スイッチング防止の考え方は、図８に示される本発明に係る同時スイッチング防止回路の実施の形態１にかかる第２の実施例においても実現できる。図８において図２と同じ番号は同じ構成要素を示すため説明を省略するが、図２と異なる部分はＵ相ＮＯＲ回路がＵ相ＡＮＤ回路２０４に、Ｖ相ＮＯＲ回路がＶ相ＡＮＤ回路２０５に、Ｗ相ＮＯＲ回路がＷ相ＡＮＤ回路２０６にそれぞれ置き換わり、Ｕ相ワンショットパルス発生回路１０９からＶ相ＡＮＤ回路２０５またはＷ相ＡＮＤ回路２０６に至る線路上に第２のＵ相ＮＯＴ回路２０１が、Ｖ相ワンショットパルス発生回路１１３からＵ相ＡＮＤ回路２０４またはＷ相ＡＮＤ回路２０６に至る線路上に第２のＶ相ＮＯＴ回路２０２が、Ｗ相ワンショットパルス発生回路１１７からＵ相ＡＮＤ回路２０４またはＶ相ＡＮＤ回路２０５に至る線路上に第２のＷ相ＮＯＴ回路２０３がそれぞれ挿入されている点である。即ち、図２の回路では各相の遮蔽信号形成手段が反転論理和回路で構成されていたのに対し、図８の回路では各相の遮蔽信号形成手段が論理積回路とその複数の入力端子に接続された反転回路とで構成されている。この両方の構成が等価であることはド・モルガンの法則より明らかであるので、図８の同時スイッチング防止回路が図２の同時スイッチング防止回路と同じ作用・効果を具備することは言うまでもない。但し、図２の実施例１の方が各相とも第２のＮＯＴ回路が不要となり、回路構成が簡単になるという利点がある。
図２又は図８の回路に使用されているラッチ回路は図４に示されるような真理値表に基き動作するわけであるが、Ｒ端子への入力信号とＳ端子への入力信号との間に微妙な時間差が生じた場合には、図４の真理値表に従って動作しない場合がある。例えば、Ｓ端子の値がＨでＲ端子の値がＨでしたがってＱ端子の値がＬである状態において、次の瞬間にＳ端子の値とＲ端子の値とが同時にＬに遷移した場合には、図４の真理値表によればＱ端子の値は遷移前のＬのままであるが、本来同時あるべきだが遅れが生じてＲ端子の値の方がＳ端子の値よりある時間だけ早く遷移した場合には、その時間の程度によっては一時的にＳ端子の値がＨでＲ端子の値がＬでしたがってＱ端子の値がＨである状態が存在し、しかる後にＳ端子の値がＬとなるのでＱ端子の値は遷移前のＨのままとなり、本来意図しなかった動作を引き起こすこととなる。このような異常動作はＳ端子の値とＲ端子の値とが同時にＨからＬに遷移する場合に発生するわけであるから、Ｓ端子の値とＲ端子の値とが同時にＨとなる状態を回避できれば、上記のような異常動作を防止できる。
図９に示された第３の実施例は、図２の実施例において発生が懸念される上記異常動作の防止対策を施したものである。即ち、図２の実施例において、Ｕ相ＮＯＴ回路１０７からの出力信号をＵ相ＮＯＲ回路１１０にも供給し、Ｕ相ＮＯＲ回路１１０はＶ相からの遮蔽パルスＶＰ１とＷ相からの遮蔽パルスＷＰ１とＵ相ＮＯＴ回路１０７からの出力信号の３つの信号のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。また同様に、Ｖ相ＮＯＴ回路１１１からの出力信号をＶ相ＮＯＲ回路１１４にも供給し、Ｖ相ＮＯＲ回路１１４はＵ相からの遮蔽パルスＵＰ１とＷ相からの遮蔽パルスＷＰ１とＶ相ＮＯＴ回路１１１からの出力信号の３つの信号のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を出力するように、更にはＷ相ＮＯＴ回路１１５からの出力信号をＷ相ＮＯＲ回路１１８にも供給し、Ｗ相ＮＯＲ回路１１８はＵ相からの遮蔽パルスＵＰ１とＶ相からの遮蔽パルスＶＰ１とＷ相ＮＯＴ回路１１５からの出力信号の３つの信号のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。図９の実施例はこのような結線を追加したことにより、各ラッチ回路のＲ端子の値がＨのときには同時に各ＮＯＲ回路の入力端子の１つがＨとなり他の入力端子の値に関わらず各ＮＯＲ回路は各ラッチ回路のＳ端子に値Ｌを出力するので、図９の実施例においてはＳ端子の値とＲ端子の値とが同時にＨとなる状態を回避できていることがわかる。またＲ端子の値がＨのときには、Ｓ端子の値がＨであってもＬであっても出力であるＱ端子の値はＬであるので、この結線の付加により同時スイッチング防止機能が損なわれることはない。
上記のようなラッチ回路の異常動作の防止対策は、図８の第２の実施例に対しても適用でき、それが図１０の実施例４に示されている。図１０の実施例は、図８の実施例において、Ｕ相ハイサイド入力端子１０１から導入されたＵ相ＰＷＭ信号ＵＰ０の一部をＵ相ＡＮＤ回路２０４にも供給し、Ｕ相ＡＮＤ回路２０４はＶ相からの反転された遮蔽パルスＶＰ１とＷ相からの反転された遮蔽パルスＷＰ１とＵ相ＰＷＭ信号ＵＰ０の３つの信号のいずれかがＬの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。また同様に、Ｖ相ハイサイド入力端子１０２から導入されたＰＷＭ信号ＶＰ０の一部をＶ相ＡＮＤ回路２０５にも供給し、Ｖ相ＡＮＤ回路２０５はＵ相からの遮蔽パルスＵＰ１とＷ相からの遮蔽パルスＷＰ１とＰＷＭ信号ＶＰ０の３つの信号のいずれかがＬの場合にＬ信号をそれ以外はＨ信号を出力するように、更にはＷ相ハイサイド入力端子１０３から導入されたＰＷＭ信号ＷＰ０の一部をＷ相ＡＮＤ回路２０６にも供給し、Ｗ相ＡＮＤ回路２０６はＵ相からの遮蔽パルスＵＰ１とＶ相からの遮蔽パルスＶＰ１とＰＷＭ信号ＷＰ０の３つの信号のいずれかがＬの場合にＬ信号をそれ以外はＨ信号を出力するように新たな結線を追加した。図１０の実施例はこのような結線を追加したことにより、各ラッチ回路のＲ端子の値がＨのときには各ＰＷＭ信号はＬであるため同時に各ＡＮＤ回路の入力端子の１つがＬとなり各ＡＮＤ回路は他の入力端子の値に関わらず各ラッチ回路のＳ端子に値Ｌを出力するので、図１０の実施例においてはＳ端子の値とＲ端子の値とが同時にＨとなる状態を回避できていることがわかる。またＲ端子の値がＨのときには、Ｓ端子の値がＨであってもＬであっても出力であるＱ端子の値はＬであるので、この結線の付加により同時スイッチング防止機能が損なわれることはない。
３相ＰＷＭ信号発生回路の搬送波信号が三角波である場合には２相同時スイッチング防止だけを考慮すればよいが、搬送波信号が鋸歯波の場合にはさらに３相同時スイッチング防止についても考慮する必要がある。図２の同時スイッチング防止回路１００において３相同時スイッチングを引き起こすＰＷＭ信号ＵＰ０、ＶＰ０、ＷＰ０が入力された場合、Ｕ相出力信号ＵＰ２はＰＷＭ信号ＵＰ０の立ち上がりがＴ２とＴ３の長い方の時間幅だけ遮蔽された信号となり、Ｖ相出力信号ＶＰ２はＶ相ＰＷＭ信号ＶＰ０の立ち上がりがＴ１とＴ３の長い方の時間幅だけ遮蔽された信号となり、Ｗ相出力信号ＷＰ２はＷ相ＰＷＭ信号ＷＰ０の立ち上がりがＴ１とＴ２の長い方の時間幅だけ遮蔽された信号となる。Ｔ１，Ｔ２＜Ｔ３である場合には、Ｕ相出力信号ＵＰ２とＶ相出力信号ＶＰ２とは図２の同時スイッチング防止回路での処理を経た後もなお同時に立ち上がり、スイッチング素子の同時スイッチングを完全に回避しきれていないこととなる。実施の形態１における同時スイッチング防止の概念を継承しながら、上記３相同時スイッチングの場合においても、有効に動作する同時スイッチング防止回路を例示したのが、図１１に示される実施例５である。
以下、本発明の実施の形態１における実施例５に使用される同時スイッチング防止回路５００について図１１を参照しながら説明する。図１１において図２と同じ番号は同じ構成要素を示すため説明を省略するが、図２と異なる部分は、Ｗ相ワンショットパルス発生回路１１７からＶ相ＮＯＲ回路１１４の入力側への信号線路に、ＮＯＴ回路５０１とＡＮＤ回路５０２から構成される遮蔽パルス抑制回路が挿入されている点である。即ち、Ｕ相の信号線よりＰＷＭ信号ＵＰ０を分岐しＮＯＴ回路５０１により反転させた信号を一方の入力とし、Ｗ相ワンショットパルス発生回路１１７からの出力を他方の入力とし、一方と他方の入力の論理積をＶ相ＮＯＲ回路１１４の一方の端子に対し出力するようにＡＮＤ回路５０２が接続されている。
このような構成の同時スイッチング防止回路により３相同時スイッチングを回避しているが、その動作を図１２を用いて説明する。図１２は本発明に係る同時スイッチング防止回路の実施の形態１における実施例５の動作を示すタイミングチャートである。３相ＰＷＭ信号発生回路から出力されたＵ相ＰＷＭ信号ＵＰ０、Ｖ相ＰＷＭ信号ＶＰ０、Ｗ相ＰＷＭ信号ＷＰ０は、それぞれＵ相入力端子１０１、Ｖ相入力端子１０２、Ｗ相入力端子から本回路内に導入される。ここで、３相ＰＷＭ信号発生回路１の搬送波信号が鋸歯波であるので、図１２の前半に示されるように、時刻ｔ１でＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＵ相とＶ相とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路１０９に送られる。Ｕ相ワンショットパルス発生回路１０９はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ１の遮蔽パルスＵＰ１を発生させ、この遮蔽パルスＵＰ１はＶ相ＮＯＲ回路１１４とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ１＝０．５μｓとした。同様に、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路１１３に送られる。Ｖ相ワンショットパルス発生回路１１３はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ２の遮蔽パルスＶＰ１を発生させ、この遮蔽パルスＶＰ１はＵ相ＮＯＲ回路１１０とＷ相ＮＯＲ回路１１８とに送られる。本実施例においてはＴ２＝１．０μｓとした。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路１１７に送られる。Ｗ相ワンショットパルス発生回路１１７はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ３の遮蔽パルスＷＰ１を発生させ、この遮蔽パルスＷＰ１はＵ相ＮＯＲ回路１１０とＡＮＤ回路５０２とに送られる。本実施例においてはＴ３＝１．５μｓとした。
Ｕ相ＮＯＲ回路１１０は、Ｖ相からの遮蔽パルスＶＰ１とＷ相からの遮蔽パルスＷＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するが、この場合はＶ相遮蔽パルスＶＰ１とＷ相遮蔽パルスＷＰ１とが送られてきておりＴ２＜Ｔ３であるので、反転されたＷ相遮蔽パルスＷＰ１をＵ相ラッチ回路１０８の端子Ｓに送ることになる。一方、本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は他の一部がＵ相ＮＯＴ回路１０７を経由して、反転された状態でＵ相ラッチ回路１０８の端子Ｒに送られる。Ｕ相ＮＯＴ回路１０７からの反転されたＵ相ＰＷＭ信号ＵＰ０とＵ相ＮＯＲ回路１１０からの反転されたＷ相遮蔽パルスＷＰ１とを受けて、Ｕ相ラッチ回路１０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりが時間幅Ｔ３だけ遅れた信号、即ち図１２に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号ＵＰ２をＵ相ハイサイド出力端子１０４に送り出す。同様に、Ｗ相ＮＯＲ回路１１８は、Ｔ１＜Ｔ２であるため反転されたＶ相遮蔽パルスＶＰ１をＷ相ラッチ回路１１６の端子Ｓに送り、一方、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０は他の一部がＷ相ＮＯＴ回路１１５を経由して、反転された状態でＷ相ラッチ回路１１６の端子Ｒに送られる。Ｗ相ラッチ回路１１６は、図４の真理値表に従い、Ｗ相ＰＷＭ信号ＷＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、即ち図１２に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号ＷＰ２をＷ相ハイサイド出力端子１０６に送り出す。
Ｖ相ＮＯＲ回路１１４は、Ｕ相遮蔽パルスＵＰ１とＷ相遮蔽パルスＷＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するわけであるが、本実施例ではＷ相ワンショットパルス発生回路１１７からＶ相ＮＯＲ回路１１４の入力側への信号線路に遮蔽パルス抑制回路が挿入されているため、他相とは異なる動作となる。この遮蔽パルス抑制回路では、Ｗ相遮蔽パルスＷＰ１とＵ相ＰＷＭ信号ＵＰ０の反転信号との論理積がとられているため、Ｕ相ＰＷＭ信号ＵＰ０がＨの時にはＷ相遮蔽パルスＷＰ１は抑制されてＶ相ＮＯＲ回路１１４に出力されない。したがって、図１２の前半に示されるようなＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合には、この遮蔽パルス抑制回路が働きＷ相遮蔽パルスＷＰ１がＶ相ＮＯＲ回路１１４へ送られないため、Ｖ相ＮＯＲ回路１１４の出力は反転されたＵ相遮蔽パルスＵＰ１となり、Ｖ相ラッチ回路１１２は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ１だけ遅れた信号、即ち図１２に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＵ相遮蔽パルスＵＰ１がＨとなっている期間だけ遮蔽した出力信号ＶＰ２をＶ相ハイサイド出力端子１０５に送り出す。
次に図１２の後半に示されるように、時刻ｔ２でＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＶ相のスイッチング素子とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路１１３に送られる。Ｖ相ワンショットパルス発生回路１１３はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ２の遮蔽パルスＶＰ１を発生させ、この遮蔽パルスＶＰ１はＵ相ＮＯＲ回路１１０とＷ相ＮＯＲ回路１１８とに送られる。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路１１７に送られる。Ｗ相ワンショットパルス発生回路１１７はこの立ち上がりに同期して図１２に示されるような所定の時間幅Ｔ３の遮蔽パルスＷＰ１を発生させ、この遮蔽パルスＷＰ１はＵ相ＮＯＲ回路１１０とＡＮＤ回路５０２とに送られる。ＡＮＤ回路５０２に送られてきた遮蔽パルスＷＰ１は、ここでＵ相ＰＷＭ信号ＵＰ０の反転信号との論理積がとられるが、この時点でＵ相ＰＷＭ信号ＵＰ０はＬのままなので、ＡＮＤ回路５０２はこのままＶ相ＮＯＲ回路１１４に遮蔽パルスＷＰ１を出力することとなる。したがって、Ｖ相ラッチ回路１１２は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ３だけ遅れた信号、即ち図１２に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりを遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号ＶＰ２をＶ相ハイサイド出力端子１０５に送り出す。Ｗ相ＮＯＲ回路１１８は、Ｕ相遮蔽パルスＵＰ１とＶ相遮蔽パルスＶＰ１のいずれかがＨの場合にＬ信号をそれ以外はＨ信号を遮蔽信号として出力するが、この場合はＶ相遮蔽パルスＶＰ１のみが送られてきているので、反転されたＶ相遮蔽パルスＶＰ１をＷ相ラッチ回路１１６の端子Ｓに送ることになる。Ｗ相ラッチ回路１１６は、図４の真理値表に従い、Ｗ相ＰＷＭ信号ＷＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、即ち図１２に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号ＷＰ２をＷ相ハイサイド出力端子１０６に送り出す。
以上説明してきたように、遮蔽パルス抑制回路はＵ相ＰＷＭ信号ＵＰ０がＨとなったとき遮蔽パルスＷＰ１が出力されるのを抑制し、Ｕ相ＰＷＭ信号ＵＰ０がＬとなったとき遮蔽パルスＷＰ１をそのまま通過させる機能を有しているため、遮蔽パルス抑制回路が付加された本実施例は、２相同時スイッチングのみならず３相同時スイッチングをも回避することができることが理解できよう。またこの遮蔽パルス抑制回路は、時間幅が中間の遮蔽パルスを発生させる相、即ち本実施例のようにＶ相に設けるのが適切である。Ｕ相ＮＯＲ回路１１０はＴ２とＴ３のいずれか長い方を遮蔽期間、Ｖ相ＮＯＲ回路１１４はＴ１とＴ３のいずれか長い方を遮蔽期間、Ｗ相ＮＯＲ回路１１８はＴ１とＴ２のいずれか長い方を遮蔽期間とするが、Ｔ１＜Ｔ２＜Ｔ３である場合は、遮蔽パルス抑制回路をＵ相に設けると遮蔽期間はそれぞれＵ相でＴ２，Ｖ相でＴ３，Ｗ相でＴ２となり、同時スイッチングを防止できず不適切である。さらに図示していないが、このような遮蔽パルス抑制回路を図９の実施例３にも同様に付加できることは容易に理解できよう。
このような遮蔽パルス抑制回路の付加は図８の実施例にも適用できる。図１３は実施例２に遮蔽パルス抑制回路を付加した本発明の実施の形態１における実施例６に使用される同時スイッチング防止回路６００の回路構成図を示している。図１３において図８と同じ番号は同じ構成要素を示すため説明を省略するが、図８と異なる部分は、Ｗ相ワンショットパルス発生回路１１７からＶ相ＡＮＤ回路２０５の入力側への信号線路に、Ｖ相ＯＲ回路６０１から構成される遮蔽パルス抑制回路が挿入されている点である。即ち、Ｕ相の信号線よりのＰＷＭ信号ＵＰ０を一方の入力とし、Ｗ相ワンショットパルス発生回路１１７からの出力の反転信号を他方の入力とし、一方と他方の入力の論理和をＶ相ＡＮＤ回路２０５の一方の端子に対し出力するようにＶ相ＯＲ回路６０１が接続されている。本実施例の遮蔽パルス抑制回路は図１１の実施例の遮蔽パルス抑制回路と構成が異なるが、この両実施例全体の構成が等価であることはド・モルガンの法則より容易に証明できるので、図１３の同時スイッチング防止回路が図１１の同時スイッチング防止回路と同じ作用・効果を具備することは言うまでもない。さらに図示していないが、このような遮蔽パルス抑制回路を図１０の実施例４にも同様に付加できることは容易に理解できよう。
＜実施の形態２＞
以下、本発明に係るＰＷＭインバータ装置の実施の形態２における実施例１について図面を参照しながら説明する。装置全体の構成は図１と共通で、同時スイッチング防止回路１００が同時スイッチング防止回路７００に置き換わっただけなので図示及び説明は省略する。図１４はこの同時スイッチング防止回路７００の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＵＰ０を受け取るＵ相ハイサイド入力端子７０１，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＶＰ０を受け取るＶ相ハイサイド入力端子７０２，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＷＰ０を受け取るＷ相ハイサイド入力端子７０３から構成される入力手段と、ゲート駆動回路３ａへ出力信号ＵＰ２を送り出すＵ相ハイサイド出力端子７０４，ゲート駆動回路３ｂへ出力信号ＶＰ２を送り出すＶ相ハイサイド出力端子７０５，ゲート駆動回路３ｃへ出力信号ＷＰ２を送り出すＷ相ハイサイド出力端子７０６から構成される出力手段とを備えている。
以下、本発明に係るＰＷＭインバータ装置の実施の形態２における実施例１について図面を参照しながら説明する。装置全体の構成は図１と共通で、同時スイッチング防止回路１００が同時スイッチング防止回路７００に置き換わっただけなので図示及び説明は省略する。図１４はこの同時スイッチング防止回路７００の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＵＰ０を受け取るＵ相ハイサイド入力端子７０１，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＶＰ０を受け取るＶ相ハイサイド入力端子７０２，３相ＰＷＭ信号発生回路１からハイサイドのＰＷＭ信号ＷＰ０を受け取るＷ相ハイサイド入力端子７０３から構成される入力手段と、ゲート駆動回路３ａへ出力信号ＵＰ２を送り出すＵ相ハイサイド出力端子７０４，ゲート駆動回路３ｂへ出力信号ＶＰ２を送り出すＶ相ハイサイド出力端子７０５，ゲート駆動回路３ｃへ出力信号ＷＰ２を送り出すＷ相ハイサイド出力端子７０６から構成される出力手段とを備えている。
図１４の回路において、ハイサイドのＵ相信号処理に関する部分は、Ｕ相の信号遮蔽手段としての第１のＵ相ＮＯＴ回路７０７及び第１のＵ相ラッチ回路７０８と、Ｕ相の遮蔽信号発生手段としてのＵ相ワンショットパルス発生回路７０９，第２のＵ相ＮＯＴ回路７１０，第２のＵ相ラッチ回路７１１，Ｕ相ＯＲ回路７１２及び第３のＵ相ＮＯＴ回路７１３とから構成されている。同様にハイサイドのＶ相信号処理に関する部分は、Ｖ相の信号遮蔽手段としての第１のＶ相ＮＯＴ回路７１４及び第１のＶ相ラッチ回路７１５と、Ｖ相の遮蔽信号発生手段としてのＶ相ワンショットパルス発生回路７１６，第２のＶ相ＮＯＴ回路７１７，第２のＶ相ラッチ回路７１８，Ｖ相ＯＲ回路７１９及び第３のＶ相ＮＯＴ回路７２０とから構成されている。また同様にハイサイドのＷ相信号処理に関する部分は、Ｗ相の信号遮蔽手段としての第１のＷ相ＮＯＴ回路７２１及び第１のＷ相ラッチ回路７２２と、Ｗ相の遮蔽信号発生手段としてのＷ相ワンショットパルス発生回路７２３，第２のＷ相ＮＯＴ回路７２４，第２のＷ相ラッチ回路７２５，Ｗ相ＯＲ回路７２６及び第３のＷ相ＮＯＴ回路７２７とから構成されている。本回路においては上述の各相の信号処理に関する部分以外に更に、同時スイッチング検出手段としての第１のワンショットパルス発生回路７２８，第２のワンショットパルス発生回路７２９，第３のワンショットパルス発生回路７３０，第１のＡＮＤ回路７３１，第２のＡＮＤ回路７３２及び第３のＡＮＤ回路７３３とから構成されている。
Ｕ相ハイサイド入力端子７０１からの配線は途中で３つに分岐し、その１つは第１のワンショットパルス発生回路７２８の入力に、他の１つはＵ相ワンショットパルス発生回路７０９の入力に、残りの１つは第１のＵ相ＮＯＴ回路７０７の入力に接続されている。Ｖ相ハイサイド入力端子７０２からの配線は途中で３つに分岐し、その１つは第２のワンショットパルス発生回路７２９の入力に、他の１つはＶ相ワンショットパルス発生回路７１６の入力に、残りの１つは第１のＶ相ＮＯＴ回路７１４の入力に接続されている。Ｗ相ハイサイド入力端子７０３からの配線は途中で３つに分岐し、その１つは第３のワンショットパルス発生回路７３０の入力に、他の１つはＷ相ワンショットパルス発生回路７２３の入力に、残りの１つは第１のＷ相ＮＯＴ回路７２１の入力に接続されている。第１のワンショットパルス発生回路７２８の出力からの配線は途中で分岐し、一方は第１のＡＮＤ回路７３１の入力に、他方は第３のＡＮＤ回路７３３の入力に接続されている。第２のワンショットパルス発生回路７２９の出力からの配線は途中で分岐し、一方は第１のＡＮＤ回路７３１の入力に、他方は第２のＡＮＤ回路７３２の入力に接続されている。第３のワンショットパルス発生回路７３０の出力からの配線は途中で分岐し、一方は第２のＡＮＤ回路７３２の入力に、他方は第３のＡＮＤ回路７３３の入力に接続されている。第１のＡＮＤ回路７３１の出力からの配線は途中で分岐し、一方はＵ相ＯＲ回路７１２の入力に、他方はＶ相ＯＲ回路７１９の入力に接続されている。第２のＡＮＤ回路７３２の出力からの配線は途中で分岐し、一方はＶ相ＯＲ回路７１９の入力に、他方はＷ相ＯＲ回路７２６の入力に接続されている。第３のＡＮＤ回路７３３の出力からの配線は途中で分岐し、一方はＵ相ＯＲ回路７１２の入力に、他方はＷ相ＯＲ回路７２６の入力に接続されている。Ｕ相ワンショットパルス発生回路７０９の出力からの配線は第２のＵ相ＮＯＴ回路７１０の入力に接続されている。Ｖ相ワンショットパルス発生回路７１６の出力からの配線は第２のＶ相ＮＯＴ回路７１７の入力に接続されている。Ｗ相ワンショットパルス発生回路７２３の出力からの配線は第２のＷ相ＮＯＴ回路７２４の入力に接続されている。第２のＵ相ＮＯＴ回路７１０の出力からの配線は第２のＵ相ラッチ回路７１１のＲ端子に接続され、Ｕ相ＯＲ回路７１２の出力からの配線は第２のＵ相ラッチ回路７１１のＳ端子に接続され、第２のＵ相ラッチ回路７１１のＱ端子からの配線は第３のＵ相ＮＯＴ回路７１３の入力に接続されている。第１のＵ相ＮＯＴ回路７０７の出力からの配線は第１のＵ相ラッチ回路７０８のＲ端子に接続され、第３のＵ相ＮＯＴ回路７１３の出力からの配線は第１のＵ相ラッチ回路７０８のＳ端子に接続され、第１のＵ相ラッチ回路７０８のＱ端子からの配線はＵ相ハイサイド出力端子７０４に接続されている。第２のＶ相ＮＯＴ回路７１７の出力からの配線は第２のＶ相ラッチ回路７１８のＲ端子に接続され、Ｖ相ＯＲ回路７１９の出力からの配線は第２のＶ相ラッチ回路７１８のＳ端子に接続され、第２のＶ相ラッチ回路７１８のＱ端子からの配線は第３のＶ相ＮＯＴ回路７２０の入力に接続されている。第１のＶ相ＮＯＴ回路７１４の出力からの配線は第１のＶ相ラッチ回路７１５のＲ端子に接続され、第３のＶ相ＮＯＴ回路７２０の出力からの配線は第１のＶ相ラッチ回路７１５のＳ端子に接続され、第１のＶ相ラッチ回路７１５のＱ端子からの配線はＶ相ハイサイド出力端子７０５に接続されている。第２のＷ相ＮＯＴ回路７２４の出力からの配線は第２のＷ相ラッチ回路７２５のＲ端子に接続され、Ｗ相ＯＲ回路７２６の出力からの配線は第２のＷ相ラッチ回路７２５のＳ端子に接続され、第２のＷ相ラッチ回路７２５のＱ端子からの配線は第３のＷ相ＮＯＴ回路７２７の入力に接続されている。第１のＷ相ＮＯＴ回路７２１の出力からの配線は第１のＷ相ラッチ回路７２２のＲ端子に接続され、第３のＷ相ＮＯＴ回路７２７の出力からの配線は第１のＷ相ラッチ回路７２２のＳ端子に接続され、第１のＷ相ラッチ回路７２２のＱ端子からの配線はＷ相ハイサイド出力端子７０６に接続されている。図１４にはハイサイドの同時スイッチング防止回路のみが示されている。ローサイドにも同様の同時スイッチング防止回路が存在するが、その回路構成はハイサイドと同じ回路構成となるので図示を省略した。なお、各ラッチ回路は、例えば図３で示されるような回路であって、図４の真理値表で示される動作をする回路である。
このような構成の同時スイッチング防止回路により２相だけでなく３相同時スイッチングを回避しているが、その動作を図１５を用いて説明する。図１５は本発明に係る同時スイッチング防止回路の実施の形態２における実施例１の動作を示すタイミングチャートである。３相ＰＷＭ信号発生回路から出力されたＵ相ＰＷＭ信号ＵＰ０、Ｖ相ＰＷＭ信号ＶＰ０、Ｗ相ＰＷＭ信号ＷＰ０は、それぞれＵ相入力端子７０１、Ｖ相入力端子７０２、Ｗ相入力端子７０３から本回路内に導入される。ここで図１５の前半に示されるように、時刻ｔ１でＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＵ相とＶ相とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部が第１のワンショットパルス発生回路７２８に送られる。第１のワンショットパルス発生回路７２８はこの立ち上がりに同期して時間幅０．５μｓのＵ相スイッチング検出パルスを発生させ、第１のＡＮＤ回路７３１と第３のＡＮＤ回路７３３とに供給する。同様に本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部が第２のワンショットパルス発生回路７２９に送られ、第２のワンショットパルス発生回路７２９はこの立ち上がりに同期して時間幅０．５μｓのＶ相スイッチング検出パルスを発生させ、第１のＡＮＤ回路７３１と第２のＡＮＤ回路７３２とに供給する。さらに同様に本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部が第３のワンショットパルス発生回路７３０に送られ、第３のワンショットパルス発生回路７３０はこの立ち上がりに同期して時間幅０．５μｓのＷ相スイッチング検出パルスを発生させ、第２のＡＮＤ回路７３２と第３のＡＮＤ回路７３３とに供給する。
第１のＡＮＤ回路７３１はＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとが共にＨのとき値Ｈを出力する。両検出パルス共時間幅は０．５μｓであるので、このことは時間幅０．５μｓ以下でＵ相とＶ相のＰＷＭ信号が立ち上がった場合、第１のＡＮＤ回路７３１は同時スイッチング検出信号を出力することを意味する。同様に第２のＡＮＤ回路７３２はＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力し、このことは同様に時間幅０．５μｓ以下でＶ相とＷ相のＰＷＭ信号が立ち上がった場合、第２のＡＮＤ回路７３２は同時スイッチング検出信号を出力することを意味する。また同様に、第３のＡＮＤ回路７３３はＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力し、このことは同様に時間幅０．５μｓ以下でＵ相とＷ相のＰＷＭ信号が立ち上がった場合、第３のＡＮＤ回路７３３は同時スイッチング検出信号を出力することを意味する。したがって、図１５の前半に示されるようにＵ相ＰＷＭ信号ＵＰ０とＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる時は、第１のＡＮＤ回路７３１，第２のＡＮＤ回路７３２及び第３のＡＮＤ回路７３３は全て値Ｈを出力している。
一方本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路７０９に送られる。Ｕ相ワンショットパルス発生回路７０９はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ１のＵ相遮蔽パルスＵＰ１を発生させ、このＵ相遮蔽パルスＵＰ１は第２のＵ相ＮＯＴ回路７１０を経由して反転された状態で第２のＵ相ラッチ回路７１１の端子Ｒに送られる。本実施例ではＴ１＝０．５μｓとした。Ｕ相ＯＲ回路７１２は第１のＡＮＤ回路７３１からの同時スイッチング検出信号と第３のＡＮＤ回路７３３からの同時スイッチング検出信号との論理和を第２のＵ相ラッチ回路７１１の端子Ｓに出力する。即ち、Ｕ相ＰＷＭ信号ＵＰ０がＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０とのいずれかと同時に立ち上がった場合には、立ち上がりから０．５μｓまでＵ相ＯＲ回路７１２は値Ｈを出力する。第２のＵ相ラッチ回路７１１はこれら２つの信号を受けて図４の真理値表に従って出力するが、この場合はＵ相遮蔽パルスＵＰ１をそのまま出力し、第３のＵ相ＮＯＴ回路７１３を経由し反転させた状態で第１のＵ相ラッチ回路７０８の端子Ｓに供給する。さらに本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は、残り一部が第１のＵ相ＮＯＴ回路７０７を経由して反転された状態で第１のＵ相ラッチ回路７０８の端子Ｒに供給される。第１のＵ相ＮＯＴ回路７０７からの反転されたＵ相ＰＷＭ信号ＵＰ０と第２のＵ相ラッチ回路７１１からの反転されたＵ相遮蔽パルスＵＰ１とを受けて、第１のＵ相ラッチ回路７０８は、図４の真理値表に従い、Ｕ相ＰＷＭ信号ＵＰ０の立ち上がりが時間幅Ｔ１だけ遅れた信号、即ち図１５に示されるようなＵ相ＰＷＭ信号ＵＰ０の立ち上がりをＵ相遮蔽パルスＵＰ１がＨとなっている期間だけ遮蔽した出力信号をＵ相ハイサイド出力端子７０４に送り出す。
また、本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路７１６に送られる。Ｖ相ワンショットパルス発生回路７１６はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ２のＶ相遮蔽パルスＶＰ１を発生させ、このＶ相遮蔽パルスＶＰ１は第２のＶ相ＮＯＴ回路７１７を経由して反転された状態で第２のＶ相ラッチ回路７１８の端子Ｒに送られる。本実施例ではＴ２＝１．０μｓとした。その後同様な処理を経て、Ｖ相ＰＷＭ信号ＶＰ０は図１５に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号となってＶ相ハイサイド出力端子７０５から送り出される。本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路７２３に送られる。Ｗ相ワンショットパルス発生回路７２３はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ３のＷ相遮蔽パルスＷＰ１を発生させ、このＷ相遮蔽パルスＷＰ１は第２のＷ相ＮＯＴ回路７２４を経由して反転された状態で第２のＷ相ラッチ回路７２５の端子Ｒに送られる。本実施例ではＴ３＝１．５μｓとした。その後同様な処理を経て、図１５に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号となってＷ相ハイサイド出力端子７０６から送り出される。ここでＴ１，Ｔ２，Ｔ３のいずれか２つが等しいと同時スイッチングを回避できないので、本実施例のようにＴ１≠Ｔ２かつＴ２≠Ｔ３かつＴ３≠Ｔ１である必要がある。
次ぎに図１５の後半に示されるように、時刻ｔ２でＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる場合、即ちＶ相のスイッチング素子とＷ相のスイッチング素子が同時にスイッチオンする場合について考える。本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部が第２のワンショットパルス発生回路７２９に送られる。第２のワンショットパルス発生回路７２９はこの立ち上がりに同期して時間幅０．５μｓのＶ相スイッチング検出パルスを発生させ、第１のＡＮＤ回路７３１と第２のＡＮＤ回路７３２とに供給する。同様に、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部が第３のワンショットパルス発生回路７３０に送られる。第３のワンショットパルス発生回路７３０はこの立ち上がりに同期して時間幅０．５μｓのＷ相スイッチング検出パルスを発生させ、第２のＡＮＤ回路７３２と第３のＡＮＤ回路７３３とに供給する。
第１のＡＮＤ回路７３１はＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＶ相スイッチング検出パルスとが共にＨのとき値Ｈを出力する。同様に第２のＡＮＤ回路７３２はＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＶ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力し、第３のＡＮＤ回路７３３はＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとの論理積、即ちＵ相スイッチング検出パルスとＷ相スイッチング検出パルスとが共にＨのとき値Ｈを出力する。したがって、図１５の後半に示されるようにＶ相ＰＷＭ信号ＶＰ０とＷ相ＰＷＭ信号ＷＰ０の値が同時にＬからＨに立ち上がる時は、第１のＡＮＤ回路７３１は値Ｌを，第２のＡＮＤ回路７３２は値Ｈを、第３のＡＮＤ回路７３３は値Ｌを出力している。
一方本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０はその一部がＶ相ワンショットパルス発生回路７１６に送られる。Ｖ相ワンショットパルス発生回路７１６はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ２のＶ相遮蔽パルスＶＰ１を発生させ、このＶ相遮蔽パルスＶＰ１は第２のＶ相ＮＯＴ回路７１７を経由して反転された状態で第２のＶ相ラッチ回路７１８の端子Ｒに送られる。Ｖ相ＯＲ回路７１９は第１のＡＮＤ回路７３１からの同時スイッチング検出信号と第２のＡＮＤ回路７３２からの同時スイッチング検出信号との論理和を第２のＶ相ラッチ回路７１８の端子Ｓに出力する。第２のＶ相ラッチ回路７１８はこれら２つの信号を受けて図４の真理値表に従って出力するが、この場合はＶ相遮蔽パルスＶＰ１をそのまま出力し、第３のＶ相ＮＯＴ回路７２０を経由し反転させた状態で第１のＶ相ラッチ回路７１５の端子Ｓに供給する。さらに本回路内に導入されたＶ相ＰＷＭ信号ＶＰ０は、残り一部が第１のＶ相ＮＯＴ回路７１４を経由して反転された状態で第１のＶ相ラッチ回路７１５の端子Ｒに供給される。第１のＶ相ＮＯＴ回路７１４からの反転されたＶ相ＰＷＭ信号ＶＰ０と第２のＶ相ラッチ回路７１８からの反転されたＶ相遮蔽パルスＶＰ１とを受けて、第１のＶ相ラッチ回路７１５は、図４の真理値表に従い、Ｖ相ＰＷＭ信号ＶＰ０の立ち上がりが時間幅Ｔ２だけ遅れた信号、図１５に示されるようなＶ相ＰＷＭ信号ＶＰ０の立ち上がりをＶ相遮蔽パルスＶＰ１がＨとなっている期間だけ遮蔽した出力信号となってＶ相ハイサイド出力端子７０５に送り出す。
同様に、本回路内に導入されたＷ相ＰＷＭ信号ＷＰ０はその一部がＷ相ワンショットパルス発生回路７２３に送られる。Ｗ相ワンショットパルス発生回路７２３はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ３のＷ相遮蔽パルスＷＰ１を発生させ、このＷ相遮蔽パルスＷＰ１は第２のＷ相ＮＯＴ回路７２４を経由して反転された状態で第２のＷ相ラッチ回路７２５の端子Ｒに送られる。その後同様な処理を経て、図１５に示されるようなＷ相ＰＷＭ信号ＷＰ０の立ち上がりをＷ相遮蔽パルスＷＰ１がＨとなっている期間だけ遮蔽した出力信号となってＷ相ハイサイド出力端子７０６から送り出される。
本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０はその一部がＵ相ワンショットパルス発生回路７０９に送られる。Ｕ相ワンショットパルス発生回路７０９はこの立ち上がりに同期して図１５に示されるような所定の時間幅Ｔ１のＵ相遮蔽パルスＵＰ１を発生させ、このＵ相遮蔽パルスＵＰ１は第２のＵ相ＮＯＴ回路７１０を経由して反転された状態で第２のＵ相ラッチ回路７１１の端子Ｒに送られる。Ｕ相ＯＲ回路７１２は第１のＡＮＤ回路７３１からの同時スイッチング検出信号と第３のＡＮＤ回路７３３からの同時スイッチング検出信号との論理和を第２のＵ相ラッチ回路７１１の端子Ｓに出力する。第２のＵ相ラッチ回路７１１はこれら２つの信号を受けて図４の真理値表に従って出力するが、この場合はＵ相遮蔽パルスＵＰ１を遮断して値Ｌを出力し、第３のＵ相ＮＯＴ回路７１３を経由し反転させた状態で第１のＵ相ラッチ回路７０８の端子Ｓに供給する。さらに本回路内に導入されたＵ相ＰＷＭ信号ＵＰ０は、残り一部が第１のＵ相ＮＯＴ回路７０７を経由して反転された状態で第１のＵ相ラッチ回路７０８の端子Ｒに供給される。第１のＵ相ＮＯＴ回路７０７からの反転されたＵ相ＰＷＭ信号ＵＰ０と第２のＵ相ラッチ回路７１１からの反転されたＵ相遮蔽パルスＵＰ１とを受けて、第１のＵ相ラッチ回路７０８は、図４の真理値表に従い信号を出力するが、この場合は図１５に示されるようにＵ相ＰＷＭ信号ＵＰ０をそのまま、値ＬのままＵ相ハイサイド出力端子７０４に送り出す。
以上図１５に基き２つの場合について本実施例の動作を説明したが、いずれの場合においても、スイッチオンの時間を遅らせ２相又は３相のスイッチングのタイミングにある時間差を設けたため、２相同時スイッチング又は３相同時スイッチングが回避され該２相又は３相が少なくとも０．５μｓの時間間隔をおいてスイッチオンしていることが分かる。また、上記動作説明においては、後半部分はＶ相とＷ相の同時スイッチングの場合について例示したが、各相の信号処理部分の構成は同一であるため、他の同時スイッチングの場合でも同様の動作が実現することは言うまでもない。本実施の形態の動作をより概念的に説明すると、各相の入力信号を同時スイッチング検出手段に送り込み、同時スイッチング検出手段は一相の入力信号と他相の入力信号とが所定の禁止期間内で同時に立ち上がることを検出し、その検出信号を出力する。各相の遮蔽信号発生手段は該相の入力信号がＬからＨへ立ち上がると、その立ち上がりに同期して所定の時間幅（遮蔽期間）の遮蔽パルスを発生させ、上記複数の検出信号を受けてその論理和をとり複数の検出信号のいずれかがＨとなっている場合は上記遮蔽パルスをそのまま遮蔽信号として出力し、それ以外の場合は上記遮蔽パルスを遮断する。このとき必要であれば本実施の形態のように反転させた形で遮蔽信号を次の信号遮蔽手段に出力してもよい。この場合は遮蔽期間は遮蔽信号の値がＬの期間となる。さらに各相は信号遮蔽手段により、遮蔽信号発生手段からの遮蔽信号に基き、各相の入力信号の立ち上がりを遮蔽期間だけ遮蔽した出力信号を出力端子に送り出す。以上が本実施の形態における同時スイッチング防止の動作を要約したものである。
本実施の形態は上述のような構成としたため、実施の形態１と同様多相同時スイッチングを回避でき、それによりスイッチング素子のスイッチングの結果として生じるスイッチング素子の端子間にかかるサージ電圧を低減でき、さらにはスイッチング損失の低減を図ることができる。更には同時スイッチングと判定される時間差が０．５μｓ以内に限定されるので、０．５μｓを超える時間差のあるスイッチングに対しては無駄なスイッチング遅れを発生させることはない。
上記のような実施の形態２による同時スイッチング防止の考え方は、図１６に示される本発明にかかる同時スイッチング防止回路の実施の形態２にかかる実施例２においても実現できる。図１６において図１４と同じ番号は同じ構成要素を示すため説明を省略するが、図１４と異なる部分は、第１のワンショットパルス発生回路７２８，第２のワンショットパルス発生回路７２９，第３のワンショットパルス発生回路７３０が省略され、第１のワンショットパルス発生回路７２８から第１のＡＮＤ回路７３１と第３のＡＮＤ回路７３３とに引き出されていた結線はＵ相ワンショットパルス発生回路７０９からの結線に置き換えられ、第２のワンショットパルス発生回路７２９から第１のＡＮＤ回路７３１と第２のＡＮＤ回路７３２とに引き出されていた結線はＶ相ワンショットパルス発生回路７１６からの結線に置き換えられ、第３のワンショットパルス発生回路７３０から第２のＡＮＤ回路７３２と第３のＡＮＤ回路７３３とに引き出されていた結線はＷ相ワンショットパルス発生回路７２３からの結線に置き換えられている点である。即ち、第１のワンショットパルス発生回路７２８が供給していたＵ相スイッチング検出パルスをＵ相ワンショットパルス発生回路７０９が供給するＵ相遮蔽パルスＵＰ１で代替し、第２のワンショットパルス発生回路７２９が供給していたＶ相スイッチング検出パルスをＶ相ワンショットパルス発生回路７１６が供給されるＶ相遮蔽パルスＶＰ１で代替し、第３のワンショットパルス発生回路７３０が供給していたＷ相スイッチング検出パルスをＷ相ワンショットパルス発生回路７２３が供給するＷ相遮蔽パルスＷＰ１で代替している。このようにしても、０．５μｓを超える時間差のあるスイッチングに対しては無駄なスイッチング遅れを発生させる可能性はあるにしても、同時スイッチング防止機能は図１４の実施例と同等であることは容易に理解できよう。更には図１４の実施例と比較して、第１のワンショットパルス発生回路７２８，第２のワンショットパルス発生回路７２９，第３のワンショットパルス発生回路７３０が不要となり回路構成が簡単になるという利点がある。
＜実施の形態３＞
以上述べてきた実施の形態１及び実施の形態２では、同時スイッチング防止機能をワイアードロジックで実現してきたが、同等の機能をソフトウエアにても実現可能である。図１７は本発明に係るＰＷＭインバータ装置の実施の形態３における実施例１を図示しており、図１との相違は３相ＰＷＭ信号発生機能を有する主制御ユニット１０内にソフトウエアによる同時スイッチング防止手順１１００を具備した点である。このような同時スイッチング防止手順１１００は、主制御ユニット内に内蔵されたマイクロコンピュータ等により実行される。また上記マイクロコンピュータにはタイマーが内蔵されその値は所定のレジスタに格納されている。本同時スイッチング防止手順１１００はワイアードロジックで実現している実施の形態１の同時スイッチング防止の概念をソフトウエアで実現したものであり、以下の５つの手順を含む。即ち第１の手順として、ＰＷＭ信号発生回路より出力される複数の相の制御信号毎に設けられた遮蔽変数とタイマーとを初期化する。第２の手順として複数の相の制御信号を、Ｈならば１，Ｌならば０という２値の入力信号として取り込む。第３の手順として複数の各相それぞれの入力信号を判定する。第４の手順として、上記第３の手順における各相の入力信号の判定が０であれば、該相の出力信号を０とする。第５の手順として、上記第３の手順における各相の入力信号の判定が１であれば、該相の遮蔽変数の値を所定の期間（遮蔽期間）において１とし、他相の遮蔽変数の論理和を判定し０であれば該相の出力信号を１とする。以下、この同時スイッチング防止手順１１００について図１８の実施例１のフローチャートを参照しながら詳述する。
以上述べてきた実施の形態１及び実施の形態２では、同時スイッチング防止機能をワイアードロジックで実現してきたが、同等の機能をソフトウエアにても実現可能である。図１７は本発明に係るＰＷＭインバータ装置の実施の形態３における実施例１を図示しており、図１との相違は３相ＰＷＭ信号発生機能を有する主制御ユニット１０内にソフトウエアによる同時スイッチング防止手順１１００を具備した点である。このような同時スイッチング防止手順１１００は、主制御ユニット内に内蔵されたマイクロコンピュータ等により実行される。また上記マイクロコンピュータにはタイマーが内蔵されその値は所定のレジスタに格納されている。本同時スイッチング防止手順１１００はワイアードロジックで実現している実施の形態１の同時スイッチング防止の概念をソフトウエアで実現したものであり、以下の５つの手順を含む。即ち第１の手順として、ＰＷＭ信号発生回路より出力される複数の相の制御信号毎に設けられた遮蔽変数とタイマーとを初期化する。第２の手順として複数の相の制御信号を、Ｈならば１，Ｌならば０という２値の入力信号として取り込む。第３の手順として複数の各相それぞれの入力信号を判定する。第４の手順として、上記第３の手順における各相の入力信号の判定が０であれば、該相の出力信号を０とする。第５の手順として、上記第３の手順における各相の入力信号の判定が１であれば、該相の遮蔽変数の値を所定の期間（遮蔽期間）において１とし、他相の遮蔽変数の論理和を判定し０であれば該相の出力信号を１とする。以下、この同時スイッチング防止手順１１００について図１８の実施例１のフローチャートを参照しながら詳述する。
図１８には、ハイサイドの制御信号についての処理のフローチャートが示されており、ローサイドの制御信号についての処理のフローチャートはハイサイドと同じであるので省略する。まずステップ１１０１では、装置の電源を入れる等の外部からの起動指令により本手順がスタートする。次に第１の手順としてのステップ１１０２が実行され、本同時スイッチング防止手順１１００において使用される遮蔽変数とタイマーが初期化される。本実施例ではＵ相，Ｖ相，Ｗ相の３相であるので、遮蔽変数ＵＰ１，遮蔽変数ＶＰ１，遮蔽変数ＷＰ１にそれぞれ初期値０が格納される。タイマーＵＰＴ，タイマーＶＰＴ，タイマーＷＰＴは初期化され、それぞれのレジスタの値は０となる。次に第２の手順としてのステップ１１０３が実行され、ＰＷＭ信号発生回路より出力されるＵ相ＰＷＭ信号ＵＰ０，Ｖ相ＰＷＭ信号ＶＰ０，Ｗ相ＰＷＭ信号ＷＰ０がマイクロコンピュータ内部のレジスタＵＰ０，ＶＰ０，ＷＰ０に読み込まれ、この時点での各相の制御信号がＨのときは値１が、Ｌのときは値０がセットされる。
第３から第５の手順はＵ相，Ｖ相，Ｗ相のそれぞれに対して実行され、まずＵ相に対する処理を説明する。第３の手順としてのステップ１１０４では、ステップ１１０３で読み込まれた制御信号の内まずレジスタＵＰ０の値が１であるかどうかが判定され、偽であれば第４の手順であるステップ１１０５が実行され、真であれば第５の手順であるステップ１１０６以下が実行される。ステップ１１０５では、タイマーＵＰＴと遮蔽変数ＵＰ１は初期化され、マイクロコンピュータのハイサイドＵ相出力信号ポートＵＰ２に０が出力される。この出力により主制御ユニット１０はＵ相ハイサイド出力端子より値ＬのＵ相出力信号ＵＰ２を駆動回路に供給する。ステップ１１０６では遮蔽変数ＵＰ１に値１がセットされる。ステップ１１０７ではタイマーＵＰＴのレジスタの値が０より大きいかが判定され、真であればステップ１１０９に進み、偽であればステップ１１０８を実行した後にステップ１１０９に進む。ステップ１１０８ではタイマーＵＰＴを起動させる。ステップ１１０９では、タイマーＵＰＴのレジスタの値が所定の時間Ｔ１以下であるかが判定され、真であればステップ１１１１に進み、偽であればステップ１１１０を実行した後にステップ１１１１に進む。ステップ１１１０では遮蔽変数ＵＰ１に値０がセットされる。即ちステップ１１０６から１１１０までは、遮蔽期間Ｔ１において遮蔽変数ＵＰ１の値を１にしておく手順を示している。Ｔ１は他相のスイッチオンの抑制を要求する期間であり、本実施例ではＴ１＝０．５μｓとした。ステップ１１１１では、遮蔽変数ＶＰ１と遮蔽変数ＷＰ１の論理和が１であるかが判定され、真であればステップ１１１３に進み、偽であればステップ１１１２を実行した後ステップ１１１３に進む。ステップ１１１２では、マイクロコンピュータのハイサイドＵ相出力信号ポートＵＰ２に１が出力される。この出力により主制御ユニット１０はＵ相ハイサイド出力端子より値ＨのＵ相出力信号ＵＰ２を駆動回路に供給する。ステップ１１０６から１１１２までが第５の手順を構成し、レジスタＵＰ０の値が１になると、遮蔽期間において遮蔽変数ＵＰ１を１とすることにより他相に対してスイッチオンの抑制を要求するとともに、自相に対しては遮蔽変数ＶＰ１と遮蔽変数ＷＰ１の論理和を判定することにより他相からのスイッチオンの抑制要求に対する処理を実施している。
次にＶ相に対する手順が同様に実行される。第３の手順としてのステップ１１１３では、ステップ１１０３で読み込まれた制御信号の内レジスタＶＰ０の値が１であるかどうかが判定され、偽であれば第４の手順であるステップ１１１４が実行され、真であれば第５の手順であるステップ１１１５以下が実行される。ステップ１１１４では、タイマーＶＰＴと遮蔽変数ＶＰ１は初期化され、マイクロコンピュータのハイサイドＶ相出力信号ポートＶＰ２に０が出力される。この出力により主制御ユニット１０はＶ相ハイサイド出力端子より値ＬのＶ相出力信号ＶＰ２を駆動回路に供給する。ステップ１１１５では遮蔽変数ＶＰ１に値１がセットされる。ステップ１１１６ではタイマーＶＰＴのレジスタの値が０より大きいかが判定され、真であればステップ１１１８に進み、偽であればステップ１１１７を実行した後にステップ１１１８に進む。ステップ１１１７ではタイマーＶＰＴを起動させる。ステップ１１１８では、タイマーＶＰＴのレジスタの値が所定の時間Ｔ２以下であるかが判定され、真であればステップ１１２０に進み、偽であればステップ１１１９を実行した後にステップ１１２０に進む。ステップ１１１９では遮蔽変数ＶＰ１に値０がセットされる。Ｔ２は他相のスイッチオンの抑制を要求する期間であり、本実施例ではＴ２＝１．０μｓとした。ステップ１１２０では、遮蔽変数ＵＰ１と遮蔽変数ＷＰ１の論理和が１であるかが判定され、真であればステップ１１２２に進み、偽であればステップ１１２１を実行した後ステップ１１２２に進む。ステップ１１２１では、マイクロコンピュータのハイサイドＶ相出力信号ポートＶＰ２に１が出力される。この出力により主制御ユニット１０はＶ相ハイサイド出力端子より値ＨのＶ相出力信号ＶＰ２を駆動回路に供給する。ステップ１１１５から１１２１までが同様に第５の手順を構成している。
次にＷ相に対する手順が同様に実行される。第３の手順としてのステップ１１２２では、ステップ１１０３で読み込まれた制御信号の内レジスタＷＰ０の値が１であるかどうかが判定され、偽であれば第４の手順であるステップ１１２３が実行され、真であれば第５の手順であるステップ１１２４以下が実行される。ステップ１１２３では、タイマーＷＰＴと遮蔽変数ＷＰ１は初期化され、マイクロコンピュータのハイサイドＷ相出力信号ポートＷＰ２に０が出力される。この出力により主制御ユニット１０はＷ相ハイサイド出力端子より値ＬのＷ相出力信号ＷＰ２を駆動回路に供給する。ステップ１１２４では遮蔽変数ＷＰ１に値１がセットされる。ステップ１１２５ではタイマーＷＰＴのレジスタの値が０より大きいかが判定され、真であればステップ１１２７に進み、偽であればステップ１１２６を実行した後にステップ１１２７に進む。ステップ１１２６ではタイマーＷＰＴを起動させる。ステップ１１２７では、タイマーＷＰＴのレジスタの値が所定の時間Ｔ３以下であるかが判定され、真であればステップ１１２９に進み、偽であればステップ１１２８を実行した後にステップ１１２９に進む。ステップ１１２８では遮蔽変数ＷＰ１に値０がセットされる。Ｔ３は他相のスイッチオンの抑制を要求する期間であり、本実施例ではＴ３＝１．５μｓとした。ステップ１１２９では、変数ＵＰ１と変数ＶＰ１の論理和が１であるかが判定され、真であればステップ１１３１に進み、偽であればステップ１１３０を実行した後ステップ１１３１に進む。ステップ１１３０では、マイクロコンピュータのハイサイドＷ相出力信号ポートＷＰ２に１が出力される。この出力により主制御ユニット１０はＷ相ハイサイド出力端子より値ＨのＷ相出力信号ＷＰ２を駆動回路に供給する。ステップ１１２４から１１３０までが同様に第５の手順を構成している。
以上のようなＵ相，Ｖ相，Ｗ相それぞれに対する第３の手順から第５の手順が実行された後、ステップ１１３１では、外部からの停止指令があるかどうかを判定し、真であれば本同時スイッチング防止手順１１００を停止し、偽であればステップ１１０３に戻り、再度ステップ１１０３から１１３１までが繰り返される。このようにステップ１１０３から１１３１を繰り返すことにより、Ｕ相ＰＷＭ信号ＵＰ０，Ｖ相ＰＷＭ信号ＶＰ０，Ｗ相ＰＷＭ信号ＷＰ０の変化を読み取り、それに応じて所定の遮蔽期間において他相に対してスイッチオンの抑制を要求し、また複数の他相からのスイッチオン抑制要求の有無を判断して、要求があればそれらの長い方の遮蔽期間だけ該相のＰＷＭ信号の立ち上がりを遅らせて同時スイッチングを回避している。これは実施の形態１における同時スイッチング防止の概念をソフトウエアで実現したものであり、したがって同様の効果を奏することは言うまでもないが、更に同時スイッチング防止機能をソフトウエアで実現したことにより、他の機能、例えばＰＷＭ信号発生機能等と併せて１つのマイクロコンピュータで実行させることにより制御ユニットの簡素化が図られ、加えて遮蔽期間等をプログラムにより後から変更できるので、多様な用途に対応させることが容易になる。
上記実施の形態３の実施例１は、実施の形態１の実施例１の機能をソフトウエアで実現したものであるため、三角波搬送波により形成されたＰＷＭ信号に対しては有効に機能するが、鋸歯波搬送波により形成されたＰＷＭ信号に対しては実施の形態１の実施例１と同様の課題を有している。即ちＵ相ＰＷＭ信号ＵＰ０，Ｖ相ＰＷＭ信号ＶＰ０，Ｗ相ＰＷＭ信号ＷＰ０が同時に立ち上がった場合（３相同時スイッチングの場合）は、Ｕ相ＰＷＭ信号ＵＰ０の遮蔽期間はＴ３，Ｖ相ＰＷＭ信号ＶＰ０の遮蔽期間はＴ３，Ｗ相ＰＷＭ信号ＷＰ０の遮蔽期間はＴ２となり、スイッチング素子の同時スイッチングを完全に回避しきれていない。したがってこれに対応するには、実施の形態１の実施例５における同時スイッチング防止機能をソフトウエアで実現する必要があり、その同時スイッチング防止手順を示したのが図１９のフローチャートである。
図１９は本発明に係るＰＷＭインバータ装置の実施の形態３における実施例２に使用されている同時スイッチング防止手順１２００であり、図１９において図１８と同じ番号は同じステップを示すため説明を省略するが、図１８の同時スイッチング防止手順１１００との相違は、ステップ１１２０の前にステップ１２０１とステップ１２０２とから構成される遮蔽変数抑制下位手順が挿入されている点である。即ちステップ１１１８又はステップ１１１９が実行された後、ステップ１２０１が実行される。ステップ１２０１では、レジスタＵＰ０の値が０であるかどうかが判定され、真であればステップ１１２０に進み、偽であればステップ１２０２を実行した後にステップ１１２０に進む。ステップ１２０２では遮蔽変数ＷＰ１に値０がセットされる。このようにしたことにより、遮蔽変数抑制下位手順はＵ相ＰＷＭ信号ＵＰ０がＨとなったとき遮蔽変数ＷＰ１の値を初期化し、Ｕ相ＰＷＭ信号ＵＰ０がＬとなったとき遮蔽変数ＷＰ１を不変とする機能を有しているため、３相同時スイッチングの場合はＵ相ＰＷＭ信号ＵＰ０がＨとなるため遮蔽変数ＷＰ１の値が初期化され０となり、Ｖ相ＰＷＭ信号ＶＰ０の遮蔽期間はＴ１となる。このとき遮蔽変数ＷＰ１の値は一旦初期化され０となるが、この直後のＷ相に対する第５の手順中のステップ１１２４で値１がセットされるので、初期化の効果はＶ相に対する第５の手順中に留まり他相の処理手順には影響を与えない。したがってこのときＵ相ＰＷＭ信号ＵＰ０の遮蔽期間はＴ３，Ｗ相ＰＷＭ信号ＷＰ０の遮蔽期間はＴ２となり、３相同時スイッチングが回避されていることがわかる。また、Ｖ相とＷ相の２相同時スイッチングの場合はＵ相ＰＷＭ信号ＵＰ０がＬとなるため遮蔽変数ＷＰ１は不変のままとなり、Ｖ相ＰＷＭ信号ＶＰ０の遮蔽期間はＴ３，Ｗ相ＰＷＭ信号ＷＰ０の遮蔽期間はＴ２となり、２相同時スイッチングが回避されていることがわかる。このように遮蔽変数抑制下位手順が付加された本実施例の同時スイッチング防止手順は、２相同時スイッチングのみならず３相同時スイッチングをも回避することができることが理解できよう。
以上各実施例に基き、本発明の実施の形態１、実施の形態２及び実施の形態３について説明してきた。いずれの実施例も３相ＰＷＭインバータ装置であるが、本発明の各形態は多相ＰＷＭインバータ装置に対しても適用できることは言うまでもない。また、各実施例においては、ＰＷＭ信号発生回路から各ゲート駆動回路に送る各ＰＷＭ信号がＨのときスイッチング素子がオン状態となる場合、即ち正論理の場合について説明したが、ＰＷＭ信号発生回路から各ゲート駆動回路に送る各ＰＷＭ信号がＬのときスイッチング素子がオン状態となる場合、即ち負論理の場合は、各手段が入力信号の立ち下がりに対応するように適宜変更すればよく、このような負論理の場合においても本発明の概念を適用できることは容易に理解できるであろう。
１ ３相ＰＷＭ信号発生回路、 ２ モータ、 ３ａ〜ｆ ゲート駆動回路、 ４ａ〜ｆ ＩＧＢＴ、 ５ａ〜ｆ ダイオード、 ６ 主電源、 ７ 平滑コンデンサ、 １０ 主制御ユニット（ＭＣＵ）。
Claims (10)
- ＰＷＭ信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、
一相の入力信号の立ち上がり又は立ち下がりに同期して、それぞれ所定の期間において他相の入力信号の立ち上がり又は立ち下がりを遮蔽するための遮蔽パルスを発生させる遮蔽パルス発生手段と、
他相の前記遮蔽パルス発生手段からの複数の遮蔽パルスの論理和により形成されるパルスのパルス幅を遮蔽期間とする遮蔽信号を出力する遮蔽信号形成手段と、
前記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間の終了まで遅らせた信号を出力する信号遮蔽手段と、
前記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、
を備えることを特徴とする多相同時スイッチング防止回路。 - 前記遮蔽信号形成手段は、
反転された前記一相の入力信号と他相の前記遮蔽パルス発生手段からの複数の遮蔽パルスとを受けて、それらの論理和の反転信号を出力するように接続されていることを特徴とする請求の範囲第１項記載の多相同時スイッチング防止回路。 - ＰＷＭ信号発生回路より出力される制御信号がＵ相，Ｖ相，Ｗ相の３相であり、前記遮蔽パルス発生手段は、
Ｕ相の入力・信号の立ち上がり又は立ち下がりに同期して所定の時間幅Ｔ１のＵ相遮蔽パルスを出力するように接続されたＵ相ワンショットパルス発生回路と、
Ｖ相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅Ｔ２のＶ相遮蔽パルスを出力するように接続されたＶ相ワンショットパルス発生回路と、
Ｗ相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅Ｔ３のＷ相遮蔽パルスを出力するように接続されたＷ相ワンショットパルス発生回路と、
から構成され、
前記遮蔽信号形成手段は、
前記Ｖ相遮蔽パルスと前記Ｗ相遮蔽パルスとを受けて、それらの論理和の反転信号を出力するように接続されたＵ相ＮＯＲ回路と、
前記Ｗ相遮蔽パルスと前記Ｕ相遮蔽パルスとを受けて、それらの論理和の反転信号を出力するように接続されたＶ相ＮＯＲ回路と、
前記Ｕ相遮蔽パルスと前記Ｖ相遮蔽パルスとを受けて、それらの論理和の反転信号を出力するように接続されたＷ相ＮＯＲ回路と、
とから構成され、
前記信号遮蔽手段は、
Ｕ相の入力信号を受けその反転信号を出力するように接続されたＵ相ＮＯＴ回路と、
Ｓ端子、Ｒ端子とＱ端子の少なくとも３つの端子を有し、前記Ｕ相ＮＯＴ回路からの出力信号が前記Ｒ端子に入力され、前記Ｕ相ＮＯＲ回路からの出力信号が前記Ｓ端子に入力され、前記Ｑ端子に出力信号を出力するように接続されたＵ相ラッチ回路と、
Ｖ相の入力信号を受けその反転信号を出力するように接続されたＶ相ＮＯＴ回路と、
Ｓ端子、Ｒ端子とＱ端子の少なくとも３つの端子を有し、前記Ｖ相ＮＯＴ回路からの出力信号が前記Ｒ端子に入力され、前記Ｖ相ＮＯＲ回路からの出力信号が前記Ｓ端子に入力され、前記Ｑ端子に出力信号を出力するように接続されたＶ相ラッチ回路と、
Ｗ相の入力信号を受けその反転信号を出力するように接続されたＷ相ＮＯＴ回路と、
Ｓ端子、Ｒ端子とＱ端子の少なくとも３つの端子を有し、前記Ｗ相ＮＯＴ回路からの出力信号が前記Ｒ端子に入力され、前記Ｗ相ＮＯＲ回路からの出力信号が前記Ｓ端子に入力され、前記Ｑ端子に出力信号を出力するように接続されたＷ相ラッチ回路と、
から構成され、
前記時間幅Ｔ１、Ｔ２及びＴ３は互いに相異なることを特徴とする請求の範囲第１項又は第２項記載の多相同時スイッチング防止回路。 - 前記時間幅Ｔ１、Ｔ２、Ｔ３とがＴ１＜Ｔ２＜Ｔ３と設定され、
前記Ｗ相ワンショットパルス発生回路と前記Ｖ相ＮＯＲ回路との間に挿入された遮蔽パルス抑制回路を備え、
前記遮蔽パルス抑制回路は、
Ｕ相の入力信号を受けその反転信号を出力するように接続されたＮＯＴ回路と、
前記ＮＯＴ回路からの出力信号と前記Ｗ相ワンショットパルス発生回路からの出力信号とを受け、それらの論理積信号を前記Ｖ相ＮＯＲ回路に出力するように接続されたＡＮＤ回路と、
を備えたことを特徴とする請求の範囲第３項記載の多相同時スイッチング防止回路。 - ＰＷＭ信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、
一相の入力信号と他相の入力信号とが所定の禁止期間内で同時に立ち上がること又は立ち下がることを検出し、その検出信号を出力する同時スイッチング検出手段と、
前記同時スイッチング検出手段からの検出信号を受けて、所定の遮蔽期間を有する遮蔽信号を出力する遮蔽信号発生手段と、
前記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間だけ遅らせた信号を出力する信号遮蔽手段と、
前記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、
を備えることを特徴とする多相同時スイッチング防止回路。 - ＰＷＭ信号発生回路より出力される制御信号がＵ相，Ｖ相，Ｗ相の３相であり、前記同時スイッチング検出手段は、
Ｕ相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅のパルスを出力するように接続された第１のワンショットパルス発生回路と、
Ｖ相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅のパルスを出力するように接続された第２のワンショットパルス発生回路と、
Ｗ相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅のパルスを出力するように接続された第３のワンショットパルス発生回路と、
前記第１と第２のワンショットパルス発生回路より出力された信号の論理積信号を検出信号として出力するように接続された第１のＡＮＤ回路と、
前記第２と第３のワンショットパルス発生回路より出力された信号の論理積信号を検出信号として出力するように接続された第２のＡＮＤ回路と、
前記第３と第１のワンショットパルス発生回路より出力された信号の論理積信号を検出信号として出力するように接続された第３のＡＮＤ回路と、
から構成され、
前記遮蔽信号発生手段は、
Ｕ相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅Ｔ１のＵ相遮蔽パルスを発生するように接続されたＵ相ワンショットパルス発生回路と、
前記Ｕ相遮蔽パルスの反転信号を出力するように接続された第１のＵ相ＮＯＴ回路と、
前記第１と第３のＡＮＤ回路から出力された検出信号の論理和を出力するように接続されたＵ相ＯＲ回路と、
Ｖ相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅Ｔ２のＶ相遮蔽パルスを発生するように接続されたＶ相ワンショットパルス発生回路と、
前記Ｖ相遮蔽パルスの反転信号を出力するように接続された第１のＶ相ＮＯＴ回路と、
前記第１と第２のＡＮＤ回路から出力された検出信号の論理和を出力するように接続されたＶ相ＯＲ回路と、
Ｗ相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅Ｔ３のＷ相遮蔽パルスを発生するように接続されたＷ相ワンショットパルス発生回路と、
前記Ｗ相遮蔽パルスの反転信号を出力するように接続された第１のＷ相ＮＯＴ回路と、
前記第２と第３のＡＮＤ回路から出力された検出信号の論理和を出力するように接続されたＷ相ＯＲ回路と、
各相に対応して設けられ、Ｓ端子、Ｒ端子とＱ端子の少なくとも３つの端子を有し、前記第１の一相ＮＯＴ回路からの出力信号がＲ端子に入力され、前記一相ＯＲ回路からの出力信号がＳ端子に入力され、Ｑ端子に一相遮蔽信号を出力するように接続された第１の一相ラッチ回路と、
から構成され、
前記信号遮蔽手段は各相に対応して設けられ、
一相の入力信号を受けその反転信号を出力するように接続された第２の一相ＮＯＴ回路と、
前記第１の一相ラッチ回路からの出力信号を受けその反転信号を出力するように接続された第３の一相ＮＯＴ回路と、
Ｓ端子、Ｒ端子とＱ端子の少なくとも３つの端子を有し、前記第２の一相ＮＯＴ回路からの出力信号がＲ端子に入力され、前記第３の一相ＮＯＴ回路からの出力信号がＳ端子に入力され、Ｑ端子に出力信号を出力するように接続された第２の一相ラッチ回路と、
から構成され、
前記時間幅Ｔ１、Ｔ２及びＴ３は互いに相異なることを特徴とする請求の範囲第５項記載の多相同時スイッチング防止回路。 - ゲート駆動回路と、
ＰＷＭ信号発生回路とを備え、
前記ゲート駆動回路と前記ＰＷＭ信号発生回路との間に、請求の範囲第１項乃至第６項記載の多相同時スイッチング防止回路が挿入されていることを特徴とするＰＷＭインバータ装置。 - 主制御ユニットと複数の相に対応した駆動回路とを有するＰＷＭインバータ装置に適用され、
ＰＷＭ信号発生回路より出力される前記複数の相の制御信号毎に設けられた遮蔽変数とタイマーとを初期化する第１の手順と、
しかる後に前記複数の相の制御信号を第１の値と第２の値との２値の入力信号として取り込む第２の手順と、
しかる後に一相の入力信号の値を判定する第３の手順と、
前記第３の手順における判定において前記入力信号の値が第２の値であれば前記一相に対応する駆動回路にスイッチオフを指示する信号を出力する第４の手順と、
前記第３の手順における判定において前記入力信号の値が第１の値であれば前記一相の遮蔽変数の値を所定の期間第１の値とし、他相の遮蔽変数の値のいずれもが第２の値であれば前記一相に対応する駆動回路にスイッチオンを指示する信号を出力する第５の手順と、
を備えた同時スイッチング防止方法を含んでなるインバータ装置の駆動方法。 - 前記複数の相はＵ相，Ｖ相とＷ相の３相であり、
前記第３の手順は前記３相に対してそれぞれ実施され、
前記第４の手順は前記３相に対してそれぞれ実施され、
前記第５の手順は、
Ｕ相に対しては、
Ｕ相の遮蔽変数の値を第１の値とする下位手順と、
Ｕ相のタイマーが起動していなければ起動させる下位手順と、
Ｕ相のタイマーの時間が所定の時間Ｔ１以下でなければＵ相の遮蔽変数の値を第２の値とする下位手順と、
Ｖ相の遮蔽変数とＷ相の遮蔽変数の値のいずれもが第２の値であればＵ相に対応する駆動回路にスイッチオンを指示する信号を出力する下位手順とを含み、
Ｖ相に対しては、
Ｖ相の遮蔽変数の値を第１の値とする下位手順と、
Ｖ相のタイマーが起動していなければ起動させる下位手順と、
Ｖ相のタイマーの時間が所定の時間Ｔ２以下でなければＵ相の遮蔽変数の値を第２の値とする下位手順と、
Ｗ相の遮蔽変数とＵ相の遮蔽変数の値のいずれもが第２の値であればＶ相に対応する駆動回路にスイッチオンを指示する信号を出力する下位手順とを含み、
Ｗ相に対しては、
Ｗ相の遮蔽変数の値を第１の値とする下位手順と、
Ｗ相のタイマーが起動していなければ起動させる下位手順と、
Ｗ相のタイマーの時間が所定の時間Ｔ３以下でなければＷ相の遮蔽変数の値を第２の値とする下位手順と、
Ｕ相の遮蔽変数とＷ相の遮蔽変数の値のいずれもが第２の値であればＷ相に対応する駆動回路にスイッチオンを指示する信号を出力する下位手順とを含み、
しかる後に外部よりの停止指示がなければ第２の手順に戻る第６の手順と、
を含み、
前記時間Ｔ１、Ｔ２及びＴ３は互いに相異なることを特徴とする請求の範囲第８項記載のインバータ装置の駆動方法。 - 前記時間幅Ｔ１と時間幅Ｔ２と時間幅Ｔ３とがＴ１＜Ｔ２＜Ｔ３と設定され、
Ｖ相に対する第５の手順は、
Ｕ相の入力信号の値が第２の値でなければＷ相の遮蔽変数を第２の値とする遮蔽変数抑制下位手順を含むことを特徴とする請求の範囲第９項記載のインバータ装置の駆動方法。
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