JP5327086B2 - 同時スイッチング抑制装置 - Google Patents

Description

本発明は、スイッチング状態の切り替え指令タイミングが互いに相違しうる複数のスイッチング素子を備える電力変換回路について、前記スイッチング素子を操作する操作信号を入力し、前記複数のスイッチング素子のスイッチング状態が同時に切り替わることを回避するように前記操作信号を補正する同時スイッチング抑制装置に関する。

電気自動車やハイブリッド自動車等に搭載される主機として、一般に３相回転機が用いられている。３相回転機への電力供給は、高電圧バッテリから供給される直流電力を交流電力に変換するインバータを介して行われるのが一般的である。ここで、インバータのスイッチング素子のスイッチング状態が切り替えられると、サージ電圧が発生する。このサージ電圧は、インバータの入力電圧に重畳され、オフ状態とされるスイッチング素子の入力端子および出力端子間に印加される。このため、インバータの入力電圧とサージ電圧との和がスイッチング素子の耐圧を超えることがないように、スイッチング状態の切替速度が調節されている。これは、サージの大きさが電流の変化速度と正の相関を有するものであることに鑑みたものである。ただし、スイッチング速度を遅くすることでサージを小さくすることはできるものの、スイッチング損失が増大するため、エネルギ利用効率が低下する。

そこで従来、例えば下記特許文献１に見られるように、インバータのスイッチング素子のスイッチング状態の切り替え指令タイミングが重なる場合、指令タイミングの遅延処理を行なうことで、スイッチング状態の切り替えタイミングの重なりを回避する技術も提案されている。

国際公開第２００５／０８１３８９号

ところで、インバータのスイッチング素子のスイッチング状態の切り替えに要する時間は、オン状態への切り替えとオフ状態への切り替えとで互いに大きく相違する傾向がある。このため、上記技術では、指令タイミングの遅延処理による遅延時間が不必要に長いものとなるおそれがある。

本発明は、上記課題を解決するためになされたものであり、その目的は、スイッチング状態の切り替え指令タイミングが互いに相違しうる複数のスイッチング素子を備える電力変換回路について、前記複数のスイッチング素子のスイッチング状態が同時に切り替わることをより適切に回避することのできる同時スイッチング抑制装置を提供することにある。

以下、上記課題を解決するための手段、及びその作用効果について記載する。

請求項１記載の発明は、スイッチング状態の切り替え指令タイミングが互いに相違しうる複数のスイッチング素子を備える電力変換回路について、前記スイッチング素子を操作する操作信号を入力し、前記複数のスイッチング素子のスイッチング状態が同時に切り替わることを回避するように前記操作信号を補正する同時スイッチング抑制装置において、前記入力される操作信号にオフ状態への切替指令を示すものがある場合、該オフ状態への切替指令を該当するスイッチング素子に出力して且つ、前記オフ状態への切替指令タイミングに対し所定期間遅延したタイミングから所定の長さを有する時間、他のスイッチング素子のスイッチング状態の切替指令が前記他のスイッチング素子に出力されることを禁止する禁止手段を備えることを特徴とする。

スイッチング状態のオフ状態への切り替え指令から実際にスイッチング素子がオフ状態となるまでに要する時間は、オン状態への切替指令から実際にスイッチング素子がオン状態になるまでの時間と比較して長い。このため、オフ状態への切替指令が生じた時点から他のスイッチング素子のスイッチング状態の切り替えを禁止する場合には、実際にはスイッチング状態の切替が重なるおそれがない期間においてもスイッチング状態の切り替えが禁止されることとなる。この点、上記発明では、オフ状態への切替指令タイミングに対し所定期間遅延したタイミングから所定の長さを有する時間、他のスイッチング素子のスイッチング状態の切替指令が当該スイッチング素子に出力されること（当該スイッチング素子のスイッチング状態の切替操作）を禁止するため、他のスイッチング素子のスイッチング状態の切り替えを極力許容することが可能となる。

請求項２記載の発明は、請求項１記載の発明において、前記電力変換回路は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体であって且つ、スイッチング状態の切替指令の出力タイミングが相違しうる直列接続体を複数備え、前記禁止手段がスイッチング状態の切り替えを禁止する前記他のスイッチング素子は、前記オフ状態への切替指令のなされた直列接続体とはスイッチング状態の切替指令の出力タイミングが相違しうる他の直列接続体を構成するスイッチング素子であることを特徴とする。

請求項３記載の発明は、請求項１または２記載の発明において、前記禁止手段は、前記所定期間遅延したタイミングから所定の長さを有する時間、前記他のスイッチング素子にオフ状態からオン状態への切替指令が出力されることを禁止するものであって且つ、前記オフ状態への切替指令タイミングから所定の長さを有する時間、他のスイッチング素子のオン状態からオフ状態への切替指令が前記他のスイッチング素子に出力されることを更に禁止することを特徴とする。

上記発明では、１つのスイッチング素子のオフ状態への切り替えと他のスイッチング素子のオン状態への切り替えとの重なりを回避するのみならず、１つのスイッチング素子のオフ状態への切り替えと他のスイッチング素子のオフ状態への切り替えとの重なりをも回避することができる。

請求項４記載の発明は、請求項１記載の発明において、前記電力変換回路は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体であって且つ、スイッチング状態の切替指令の出力タイミングが相違しうる直列接続体を複数備え、前記操作信号は、前記高電位側のスイッチング素子および前記低電位側のスイッチング素子の一方をオフした後、デッドタイムを経て他方をオンする態様にてこれら一対のスイッチング素子を交互にオン、オフするため相補信号であり、前記禁止手段は、前記所定期間遅延したタイミングから所定の長さを有する時間である第１の期間に加えて、前記オフ状態への切替指令タイミングから所定の長さを有する時間である第２の期間、当該オフ状態への切替指令に対応する直列接続体とは前記切替指令の出力タイミングが相違しうる直列接続体を構成するスイッチング素子へのスイッチング状態の切替指令の出力を更に禁止することを特徴とする。

上記発明では、第１の期間によって、１つの直列接続体のスイッチング素子のオン状態への切り替えと、これとは前記切替指令タイミングが相違しうる直列接続体におけるスイッチング状態のオフ状態への切り替えとの重なりを回避することができる。また、第２の期間によって、１つの直列接続体のスイッチング素子のオフ状態への切り替えと、これとは前記切替指令タイミングが相違しうる直列接続体におけるスイッチング状態のオフ状態への切り替えとの重なりを回避することができる。

請求項５記載の発明は、請求項４記載の発明において、前記第１の期間と前記第２の期間との間に、当該オフ状態への切替指令に対応する直列接続体とは切替指令タイミングが相違しうる直列接続体を構成するスイッチング状態の切替指令の出力が禁止されない期間を有することを特徴とする。

上記発明では、第１の期間と第２の期間との間にスイッチング状態の切替指令の出力を禁止しない期間を設けることで、上記切替指令タイミングが相違しうる直列接続体におけるスイッチング素子のスイッチング制御を極力妨げないようにすることができる。

請求項６記載の発明は、請求項５記載の発明において、前記第１の期間の終了タイミングは、前記オフ状態への切替指令の出力タイミングからデッドタイムだけ経過した時間内のタイミングに設定されていることを特徴とする。

上記発明では、第１の期間を極力短い時間に設定することができる。

請求項７記載の発明は、請求項１〜６のいずれか１項に記載の発明において、前記スイッチング素子は、電圧制御形のスイッチング素子であり、前記スイッチング素子の導通制御端子は、オン状態への切替指令およびオフ状態への切替指令に応じて充放電されるものであり、該充放電の速度は、互いに相違するスイッチング素子間で互いに等しく設定されていることを特徴とする。

上記発明では、充放電速度を互いに等しくすることで、スイッチング状態の切替指令の出力を禁止する期間の設定を簡易に行なうことができる。

請求項８記載の発明は、請求項１〜７のいずれか１項に記載の発明において、前記複数のスイッチング素子のそれぞれのスイッチング状態の切り替えの応答速度に関する情報を取得する取得手段を更に備え、該取得される情報に応じて前記スイッチング素子の切替指令の出力を禁止する時間の長さを可変設定することを特徴とする。

上記応答速度は、複数のスイッチング素子同士で個体差等に起因したずれを生じうる。一方、スイッチング状態の切替指令の出力タイミング同士の時間間隔と実際のスイッチング状態の切り替えの重なりの有無との関係は、応答速度に応じて変化しうる。この点、上記発明では、応答速度に関する情報に応じてスイッチング素子の切替指令の出力を禁止する時間の長さを可変設定することで、スイッチング状態の切替指令の出力を禁止する期間を適切に設定することができる。

請求項９記載の発明は、請求項１〜８のいずれか１項に記載の発明において、前記スイッチング素子の温度に関する信号を入力する手段を更に備え、前記温度に応じて前記スイッチング状態の切替指令の出力を禁止する時間の長さを可変設定することを特徴とする。

スイッチング素子の耐圧は、温度に依存する。上記発明では、この点に鑑み、禁止する時間の長さを温度に応じて可変設定することで、スイッチング制御を極力妨げないようにすることができる。

第１の実施形態にかかるシステム構成図。 同実施形態にかかる同時スイッチング抑制処理を例示するタイムチャート。 同実施形態にかかる同時スイッチング抑制処理の手順を示す流れ図。 第２の実施形態にかかる同時スイッチング抑制処理を例示するタイムチャート。 同実施形態にかかる同時スイッチング抑制処理の手順を示す流れ図。 第３の実施形態にかかる遮蔽期間の可変設定処理の手順を示す流れ図。 第４の実施形態にかかる遮蔽期間の可変設定処理の手順を示す流れ図。

（第１の実施形態）
以下、本発明にかかる同時スイッチング抑制装置をハイブリッド車に適用した第１の実施形態について、図面を参照しつつ説明する。

図１に、本実施形態にかかるシステム構成を示す。

図示されるモータジェネレータ１０は、車載主機である。モータジェネレータ１０は、インバータＩＶを介して高電圧バッテリ１２に接続されている。上記インバータＩＶは、高電位側のパワースイッチング素子Ｓｗｐと低電位側のパワースイッチング素子Ｓｗｎとの直列接続体が３つ並列に接続されたものである。これら各直列接続体における高電位側のパワースイッチング素子Ｓｗｐと低電位側のパワースイッチング素子Ｓｗｎとの接続点には、モータジェネレータ１０のＵ相、Ｖ相およびＷ相がそれぞれ接続されている。なお、パワースイッチング素子Ｓｗｐ，Ｓｗｎには、それぞれフリーホイールダイオードＦＤｐ，ＦＤｎが逆並列接続されている。また、本実施形態では、パワースイッチング素子Ｓｗｐ，Ｓｗｎとして、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を採用している。

３相ＰＷＭ信号発生装置３０は、モータジェネレータ１０の制御量を制御すべく、インバータＩＶのＵ相、Ｖ相およびＷ相についてのパワースイッチング素子Ｓｗｐ，Ｓｗｎの操作信号Ｕｐｉ，Ｕｎｉ，Ｖｐｉ，Ｖｎｉ,Ｗｐｉ，Ｗｎｉを生成して出力する。これにより、例えばモータジェネレータ１０に擬似正弦波形状の電圧や矩形波形状の電圧を印加すべく、インバータＩＶが操作される。

同時スイッチング抑制装置４０は、３相ＰＷＭ信号発生装置３０の出力する操作信号を入力信号とし、これを適宜補正してインバータＩＶに出力する。すなわち、３相ＰＷＭ信号発生装置３０の出力する操作信号Ｕｐｉ，Ｕｎｉ，Ｖｐｉ，Ｖｎｉ,Ｗｐｉ，Ｗｎｉは、操作信号Ｕｐｏ，Ｕｎｏ，Ｖｐｏ，Ｖｎｏ,Ｗｐｏ，Ｗｎｏとなり、ドライブユニットＤＵを介してインバータＩＶの各パワースイッチング素子に出力される。

ドライブユニットＤＵにおいて、パワースイッチング素子Ｓｗｐ、Ｓｗｎの導通制御端子（ゲート）に印加する電圧を生成する電源２０は、充電用スイッチング素子２２およびゲート抵抗２４を介してゲートに接続され、ゲートは、ゲート抵抗２４および放電用スイッチング素子２６を介して出力端子（エミッタ）に接続される。ここで、本実施形態では、パワースイッチング素子Ｓｗｐ，Ｓｗｎのゲート抵抗２４の抵抗値を、互いに同一の抵抗値Ｒに設定している。

なお、本実施形態において、３相ＰＷＭ信号発生装置３０および同時スイッチング抑制装置４０は、高電圧バッテリ１２を備えて構成される車載高電圧システムから絶縁された車載低電圧システムを構成する。

図２に、本実施形態にかかる同時スイッチング抑制装置４０の処理を示す。詳しくは、図２（ａ）は、インバータＩＶのＵ相のパワースイッチング素子Ｓｗｐの操作信号Ｕｐｉの推移を示し、図２（ｂ）は、インバータＩＶのＶ相のパワースイッチング素子Ｓｗｐの操作信号Ｖｐｉの推移を示し、図２（ｃ）は、インバータＩＶのＷ相のパワースイッチング素子Ｓｗｐの操作信号Ｗｐｉの推移を示す。また、図２（ｄ）は、インバータＩＶの他の相（ここでは、Ｖ相およびＷ相を例示）のオン状態への切替指令の出力を禁止する期間（他相オン遮蔽期間）を示し、図２（ｅ）は、インバータＩＶの他の相（ここでは、Ｖ相およびＷ相）のオフ状態への切替指令の出力を禁止する期間（他相オフ遮蔽期間）を示す。さらに、図２（ｆ）は、インバータＩＶのＵ相のパワースイッチング素子Ｓｗｐの操作信号Ｕｐｏの推移を示し、図２（ｇ）は、インバータＩＶのＶ相のパワースイッチング素子Ｓｗｐの操作信号Ｖｐｏの推移を示し、図２（ｈ）は、インバータＩＶのＷ相のパワースイッチング素子Ｓｗｐの操作信号Ｗｐｏの推移を示す。くわえて、図２（ｉ）は、Ｕ相のパワースイッチング素子Ｓｗｐのスイッチング状態の推移を示し、図２（ｊ）は、Ｖ相のパワースイッチング素子Ｓｗｐのスイッチング状態の推移を示し、図２（ｋ）は、Ｗ相のパワースイッチング素子Ｓｗｐのスイッチング状態の推移を示す。

図示されるように、Ｕ相のパワースイッチング素子Ｓｗｐの操作信号Ｕｐｉによるオフ状態への切り替え指令タイミングから所定時間ΔＴ１に渡って他相であるＶ相およびＷ相のオフ状態への切替指令が出力されることを禁止する。この所定時間ΔＴ１は、他相でオフ状態への切替指令の出力がなされることで、実際のオフ状態への切り替えタイミングが重なるおそれのあるタイミングを包含するように設定する。より望ましくは、上記おそれのあるタイミング群と一致する時間に設定する。

また、オフ状態への切替指令タイミングから遅延時間Ｔｄだけ経過したタイミングから所定時間ΔＴ２に渡って他相であるＶ相およびＷ相のオン状態への切替指令が出力されることを禁止する。ここで、遅延時間Ｔｄは、オフ状態への切替指令の出力タイミングから実際にオフ状態への切り替えがなされる時間に基づき設定される。詳しくは、上記所定時間ΔＴ２は、他相においてオン状態への切替指令が出力されることで、この相で実際にオン状態へ切り替わるタイミングと、上記実際にオフ状態への切り替えがなされるタイミングとが重なるタイミングを包含するように設定する。より望ましくは、上記おそれのあるタイミング群と一致する時間に設定する。

これにより、所定時間ΔＴ２内にＷ相の操作信号Ｗｐｉによるオン状態への切替指令タイミングが生じたとしても、この信号は補正され、所定時間ΔＴ２の終了時をオン状態への切替指令タイミングとする操作信号Ｗｐｏとされる。一方、所定時間ΔＴ１に生じたオン状態への切替指令（図では、Ｖ相の操作信号Ｖｐｉによるオン状態への切替指令を例示）については、そのまま採用される。これは、オン状態への切替指令タイミングから実際にオン状態への切り替えがなされるまでの時間の方がオフ状態への切替指令タイミングから実際にオフ状態への切り替えがなされるまでの時間よりも短いことに鑑みたものである。

このように、オフ状態への切替指令タイミングに同期して一対の所定時間ΔＴ１、ΔＴ２を遮蔽期間とすることで、所定時間ΔＴ１の始点から所定時間ΔＴ２の終点までを遮蔽期間とする場合と比較して他相のスイッチング状態の切り替えの制約を低減することができる。

図３に、本実施形態にかかる同時スイッチング抑制処理の手順を示す。この処理は、同時スイッチング抑制装置４０によって、例えば所定周期で繰り返し実行される。なお、以下では、Ｕ相のオフ状態への切替指令に応じたスイッチング状態の切替禁止を例示しており、Ｖ相、Ｗ相のオフ状態への切替指令に応じたスイッチング状態の切替禁止処理については、同様であるためその記載を割愛している。

この一連の処理では、まずステップＳ１０においてＵ相のスイッチング状態の切り替えがなされた旨の履歴があることを示すＵターンオフ出力フラグがオンとなっているか否かを判断する。そして、Ｕターンオフ出力フラグがオフとなっている場合には、ステップＳ１２において、操作信号Ｕ＃ｏ（＃＝ｐ，ｎ）がオフ状態への切替指令を示すもの（ターンオフ指令出力）であるか否かを判断する。そして、オフ状態への切替指令を示す場合、ステップＳ１４において、Ｕターンオフ出力フラグと、ＶＷターンオフ禁止フラグとをオンとする。ここで、ＶＷターンオフ禁止フラグは、Ｖ相およびＷ相のオフ状態への切替指令の出力を禁止するものである。

上記ステップＳ１０において肯定判断される場合や、ステップＳ１４の処理が完了する場合には、ステップＳ１６において、Ｕ相のオフ状態への切替指令タイミングからの時間を計時するタイマＴ１の計時動作を開始する。続くステップＳ１８では、ＶＷターンオフ禁止フラグがオンとなっているか否かを判断する。そして、オンとなっている場合、ステップＳ２０において、タイマＴ１が所定時間ΔＴ１以上であるか否かを判断する。そして、所定時間ΔＴ１以上であると判断される場合、ステップＳ２２において、ＶＷターンオフ禁止フラグをオフとする。

一方、ステップＳ１８において否定判断される場合、ステップＳ２４においてＶＷターンオン禁止フラグがオンであるか否かを判断する。ＶＷターンオン禁止フラグは、オンとなることで、Ｖ相およびＷ相におけるオン状態への切替指令の出力を禁止するものである。ステップＳ２４において否定判断される場合、ステップＳ２６において、タイマＴ１が遅延時間Ｔｄ以上であるか否かを判断する。そして、遅延時間Ｔｄ以上であると判断される場合、ステップＳ２８においてＶＷターンオン禁止フラグをオンとする。

一方、ステップＳ２４において肯定判断される場合、ステップＳ３０において、タイマＴ１が遅延時間Ｔｄに所定時間ΔＴ２を加算した値以上であるか否かを判断する。そして、ステップＳ３０において肯定判断される場合、ステップＳ３２においてＶＷターンオン禁止フラグと、Ｕターンオフ出力フラグとをオフとして且つ、タイマＴ１をリセットする。

なお、上記ステップＳ２２，Ｓ２８，Ｓ３２の処理が完了する場合や、ステップＳ１２、Ｓ２０，Ｓ２６，Ｓ３０において否定判断される場合には、この一連の処理を一旦終了する。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）オフ状態への切替指令タイミングに対し遅延時間Ｔｄ経過したタイミングから所定時間ΔＴ２、他相のスイッチング素子のオン状態への切替指令の出力を禁止した。これにより、他相のオン状態への切替指令の出力を禁止する期間を極力短くすることが可能となる。

（２）オフ状態への切替指令タイミングから所定時間ΔＴ１、他相のオフ状態への切替指令の出力を禁止した。これにより、オフ状態への切り替え同士の重なりをも回避することができる。

（３）パワースイッチング素子Ｓｗｐ，Ｓｗｎのゲート抵抗値を互いに等しく設定した。これにより、スイッチング状態の切替指令の出力を禁止する期間の設定を簡易に行なうことができる。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、高電位側のパワースイッチング素子Ｓｗｐの操作信号＊ｐｉ（＊＝Ｕ，Ｖ，Ｗ）と、低電位側のパワースイッチング素子Ｓｗｎの操作信号＊ｎｉとが、一方のオフ状態への切替指令タイミングからデッドタイムＴＤが経過することで他方のオン状態への切替指令が生じるものとする。

図４に、本実施形態にかかる同時スイッチング抑制装置４０の処理を示す。詳しくは、図４（ａ）は、インバータＩＶのＵ相のパワースイッチング素子Ｓｗｐの操作信号Ｕｐｉの推移を示し、図４（ｂ）は、インバータＩＶのＵ相のパワースイッチング素子Ｓｗｎの操作信号Ｕｎｉの推移を示し、図４（ｃ）は、インバータＩＶのＶ相のパワースイッチング素子Ｓｗｐの操作信号Ｖｐｉの推移を示し、図２（ｄ）は、インバータＩＶのＶ相パワースイッチング素子Ｓｗｎの操作信号Ｖｎｉの推移を示し、図４（ｅ）は、他の相（ここでは、Ｖ相およびＷ相）のスイッチング状態の切り替えを禁止する期間（遮蔽期間）を示す。さらに、図４（ｆ）は、インバータＩＶのＵ相のパワースイッチング素子Ｓｗｐの操作信号Ｕｐｏの推移を示し、図４（ｇ）は、インバータＩＶのＵ相のパワースイッチング素子Ｓｗｎの操作信号Ｕｎｏの推移を示し、図４（ｈ）は、インバータＩＶのＶ相のパワースイッチング素子Ｓｗｐの操作信号Ｖｐｏの推移を示し、図４（ｉ）は、Ｖ相のパワースイッチング素子Ｓｗｎの操作信号Ｖｎｏの推移を示す。また、図４（ｊ）は、Ｕ相のパワースイッチング素子Ｓｗｐ、Ｓｗｎのスイッチング状態の推移を示し、図４（ｋ）は、Ｖ相のパワースイッチング素子Ｓｗｐ、Ｓｗｎのスイッチング状態の推移を示す。

図示されるように、操作信号Ｕｐｉのオフ状態への切替指令が入力されることで、所定時間ΔＴ１に渡って他相のスイッチング状態の切替指令の出力を禁止し、また、オフ状態への切替指令から遅延時間Ｔｄが経過してから所定時間ΔＴ２に渡って他相のスイッチング状態の切替指令の出力を禁止する。

ここで、所定時間ΔＴ１は、他相のオフ状態への切替指令がなされることで、対象となる相の実際のオフ状態への切り替えと重なるおそれのあるタイミング群を包含するように設定される。より望ましくはこのタイミング群に等しく設定される。また、所定時間ΔＴ２は、他相のオフ状態への切替指令がなされることで、対象となる相の実際のオン状態への切り替えと重なるおそれのあるタイミング群を包含するように設定される。より望ましくはこのタイミング群に等しく設定される。

このように、本実施形態では、高電位側のパワースイッチング素子Ｓｗｐの操作信号＊ｐｉと低電位側のパワースイッチング素子Ｓｗｎの操作信号＊ｎｉとが交互にオン・オフを指令する相補信号であることに鑑み、一方のオフ状態への切替指令タイミングとデッドタイムＴＤとに基づき、他方のオン状態への切替指令タイミングを把握して遮蔽期間を設定する。

図５に、本実施形態にかかる同時スイッチング抑制処理の手順を示す。この処理は、同時スイッチング抑制装置４０によって、例えば所定周期で繰り返し実行される。なお、以下では、Ｕ相のオフ状態への切替指令に応じたスイッチング状態の切替禁止を例示しており、Ｖ相、Ｗ相のオフ状態への切替指令に応じたスイッチング状態の切替禁止処理については、同様であるためその記載を割愛している。

また、図５において、先の図３に示した処理に対応する処理については、便宜上同一の符号を付している。すなわち、この一連の処理は、先の図３のステップＳ１４，Ｓ１８、Ｓ２２の処理におけるＶＷターンオフ禁止フラグを、ＶＷ第１禁止フラグに置換し、ステップＳ２４、Ｓ２８、Ｓ３２のＶＷターンオン禁止フラグを、ＶＷ第２禁止フラグに置換したものである。ここで、ＶＷ第１禁止フラグとＶＷ第２禁止フラグとはともに、Ｖ相およびＷ相のスイッチング状態の切替指令の出力を禁止するものである。

以上説明した本実施形態によれば、以下の効果が得られるようになる。

（４）オフ状態への切り替え指令タイミングから所定時間ΔＴ１と、同タイミングから遅延時間Ｔｄ経過したタイミングから所定時間ΔＴ２との間、他相のスイッチング状態の切替指令の出力（スイッチング状態の切替操作）を禁止した。これにより、スイッチング状態の切り替えタイミング同士が相間で重なることを好適に回避することができる。

（５）所定時間ΔＴ１の遮蔽期間と所定時間ΔＴ２の遮蔽期間との間に、スイッチング状態の切替指令の出力が禁止されない期間を設けた。これにより、スイッチング制御を極力妨げないようにすることができる。

（６）所定時間ΔＴ２の遮蔽期間の終了タイミングを、オフ操作への切替指令タイミングからデッドタイムＴＤだけ経過した時間内のタイミングに設定した。これにより、所定時間ΔＴ２を極力短い時間に設定することができる。

（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

上記第１の実施形態では、パワースイッチング素子Ｓｗｐ，Ｓｗｎのゲート抵抗値を同一としつつ、遮蔽期間を設定した。しかし、ゲート抵抗値が同一であってもスイッチング状態の切替指令タイミングから実際の切り替えがなされるまでに要する時間は個体差を有する。このため、遮蔽期間の設定は、この個体差を考慮した時間に設定されることとなり、遮蔽期間の長期化を招くおそれがある。

そこで本実施形態では、パワースイッチング毎の上記要する時間（スイッチング遅延時間）の計測値等の情報を取得し、これに基づき遮蔽期間を設定することで、遮蔽期間の短縮を図る。

図６に、本実施形態にかかる遮蔽期間の設定処理の手順を示す。この処理は、同時スイッチング抑制装置４０によって実行される。

この一連の処理では、まずステップＳ４０において、パワースイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング遅延時間を取得する。続くステップＳ４２では、スイッチング遅延時間に基づき、所定時間ΔＴ１や所定時間ΔＴ２（その長さや、これらの時間を有する遮蔽期間の開始タイミング）を設定する。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）の効果に加えて、更に以下の効果が得られるようになる。

（７）スイッチング状態の切り替えの応答速度に関する情報を取得し、この情報に応じてスイッチング状態の切替指令の出力を禁止する時間の長さを可変設定した。これにより、スイッチング状態の切替指令の出力を禁止する期間を極力短い時間に設定することができる。

（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図７に、本実施形態にかかるインバータ遮蔽期間やコンバータ遮蔽期間の設定処理の手順を示す。この処理は、同時スイッチング抑制装置４０によって例えば所定周期で繰り返し実行される。

この一連の処理では、まずステップＳ５０において、パワースイッチング素子の温度検出値ＴＨを取得する。続くステップＳ５２においては、温度検出値ＴＨに基づき、所定時間ΔＴ１や所定時間ΔＴ２（その長さや、これらの時間を有する遮蔽期間の開始タイミング）を設定する。これは、パワースイッチング素子の温度によってスイッチング状態の切替指令タイミングから実際に切り替えがなされるまでの遅延時間が変化することに鑑みたものである。

さらに、温度検出値ＴＨが閾値温度以上である場合、遮蔽期間をゼロとすることでスイッチング状態の切り替えタイミングの重なりを禁止する処理を行わない。これは、パワースイッチング素子の温度が低いほどスイッチング状態の切り替えに伴う電流の変化速度が大きくなり、ひいてはサージが大きくなることなどに鑑みた設定である。

なお、ステップＳ５２の処理が完了する場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）〜（３）の効果に加えて、更に以下の効果が得られるようになる。

（８）パワースイッチング素子の温度に応じてスイッチング状態の切替指令の出力を禁止する時間の長さを可変設定した。これにより、スイッチング制御を極力妨げないようにすることができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

＜禁止手段について＞
禁止手段としては、オフ状態への切替指令タイミングに対し所定時間遅延したタイミングから所定の長さを有する時間と、オフ状態への切替指令タイミングから所定の長さを有する時間との双方について他のスイッチング素子のスイッチング状態の切替指令の出力（切替操作）を禁止するものに限らない。オフ状態への切替指令タイミングに対し所定時間遅延したタイミングから所定の長さを有する時間のみ他のスイッチング素子のスイッチング状態の切替指令の出力を禁止するものであっても、このオフ状態への切り替えと他のスイッチング素子のオン状態への切り替えとが重なることを回避することなどはできる。

＜電力変換回路について＞
電力変換回路としては、ハイブリッド車の主機に接続されるものに限らず、電気自動車の主機等に接続されるものであってもよい。もっとも、主機としての回転機に接続されるものにも限らない。

また、電力変換回路としては、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体を備えるものに限らない。例えば、低電位側のスイッチング素子およびダイオードを備えて構成される昇圧コンバータであってもよい。この場合であっても、例えば互いに相違する２つの出力電圧を生成すべく、１つの直流電源に一対の昇圧コンバータを接続する場合には、これらのスイッチング状態の切り替えタイミングが重なることでサージが大きくなるおそれがあるため、本発明の適用は有効である。

また、スイッチング素子としては、ＩＧＢＴに限らず、例えばパワーＭＯＳ型電界効果トランジスタ等の電界効果トランジスタであってもよい。

＜ゲート充放電速度の設定手法について＞
インバータＩＶの各パワースイッチング素子Ｓｗｐ，Ｓｗｎ間でゲートの充放電速度を同一とする手法としては、ゲート抵抗値を同一とするものに限らない。例えば、ゲート印加電圧を同一とするものであってもよい。

＜高電圧システムおよび低電圧システムについて＞
上記各実施形態では、同時スイッチング抑制装置４０を車載低電圧システムに搭載したがこれに限らず、車載高電圧システムに搭載してもよい。同様に、３相ＰＷＭ信号発生装置３０を車載高電圧システムに搭載することも可能である。

＜そのほか＞
・上記第１の実施形態において、オン状態への切替指令タイミングに同期して所定時間に渡ってスイッチング状態の切り替えを禁止する処理を更に加えてもよい。

・上記第１の実施形態に対する上記第３の実施形態の変更点によって、上記第２、４の実施形態を変更してもよい。

・上記第１の実施形態に対する上記第４の実施形態の変更点によって、上記第２の実施形態を変更してもよい。

１０…モータジェネレータ、３０…３相ＰＷＭ信号発生装置、４０…同時スイッチング抑制装置、ＩＶ…インバータ、Ｓｗｐ，Ｓｗｎ…パワースイッチング素子。

Claims (9)

1. スイッチング状態の切り替え指令タイミングが互いに相違しうる複数のスイッチング素子を備える電力変換回路について、前記スイッチング素子を操作する操作信号を入力し、前記複数のスイッチング素子のスイッチング状態が同時に切り替わることを回避するように前記操作信号を補正する同時スイッチング抑制装置において、
   前記入力される操作信号にオフ状態への切替指令を示すものがある場合、該オフ状態への切替指令を該当するスイッチング素子に出力して且つ、前記オフ状態への切替指令タイミングに対し所定期間遅延したタイミングから所定の長さを有する時間、他のスイッチング素子のスイッチング状態の切替指令が前記他のスイッチング素子に出力されることを禁止する禁止手段を備えることを特徴とする同時スイッチング抑制装置。
2. 前記電力変換回路は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体であって且つ、スイッチング状態の切替指令の出力タイミングが相違しうる直列接続体を複数備え、
   前記禁止手段がスイッチング状態の切り替えを禁止する前記他のスイッチング素子は、前記オフ状態への切替指令のなされた直列接続体とはスイッチング状態の切替指令の出力タイミングが相違しうる他の直列接続体を構成するスイッチング素子であることを特徴とする請求項１記載の同時スイッチング抑制装置。
3. 前記禁止手段は、前記所定期間遅延したタイミングから所定の長さを有する時間、前記他のスイッチング素子にオフ状態からオン状態への切替指令が出力されることを禁止するものであって且つ、前記オフ状態への切替指令タイミングから所定の長さを有する時間、他のスイッチング素子のオン状態からオフ状態への切替指令が前記他のスイッチング素子に出力されることを更に禁止することを特徴とする請求項１または２記載の同時スイッチング抑制装置。
4. 前記電力変換回路は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体であって且つ、スイッチング状態の切替指令の出力タイミングが相違しうる直列接続体を複数備え、
   前記操作信号は、前記高電位側のスイッチング素子および前記低電位側のスイッチング素子の一方をオフした後、デッドタイムを経て他方をオンする態様にてこれら一対のスイッチング素子を交互にオン、オフするため相補信号であり、
   前記禁止手段は、前記所定期間遅延したタイミングから所定の長さを有する時間である第１の期間に加えて、前記オフ状態への切替指令タイミングから所定の長さを有する時間である第２の期間、当該オフ状態への切替指令に対応する直列接続体とは前記切替指令の出力タイミングが相違しうる直列接続体を構成するスイッチング素子へのスイッチング状態の切替指令の出力を更に禁止することを特徴とする請求項１記載の同時スイッチング抑制装置。
5. 前記第１の期間と前記第２の期間との間に、当該オフ状態への切替指令に対応する直列接続体とは切替指令タイミングが相違しうる直列接続体を構成するスイッチング状態の切替指令の出力が禁止されない期間を有することを特徴とする請求項４記載の同時スイッチング抑制装置。
6. 前記第１の期間の終了タイミングは、前記オフ状態への切替指令の出力タイミングからデッドタイムだけ経過した時間内のタイミングに設定されていることを特徴とする請求項５記載の同時スイッチング抑制装置。
7. 前記スイッチング素子は、電圧制御形のスイッチング素子であり、
   前記スイッチング素子の導通制御端子は、オン状態への切替指令およびオフ状態への切替指令に応じて充放電されるものであり、
   該充放電の速度は、互いに相違するスイッチング素子間で互いに等しく設定されていることを特徴とする請求項１〜６のいずれか１項に記載の同時スイッチング抑制装置。
8. 前記複数のスイッチング素子のそれぞれのスイッチング状態の切り替えの応答速度に関する情報を取得する取得手段を更に備え、
   該取得される情報に応じて前記スイッチング素子の切替指令の出力を禁止する時間の長さを可変設定することを特徴とする請求項１〜７のいずれか１項に記載の同時スイッチング抑制装置。
9. 前記スイッチング素子の温度に関する信号を入力する手段を更に備え、
   前記温度に応じて前記スイッチング状態の切替指令の出力を禁止する時間の長さを可変設定することを特徴とする請求項１〜８のいずれか１項に記載の同時スイッチング抑制装置。

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