JP4428386B2 - 多相同時スイッチング防止回路、pwmインバータ装置及びその駆動方法 - Google Patents
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Description
以下、本発明に係るPWMインバータ装置の実施の形態1における実施例1について図面を参照しながら説明する。図1の破線内部は本発明の実施の形態1における実施例1の3相PWMインバータ装置の構成を示す回路ブロック図であり、従来のPWMインバータ装置の構成を示す回路ブロック図である図20とほぼ同じ構成であるが、同時スイッチング防止回路100がゲート駆動回路3a,3b,3c,3d,3e,3fと3相PWM信号発生回路1との間に挿入されている点が異なる。ここで3相PWM信号発生回路1の搬送波信号は三角波である。図2はこの同時スイッチング防止回路100の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、3相PWM信号発生回路1からハイサイドのPWM信号UP0を受け取るU相ハイサイド入力端子101,3相PWM信号発生回路1からハイサイドのPWM信号VP0を受け取るV相ハイサイド入力端子102,3相PWM信号発生回路1からハイサイドのPWM信号WP0を受け取るW相ハイサイド入力端子103から構成される入力手段と、ゲート駆動回路3aへ出力信号UP2を送り出すU相ハイサイド出力端子104,ゲート駆動回路3bへ出力信号VP2を送り出すV相ハイサイド出力端子105,ゲート駆動回路3cへ出力信号WP2を送り出すW相ハイサイド出力端子106から構成される出力手段とを備えている。この同時スイッチング防止回路100は、3相PWM信号発生回路1から受け取った各相のPWM信号に同時スイッチング防止のための信号処理を加えて、各相のゲート駆動回路に送り出す。
以下、本発明に係るPWMインバータ装置の実施の形態2における実施例1について図面を参照しながら説明する。装置全体の構成は図1と共通で、同時スイッチング防止回路100が同時スイッチング防止回路700に置き換わっただけなので図示及び説明は省略する。図14はこの同時スイッチング防止回路700の内部構成を示す回路ブロック図であり、外部回路とのインターフェイスとして、3相PWM信号発生回路1からハイサイドのPWM信号UP0を受け取るU相ハイサイド入力端子701,3相PWM信号発生回路1からハイサイドのPWM信号VP0を受け取るV相ハイサイド入力端子702,3相PWM信号発生回路1からハイサイドのPWM信号WP0を受け取るW相ハイサイド入力端子703から構成される入力手段と、ゲート駆動回路3aへ出力信号UP2を送り出すU相ハイサイド出力端子704,ゲート駆動回路3bへ出力信号VP2を送り出すV相ハイサイド出力端子705,ゲート駆動回路3cへ出力信号WP2を送り出すW相ハイサイド出力端子706から構成される出力手段とを備えている。
以上述べてきた実施の形態1及び実施の形態2では、同時スイッチング防止機能をワイアードロジックで実現してきたが、同等の機能をソフトウエアにても実現可能である。図17は本発明に係るPWMインバータ装置の実施の形態3における実施例1を図示しており、図1との相違は3相PWM信号発生機能を有する主制御ユニット10内にソフトウエアによる同時スイッチング防止手順1100を具備した点である。このような同時スイッチング防止手順1100は、主制御ユニット内に内蔵されたマイクロコンピュータ等により実行される。また上記マイクロコンピュータにはタイマーが内蔵されその値は所定のレジスタに格納されている。本同時スイッチング防止手順1100はワイアードロジックで実現している実施の形態1の同時スイッチング防止の概念をソフトウエアで実現したものであり、以下の5つの手順を含む。即ち第1の手順として、PWM信号発生回路より出力される複数の相の制御信号毎に設けられた遮蔽変数とタイマーとを初期化する。第2の手順として複数の相の制御信号を、Hならば1,Lならば0という2値の入力信号として取り込む。第3の手順として複数の各相それぞれの入力信号を判定する。第4の手順として、上記第3の手順における各相の入力信号の判定が0であれば、該相の出力信号を0とする。第5の手順として、上記第3の手順における各相の入力信号の判定が1であれば、該相の遮蔽変数の値を所定の期間(遮蔽期間)において1とし、他相の遮蔽変数の論理和を判定し0であれば該相の出力信号を1とする。以下、この同時スイッチング防止手順1100について図18の実施例1のフローチャートを参照しながら詳述する。
Claims (9)
- PWM信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、
一相の入力信号の立ち上がり又は立ち下がりに同期して、それぞれ所定の期間において他相の入力信号の立ち上がり又は立ち下がりを遮蔽するための遮蔽パルスを発生させる遮蔽パルス発生手段と、
他相の前記遮蔽パルス発生手段からの複数の遮蔽パルスの論理和により形成されるパルスのパルス幅を遮蔽期間とする遮蔽信号を出力する遮蔽信号形成手段と、
前記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間の終了まで遅らせた信号を出力する信号遮蔽手段と、
前記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、
を備えることを特徴とする多相同時スイッチング防止回路。 - 前記遮蔽信号形成手段は、
反転された前記一相の入力信号と他相の前記遮蔽パルス発生手段からの複数の遮蔽パルスとを受けて、それらの論理和の反転信号を出力するように接続されていることを特徴とする請求項1記載の多相同時スイッチング防止回路。 - PWM信号発生回路より出力される制御信号がU相,V相,W相の3相であり、
前記遮蔽パルス発生手段は、
U相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅T1のU相遮蔽パルスを出力するように接続されたU相ワンショットパルス発生回路と、
V相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅T2のV相遮蔽パルスを出力するように接続されたV相ワンショットパルス発生回路と、
W相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅T3のW相遮蔽パルスを出力するように接続されたW相ワンショットパルス発生回路と、
から構成され、
前記遮蔽信号形成手段は、
前記V相遮蔽パルスと前記W相遮蔽パルスとを受けて、それらの論理和の反転信号を出力するように接続されたU相NOR回路と、
前記W相遮蔽パルスと前記U相遮蔽パルスとを受けて、それらの論理和の反転信号を出力するように接続されたV相NOR回路と、
前記U相遮蔽パルスと前記V相遮蔽パルスとを受けて、それらの論理和の反転信号を出力するように接続されたW相NOR回路と、
とから構成され、
前記信号遮蔽手段は、
U相の入力信号を受けその反転信号を出力するように接続されたU相NOT回路と、
S端子、R端子とQ端子の少なくとも3つの端子を有し、前記U相NOT回路からの出力信号が前記R端子に入力され、前記U相NOR回路からの出力信号が前記S端子に入力され、前記Q端子に出力信号を出力するように接続されたU相ラッチ回路と、
V相の入力信号を受けその反転信号を出力するように接続されたV相NOT回路と、
S端子、R端子とQ端子の少なくとも3つの端子を有し、前記V相NOT回路からの出力信号が前記R端子に入力され、前記V相NOR回路からの出力信号が前記S端子に入力され、前記Q端子に出力信号を出力するように接続されたV相ラッチ回路と、
W相の入力信号を受けその反転信号を出力するように接続されたW相NOT回路と、
S端子、R端子とQ端子の少なくとも3つの端子を有し、前記W相NOT回路からの出力信号が前記R端子に入力され、前記W相NOR回路からの出力信号が前記S端子に入力され、前記Q端子に出力信号を出力するように接続されたW相ラッチ回路と、
から構成され、
前記時間幅T1、T2及びT3は互いに相異なることを特徴とする請求項1又は2記載の多相同時スイッチング防止回路。 - 前記時間幅T1、T2、T3とがT1<T2<T3と設定され、
前記W相ワンショットパルス発生回路と前記V相NOR回路との間に挿入された遮蔽パルス抑制回路を備え、
前記遮蔽パルス抑制回路は、
U相の入力信号を受けその反転信号を出力するように接続されたNOT回路と、
前記NOT回路からの出力信号と前記W相ワンショットパルス発生回路からの出力信号とを受け、それらの論理積信号を前記V相NOR回路に出力するように接続されたAND回路と、
を備えたことを特徴とする請求項3記載の多相同時スイッチング防止回路。 - PWM信号発生回路より出力される多相の制御信号を入力信号として取り込む複数の入力手段と、
一相の入力信号と他相の入力信号とが所定の禁止期間内で同時に立ち上がること又は立ち下がることを検出し、その検出信号を出力する同時スイッチング検出手段と、
前記同時スイッチング検出手段からの検出信号を受けて、所定の遮蔽期間を有する遮蔽信号を出力する遮蔽信号発生手段と、
前記一相の入力信号を受けて、その立ち上がり又は立ち下がりを前記遮蔽期間だけ遅らせた信号を出力する信号遮蔽手段と、
前記信号遮蔽手段からの出力信号を外部に出力する複数の出力手段と、
を備えることを特徴とする多相同時スイッチング防止回路であって、
PWM信号発生回路より出力される制御信号がU相,V相,W相の3相であり、
前記同時スイッチング検出手段は、
U相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅のパルスを出力するように接続された第1のワンショットパルス発生回路と、
V相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅のパルスを出力するように接続された第2のワンショットパルス発生回路と、
W相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅のパルスを出力するように接続された第3のワンショットパルス発生回路と、
前記第1と第2のワンショットパルス発生回路より出力された信号の論理積信号を検出信号として出力するように接続された第1のAND回路と、
前記第2と第3のワンショットパルス発生回路より出力された信号の論理積信号を検出信号として出力するように接続された第2のAND回路と、
前記第3と第1のワンショットパルス発生回路より出力された信号の論理積信号を検出信号として出力するように接続された第3のAND回路と、
から構成され、
前記遮蔽信号発生手段は、
U相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅T1のU相遮蔽パルスを発生するように接続されたU相ワンショットパルス発生回路と、
前記U相遮蔽パルスの反転信号を出力するように接続された第1のU相NOT回路と、
前記第1と第3のAND回路から出力された検出信号の論理和を出力するように接続されたU相OR回路と、
V相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅T2のV相遮蔽パルスを発生するように接続されたV相ワンショットパルス発生回路と、
前記V相遮蔽パルスの反転信号を出力するように接続された第1のV相NOT回路と、
前記第1と第2のAND回路から出力された検出信号の論理和を出力するように接続されたV相OR回路と、
W相の入力信号の立ち上がり又は立ち下がりに同期して所定の時間幅T3のW相遮蔽パルスを発生するように接続されたW相ワンショットパルス発生回路と、
前記W相遮蔽パルスの反転信号を出力するように接続された第1のW相NOT回路と、
前記第2と第3のAND回路から出力された検出信号の論理和を出力するように接続されたW相OR回路と、
各相に対応して設けられ、S端子、R端子とQ端子の少なくとも3つの端子を有し、前記第1の一相NOT回路からの出力信号がR端子に入力され、前記一相OR回路からの出力信号がS端子に入力され、Q端子に一相遮蔽信号を出力するように接続された第1の一相ラッチ回路と、
から構成され、
前記信号遮蔽手段は各相に対応して設けられ、
一相の入力信号を受けその反転信号を出力するように接続された第2の一相NOT回路と、
前記第1の一相ラッチ回路からの出力信号を受けその反転信号を出力するように接続された第3の一相NOT回路と、
S端子、R端子とQ端子の少なくとも3つの端子を有し、前記第2の一相NOT回路からの出力信号がR端子に入力され、前記第3の一相NOT回路からの出力信号がS端子に入力され、Q端子に出力信号を出力するように接続された第2の一相ラッチ回路と、
から構成され、
前記時間幅T1、T2及びT3は互いに相異なることを特徴とする多相同時スイッチング防止回路。 - ゲート駆動回路と、
PWM信号発生回路とを備え、
前記ゲート駆動回路と前記PWM信号発生回路との間に、請求項1乃至5のいずれか一項に記載の多相同時スイッチング防止回路が挿入されていることを特徴とするPWMインバータ装置。 - 主制御ユニットと複数の相に対応した駆動回路とを有するPWMインバータ装置に適用され、
PWM信号発生回路より出力される前記複数の相の制御信号毎に設けられた遮蔽変数とタイマーとを初期化する第1の手順と、
しかる後に前記複数の相の制御信号を第1の値と第2の値との2値の入力信号として取り込む第2の手順と、
しかる後に一相の入力信号の値を判定する第3の手順と、
前記第3の手順における判定において前記入力信号の値が第2の値であれば前記一相に対応する駆動回路にスイッチオフを指示する信号を出力する第4の手順と、
前記第3の手順における判定において前記入力信号の値が第1の値であれば前記一相の遮蔽変数の値を所定の期間第1の値とし、他相の遮蔽変数の値のいずれもが第2の値であれば前記一相に対応する駆動回路にスイッチオンを指示する信号を出力する第5の手順と、
を備えた同時スイッチング防止方法を含んでなるインバータ装置の駆動方法。 - 前記複数の相はU相,V相とW相の3相であり、
前記第3の手順は前記3相に対してそれぞれ実施され、
前記第4の手順は前記3相に対してそれぞれ実施され、
前記第5の手順は、
U相に対しては、
U相の遮蔽変数の値を第1の値とする下位手順と、
U相のタイマーが起動していなければ起動させる下位手順と、
U相のタイマーの時間が所定の時間T1以下でなければU相の遮蔽変数の値を第2の値とする下位手順と、
V相の遮蔽変数とW相の遮蔽変数の値のいずれもが第2の値であればU相に対応する駆動回路にスイッチオンを指示する信号を出力する下位手順とを含み、
V相に対しては、
V相の遮蔽変数の値を第1の値とする下位手順と、
V相のタイマーが起動していなければ起動させる下位手順と、
V相のタイマーの時間が所定の時間T2以下でなければU相の遮蔽変数の値を第2の値とする下位手順と、
W相の遮蔽変数とU相の遮蔽変数の値のいずれもが第2の値であればV相に対応する駆動回路にスイッチオンを指示する信号を出力する下位手順とを含み、
W相に対しては、
W相の遮蔽変数の値を第1の値とする下位手順と、
W相のタイマーが起動していなければ起動させる下位手順と、
W相のタイマーの時間が所定の時間T3以下でなければW相の遮蔽変数の値を第2の値とする下位手順と、
U相の遮蔽変数とV相の遮蔽変数の値のいずれもが第2の値であればW相に対応する駆動回路にスイッチオンを指示する信号を出力する下位手順とを含み、
しかる後に外部よりの停止指示がなければ第2の手順に戻る第6の手順と、
を含み、
前記時間T1、T2及びT3は互いに相異なることを特徴とする請求項7記載のインバータ装置の駆動方法。 - 前記時間幅T1と時間幅T2と時間幅T3とがT1<T2<T3と設定され、
V相に対する第5の手順は、
U相の入力信号の値が第2の値でなければW相の遮蔽変数を第2の値とする遮蔽変数抑制下位手順を含むことを特徴とする請求項8記載のインバータ装置の駆動方法。
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