JPWO2003049190A1 - 光検出装置、撮像装置及び距離画像取得装置 - Google Patents
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Links
- 238000003384 imaging method Methods 0.000 title claims description 72
- 239000004065 semiconductor Substances 0.000 claims abstract description 103
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000010354 integration Effects 0.000 claims description 92
- 238000001514 detection method Methods 0.000 claims description 57
- 230000008859 change Effects 0.000 claims description 48
- 238000006243 chemical reaction Methods 0.000 claims description 37
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 239000002344 surface layer Substances 0.000 abstract description 3
- 230000000875 corresponding effect Effects 0.000 description 80
- 238000012545 processing Methods 0.000 description 50
- 238000010586 diagram Methods 0.000 description 22
- 239000003990 capacitor Substances 0.000 description 11
- 230000007423 decrease Effects 0.000 description 9
- 239000010410 layer Substances 0.000 description 9
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 238000000605 extraction Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
- H04N25/57—Control of the dynamic range
- H04N25/58—Control of the dynamic range involving two or more exposures
- H04N25/581—Control of the dynamic range involving two or more exposures acquired simultaneously
- H04N25/585—Control of the dynamic range involving two or more exposures acquired simultaneously with pixels having different sensitivities within the sensor, e.g. fast or slow pixels or pixels having different sizes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/702—SSIS architectures characterised by non-identical, non-equidistant or non-planar pixel layout
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/767—Horizontal readout lines, multiplexers or registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
- H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
- H04N3/1506—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation with addressing of the image-sensor elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
光感応領域は、Ｐ型半導体からなる半導体基板４０と、当該半導体基板４０の表層に形成されたＮ型半導体領域４１，４２とを含んでいる。これにより、各光感応部分は、半導体基板４０部分と一組の領域４１，４２とを含むことになり、フォトダイオードを構成することになる。領域４１，４２は、光入射方向から見て略三角形状を呈しており、１画素において２つの領域４１，４２が互いに一辺が隣接して形成されている。第１配線４４は、各画素における一方の領域４１を第１の方向にわたって電気的に接続するものであって、画素間を第１の方向に延びて設けられている。第２配線４７は、各画素における他方の領域４２を第２の方向にわたって電気的に接続するものであって、画素間を第２の方向に延びて設けられている。
Description
技術分野
本発明は、光が入射した２次元位置を検出する光検出装置、当該光検出装置を用いた撮像装置、及び当該撮像装置を用いた距離画像取得装置に関するものである。
背景技術
従来における光検出装置においては、ＭＯＳ型イメージセンサ等の固体撮像素子を用いて、撮像により得られた画像データを画像メモリに取り込み、画像処理して２次元位置を検出するのが一般的である。
発明の開示
しかしながら、上述した従来の技術においては、得られた画像データを格納する画像メモリが必要となることから、装置構成が複雑なものになってしまう。また、画像データを画像メモリに格納した後に演算処理を行って２次元位置を検出するため、２次元位置の検出処理に時間がかかってしまう。
本発明は上述の点に鑑みてなされたもので、第１の目的は、２次元位置の検出処理の高速化および構成の簡素化を図ることが可能な光検出装置を提供することにある。
第２の目的は、上記光検出装置を用いることで、２次元位置の検出処理の高速化および構成の簡素化を図ることが可能な撮像装置を提供することである。
第３の目的は、上記撮像装置を用いることで、距離画像を取得するための演算速度を低く抑えて、低消費電流化及び低発熱化を図ることが可能な距離画像取得装置を提供することである。
上述した第１の目的を達成するため、本発明に係る光検出装置は、画素が２次元配列された光感応領域を有する光検出装置であって、各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで１画素が構成されており、２次元配列における第１の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、２次元配列における第２の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されていることを特徴としている。
本発明に係る光検出装置では、１つの画素に入射した光は当該画素を構成する複数の光感応部分それぞれにおいて検出されて、光強度に応じた電流が光感応部分毎に出力される。そして、一方の光感応部分同士が２次元配列における第１の方向に配列された複数の画素にわたって電気的に接続されているので、一方の光感応部分からの電流出力は第１の方向に送られる。また、他方の光感応部分同士が２次元配列における第２の方向に配列された複数の画素にわたって電気的に接続されているので、他方の光感応部分からの電流出力は第２の方向に送られる。このように、一方の光感応部分からの電流出力は第１の方向に送られるとともに、他方の光感応部分からの電流出力は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、１画素に複数の光感応部分を配設するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は、光入射方向から見て略三角形状を呈しており、１画素において互いに一辺が隣接して形成されていることが好ましい。このように構成した場合、複数の光感応部分を１画素内に配設する際に、各光感応部分の面積が減少するのを抑制することができる。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は、光入射方向から見て略長方形状を呈しており、１画素において長辺が隣接して形成されていることが好ましい。このように構成した場合、複数の光感応部分を１画素内に配設する際に、各光感応部分の面積が減少するのを抑制することができる。
また、第１の方向に配列された複数の画素にわたって一方の光感応部分同士を電気的に接続するための配線が、画素間を第１の方向に延びて設けられており、第２の方向に配列された複数の画素にわたって他方の光感応部分同士を電気的に接続するための配線が、画素間を第２の方向に延びて設けられていることが好ましい。このように構成した場合、それぞれの配線により光感応部分への光の入射を妨げられることはなく、検出感度の低下を抑制できる。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は１画素あたり４分割されており、その分割されている境界に、第１の方向に配列された複数の画素にわたって一方の光感応部分同士を電気的に接続するための配線と第２の方向に配列された複数の画素にわたって他方の光感応部分同士を電気的に接続するための配線とが設けられており、１画素あたり４分割された第２導電型半導体領域は、対角同士が配線に接続されていることが好ましい。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は、光入射方向から見て４角形以上の多角形状を呈しており、１画素において１辺が隣接して形成されていることが好ましい。このように構成した場合、複数の光感応部分を１画素内に配設する際に、各光感応部分の面積が減少するのを抑制することができる。また、各光感応部分の面積に対する周囲長は減ることとなり、単位面積当たりに換算した暗電流が低減される。
また、一方の光感応部分の第２導電型半導体領域と他方の光感応部分の第２導電型半導体領域とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されていることが好ましい。このように構成した場合、第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群及び第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群において、各光感応部分群の中心部分に対応する光感応部分が集中することとなり、解像度を向上することができる。
また、第２導電型半導体領域は、光入射方向から見てハニカム状に配列されていることが好ましい。このように構成した場合、複数の光感応部分を１画素内に配設する際に、各光感応部分の面積が減少するのをより一層抑制することができる。また、幾何学的対称性が高く、第２導電型半導体領域を形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。
また、第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群からの電流出力を第２の方向に順次読み出すための第１シフトレジスタと、第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群からの電流出力を第１の方向に順次読み出すための第２シフトレジスタと、第１シフトレジスタにより順次読み出される各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧値に変換して出力する第１積分回路と、第２シフトレジスタにより順次読み出される各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧値に変換して出力する第２積分回路と、を更に有していることが好ましい。このように構成した場合、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
また、第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する第１積分回路と、第１積分回路に対応して設けられ、対応する第１積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第１ＣＤＳ回路（相関二重サンプリング；Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）と、第１ＣＤＳ回路に対応して設けられ、対応する第１ＣＤＳ回路から出力される電圧出力を保持して出力する第１サンプルアンドホールド回路と、第１サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第１最大値検出回路と、第１サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を第１最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を電圧出力に変換して、当該電圧値を出力する第２積分回路と、第２積分回路に対応して設けられ、対応する第２積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第２ＣＤＳ回路と、第２ＣＤＳ回路に対応して設けられ、対応する第２ＣＤＳ回路から出力される電圧出力を保持して出力する第２サンプルアンドホールド回路と、第２サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第２最大値検出回路と、第２サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を第２最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に有していることが好ましい。このように構成した場合、第１積分回路及び第２積分回路それぞれが積分動作ごとに異なるノイズばらつきを有していても、第１ＣＤＳ回路及び第２ＣＤＳ回路によりノイズ誤差が解消される。また、光感応部分に入射する光強度が大きいときのみならず、光強度が小さくてもＡ／Ｄ変換の分解能が優れたものとなる。この結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度にて得ることができる。
また、上述した第１の目的を達成するため、本発明に係る光検出装置は、光感応領域を有する光検出装置であって、光感応領域は、第１の方向にわたって互いに電気的に接続される複数の第１光感応部分と第１の方向に交差する第２の方向にわたって互いに電気的に接続される複数の第２光感応部分とを含み、複数の第１光感応部分と複数の第２光感応部分とは２次元的に混在した状態で同一面内にて配列されていることを特徴としている。
本発明に係る光検出装置では、光感応領域に入射した光はいずれかの第１光感応部分及び第２光感応部分において検出されて、光強度に応じた電流が各光感応部分毎に出力される。そして、第１光感応部分同士が第１の方向にわたって電気的に接続されているので、第１光感応部分からの電流出力は第１の方向に送られる。また、第２光感応部分同士が第２の方向にわたって電気的に接続されているので、第２光感応部分からの電流出力は第２の方向に送られる。このように、第１光感応部分からの電流出力は第１の方向に送られるとともに、第２光感応部分からの電流出力は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、複数の第１光感応部分と複数の第２光感応部分とを２次元的に混在した状態で同一面内にて配列するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
また、複数の第１光感応部分と複数の第２光感応部分とは、第１の方向あるいは第２の方向において交互に配列されていることが好ましい。このように構成した場合、複数の第１光感応部分と複数の第２光感応部分とを２次元的に混在した状態で同一面内にて配列させる際に、各光感応部分の面積が減少するのを抑制することができる。
また、複数の第１光感応部分と複数の第２光感応部分とは、第１の方向と第２の方向とに交差する第３の方向において交互に配列されていることが好ましい。このように構成した場合、第１の方向にわたって互いに電気的に接続された第１光感応部分群及び第２の方向にわたって互いに電気的に接続された第２光感応部分群において、各光感応部分群の中心部分に対応する光感応部分が集中することとなり、解像度を向上することができる。
また、各光感応部分は、光入射方向から見てハニカム状に配列されていることが好ましい。このように構成した場合、複数の第１光感応部分と複数の第２光感応部分とを２次元的に混在した状態で同一面内にて配列させる際に、各光感応部分の面積が減少するのをより一層抑制することができる。また、幾何学的対称性が高く、第２導電型半導体領域を形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は、光入射方向から見て略多角形状を呈しており、互いに１辺が隣接して形成されていることが好ましい。このように構成した場合、複数の第１光感応部分と複数の第２光感応部分とを２次元的に混在した状態で同一面内にて配列させる際に、各光感応部分の面積が減少するのを抑制することができる。なお、第２導電型半導体領域の形状を４角形以上の多角形状とした場合、各光感応部分の面積に対する周囲長が減ることとなり、単位面積当たりに換算した暗電流が低減される。
また、第１光感応部分同士を電気的に接続するための配線が、各光感応部分間を第１の方向に延びて設けられており、第２光感応部分同士を電気的に接続するための配線が、各光感応部分間を第２の方向に延びて設けられていることが好ましい。このように構成した場合、それぞれの配線により光感応部分への光の入射を妨げられることはなく、検出感度の低下を抑制できる。
また、第１の方向にわたって互いに電気的に接続された第１光感応部分群からの電流出力を第２の方向に順次読み出すための第１シフトレジスタと、第２の方向にわたって互いに電気的に接続された第２光感応部分群からの電流出力を第１の方向に順次読み出すための第２シフトレジスタと、第１シフトレジスタにより順次読み出される各第１光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第１積分回路と、第２シフトレジスタにより順次読み出される各第２光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第２積分回路と、を更に有していることが好ましい。このように構成した場合、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
また、第１の方向にわたって互いに電気的に接続された第１光感応部分群に対応して設けられ、対応する第１光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する第１積分回路と、第１積分回路に対応して設けられ、対応する第１積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第１ＣＤＳ回路と、第１ＣＤＳ回路に対応して設けられ、対応する第１ＣＤＳ回路から出力される電圧出力を保持して出力する第１サンプルアンドホールド回路と、第１サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第１最大値検出回路と、第１サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を第１最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、第２の方向にわたって互いに電気的に接続された第２光感応部分群に対応して設けられ、対応する第２光感応部分群からの電流出力を電圧出力に変換して、当該電圧値を出力する第２積分回路と、第２積分回路に対応して設けられ、対応する第２積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第２ＣＤＳ回路と、第２ＣＤＳ回路に対応して設けられ、対応する第２ＣＤＳ回路から出力される電圧出力を保持して出力する第２サンプルアンドホールド回路と、第２サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第２最大値検出回路と、第２サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を第２最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に有していることが好ましい。このように構成した場合、第１積分回路及び第２積分回路それぞれが積分動作ごとに異なるノイズばらつきを有していても、第１ＣＤＳ回路及び第２ＣＤＳ回路によりノイズ誤差が解消される。また、光感応部分に入射する光強度が大きいときのみならず、光強度が小さくてもＡ／Ｄ変換の分解能が優れたものとなる。この結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度にて得ることができる。
上述した第２の目的を達成するため、本発明に係る撮像装置は、上記光検出装置が２次元配列されていることを特徴としている。
本発明に係る光検出装置では、上記光検出装置が２次元配列されているので、極めて簡素な構成にて、入射した光の輝度プロファイルを高速に検出することができる。
また、２次元配列における第２の方向に配列された複数の上記光検出装置からなる光検出装置群毎において、第１の方向に配列された複数の画素間にわたって電気的に接続された一方の光感応部分群からの電流出力を第２の方向に順次読み出すための第１シフトレジスタと、第２の方向に配列された複数の光検出装置からなる光検出装置群毎に設けられ、第１シフトレジスタにより順次読み出される各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第１積分回路と、２次元配列における第１の方向に配列された複数の光検出装置からなる光検出装置群毎において、第２の方向に配列された複数の画素間にわたって電気的に接続された他方の光感応部分群からの電流出力を第１の方向に順次読み出すための第２シフトレジスタと、第１の方向に配列された複数の光検出装置からなる光検出装置群毎に設けられ、第２シフトレジスタにより順次読み出される各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第２積分回路と、を更に有していることが好ましい。
上述した第３の目的を達成するため、本発明に係る距離画像取得装置は、上記撮像装置が所定の間隔を有して一対配置されており、第１積分回路及び第２積分回路からの電圧出力に基づいて、光検出装置毎における視差量を抽出する視差量抽出手段と、視差量抽出手段にて抽出された視差量に基づいて、光検出装置毎における被測定物までの距離を演算する距離演算手段と、距離演算手段にて演算された距離に基づいて、距離画像を生成する距離画像生成手段と、を有していることを特徴としている。
本発明に係る距離画像取得装置では、撮像装置に含まれる光検出装置毎において距離画像を得るために扱うデータ量が極めて少なくてすむ。この結果、距離画像を取得するための演算速度を低く抑えて、低消費電流化及び低発熱化を図ることができる。
発明を実施するための最良の形態
本発明の実施形態に係る光検出装置について図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。以下では、パラメータＭおよびＮそれぞれを２以上の整数とする。また、特に明示しない限りは、パラメータｍを１以上Ｍ以下の任意の整数とし、パラメータｎを１以上Ｎ以下の任意の整数とする。
図１は、本実施形態に係る光検出装置を示す概念構成図である。本実施形態に係る光検出装置１は、図１に示されるように、光感応領域１０と、第１信号処理回路２０と、第２信号処理回路３０とを有している。
光感応領域１０は、画素１１ｍｎがＭ行Ｎ列に２次元配列されている。１画素は、各々に入射した光の強度に応じた電流を出力する光感応部分１２ｍｎ（第１光感応部分）及び光感応部分１３ｍｎ（第２光感応部分））を同一面内にて隣接して配設することで構成されている。これにより、光感応領域１０において、光感応部分１２ｍｎと光感応部分１３ｍｎとは２次元的に混在した状態で同一面内にて配列されることとなる。
２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって、当該各画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎのうち一方の光感応部分１２ｍｎ同士（たとえば、一方の光感応部分１２１１〜１２１Ｎ）が互いに電気的に接続されている。また、２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって、当該各画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎのうち他方の光感応部分１３ｍｎ同士（たとえば、他方の光感応部分１３１１〜１３Ｍ１）が互いに電気的に接続されている。
ここで、図２及び図３に基づいて、光感応領域１０の構成について説明する。図２は、光検出装置に含まれる光感応領域の一例を示す平面図であり、図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。なお、図２においては、保護層４８の図示を省略している。
光感応領域１０は、Ｐ型（第１導電型）の半導体からなる半導体基板４０と、当該半導体基板４０の表層に形成されたＮ型（第２導電型）の半導体領域４１，４２とを含んでいる。これにより、各光感応部分１２ｍｎ，１３ｍｎは半導体基板４０部分と一組の第２導電型半導体領域４１，４２とを含み、フォトダイオードが構成されることとなる。第２導電型半導体領域４１，４２は、図２に示されるように、光入射方向から見て略三角形状を呈しており、１画素において２つの領域４１，４２が互いに一辺が隣接して形成されている。半導体基板４０は、接地電位とされている。なお、光感応領域１０は、Ｎ型の半導体からなる半導体基板と、当該半導体基板の表層に形成されたＰ型の半導体領域とを含んで構成されていてもよい。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、図２から分かるように、第１の方向及び第２の方向において交互に配列されている。また、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第１の方向と第２の方向とに交差する（たとえば、４５°にて交差する）第３の方向及び第４の方向において交互に配列されている。
半導体基板４０と領域４１，４２の上には第１絶縁層４３が形成され、この第１絶縁層４３に形成されたスルーホールを介して第１配線４４が一方の領域４１に電気的に接続されている。また、第１絶縁層４３に形成されたスルーホールを介して電極４５が他方の領域４２に電気的に接続されている。
第１絶縁層４３の上には第２絶縁層４６が形成され、この第２絶縁層４６に形成されたスルーホールを介して第２配線４７が電極４５に電気的に接続されている。これにより、他方の領域４２は、電極４５を介して第２配線４７に電気的に接続されることになる。
第２絶縁層４６の上には保護層４８が形成されている。第１絶縁層４３、第２絶縁層４６及び保護層４８は、ＳｉＯ２又はＳｉＮ等からなる。第１配線４４、電極４５及び第２配線４７は、Ａｌ等の金属からなる。
第１配線４４は、各画素１１ｍｎにおける一方の領域４１を第１の方向にわたって電気的に接続するものであって、画素１１ｍｎ間を第１の方向に延びて設けられている。このように、各画素１１ｍｎにおける一方の領域４１を第１配線４４で接続することにより、２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって一方の光感応部分１２ｍｎ同士（たとえば、一方の光感応部分１２１１〜１２１Ｎ）が電気的に接続されて、光感応領域１０において第１の方向に長く延びる光感応部が構成される。この第１の方向に長く延びる光感応部はＭ列形成されることになる。
第２配線４７は、各画素１１ｍｎにおける他方の領域４２を第２の方向にわたって電気的に接続するものであって、画素１１ｍｎ間を第２の方向に延びて設けられている。このように、各画素１１ｍｎにおける他方の領域４２を第２配線４７で接続することにより、２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって他方の光感応部分１３ｍｎ同士（たとえば、他方の光感応部分１３１１〜１３Ｍ１）が電気的に接続されて、光感応領域１０において第２の方向に長く延びる光感応部が構成される。この第２の方向に長く延びる光感応部はＮ行形成されることになる。
また、光感応領域１０においては、上述した第１の方向に長く延びるＭ列の光感応部と第２の方向に長く延びるＮ行の光感応部とが同一面上に形成されることになる。
領域４１，４２の形状は、図２に示された略三角形状のものに限られず、図４〜図８に示されるように、他の形状であってもよい。
図４に示された第２導電型半導体領域（光感応部分）は、光入射方向から見て長方形状を呈しており、１画素において２つの領域４１，４２が互いに長辺が隣接して形成されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第２の方向において交互に配列されている。図４に示されるように、１画素あたり第１の方向と第２の方向の第２導電型半導体領域の面積が異なっていても、画素間で夫々の方向ごとに一定であればよい。すなわち、同一の方向に延びる全ての配線で各々に接続されている光感応領域の総面積が同じであればよい。
図５に示された第２導電型半導体領域（光感応部分）は、略三角形状を呈した一方の領域４１が第１の方向に連続して形成されている。他方の領域４２は略三角形状を呈しており、各画素１１ｍｎ間で独立して形成されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第２の方向において交互に配列されている。なお、一方の領域４１を第１の方向に連続して形成した場合、必ずしも第１配線４４を設ける必要はないが、直列抵抗の増加に伴って読み出し速度が低下することが考えられることから、第１配線４４にて各領域４１を電気的に接続するのが好ましい。
図６に示された第２導電型半導体領域（光感応部分）は、１画素あたり４つの領域４１ａ，４１ｂ，４２ａ，４２ｂからなり、対角に位置する領域を対として、第１配線４４あるいは第２配線４７にて電気的に接続されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第１の方向及び第２の方向において交互に配列されている。また、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第３の方向及び第４の方向において交互に配列されている。
図７に示された第２導電型半導体領域（光感応部分）は、２つの櫛状の領域４１，４２がお互い噛み合うように形成されている。
図８に示された第２導電型半導体領域（光感応部分）は、光入射方向から見て４角形以上の多角形状（たとえば８角形状）を呈しており、１画素において１辺が隣接して形成されている。そして、領域４１と領域４２とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されており、光入射方向から見てハニカム状に配列されている。すなわち、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第３の方向及び第４の方向において交互に配列されている。
続いて、図９及び図１０に基づいて、第１信号処理回路２０及び第２信号処理回路３０の構成について説明する。図９は、第１信号処理回路を示す概略構成図であり、図１０は、第２信号処理回路を示す概略構成図である。
第１信号処理回路２０は、光感応領域１０に入射した光の第２の方向での輝度プロファイルを示す電圧Ｈｏｕｔを出力する。第２信号処理回路３０は、光感応領域１０に入射した光の第１の方向での輝度プロファイルを示す電圧Ｖｏｕｔを出力する。第１信号処理回路２０及び第２信号処理回路３０は、同じタイミングにて動作させてもよく、時系列順で独立して動作させてもよい。
第１信号処理回路２０は、図９に示されるように、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群（一方の第２導電型半導体領域４１からなり、第１の方向に長く延びるＭ列の光感応部）に対応して設けられた第１スイッチ素子２１と、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群からの電流を第２の方向に順次読み出すための第１シフトレジスタ２２と、第１シフトレジスタ２２により順次読み出される各一方の光感応部分１２ｍｎ群からの電流を順次入力し、その電流を電圧に変換して出力する第１積分回路２３とを含んでいる。
第１スイッチ素子２１は、第１シフトレジスタ２２から出力される信号ｓｈｉｆｔ（Ｈｍ）により制御されて順次閉じられる。第１スイッチ素子２１を閉じることにより、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群に蓄積された電荷が電流となって、第１配線４４及び第１スイッチ素子２１を介して第１積分回路２３に出力される。第１シフトレジスタ２２は、制御回路（図示せず）から出力される信号ΦＨ１，ΦＨ２，ΦＨｓｔによりその動作が制御されて、第１スイッチ素子２１を順次閉じる。
第１積分回路２３は、第１の方向に配列された複数の１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群からの電流出力を入力し、入力した電流出力の電荷を増幅するアンプ２４と、アンプ２４の入力端子に一方の端子が接続され、アンプ２４の出力端子に他方の端子が接続された容量素子２５と、アンプ２４の入力端子に一方の端子が接続され、アンプ２４の出力端子に他方の端子が接続され、制御回路から出力されるリセット信号ΦＨｒｅｓｅｔが有意の場合には「ＯＮ」状態となり、リセット信号ΦＨｒｅｓｅｔが非有意の場合には「ＯＦＦ」状態となるスイッチ素子２６とを有している。
第１積分回路２３は、スイッチ素子２６が「ＯＮ」状態であるときには、容量素子２５を放電して初期化する。一方、第１積分回路２３は、スイッチ素子２６が「ＯＦＦ」状態であるときには、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群から入力端子に入力した電荷を容量素子２５に蓄積して、その蓄積された電荷に応じた電圧Ｈｏｕｔを出力端子から出力する。
第２信号処理回路３０は、図１０に示されるように、第２の方向に配列された複数の１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群（他方の第２導電型半導体領域４２からなり、第２の方向に長く延びるＮ行の光感応部）に対応して設けられた第２スイッチ素子３１と、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群からの電流を第１の方向に順次読み出すための第２シフトレジスタ３２と、第２シフトレジスタ３２により順次読み出される各他方の光感応部分１３ｍｎ群からの電流を順次入力し、その電流を電圧に変換して出力する第２積分回路３３とを含んでいる。
第２スイッチ素子３１は、第２シフトレジスタ３２から出力される信号ｓｈｉｆｔ（Ｖｎ）により制御されて順次閉じられる。第２スイッチ素子３１を閉じることにより、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群に蓄積された電荷が電流となって、第２配線４７及び第２スイッチ素子３１を介して第２積分回路３３に出力される。第２シフトレジスタ３２は、制御回路から出力される信号ΦＶ１，ΦＶ２，ΦＶｓｔによりその動作が制御されて、第２スイッチ素子３１を順次閉じる。
第２積分回路３３は、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群からの電流出力を入力し、入力した電流出力の電荷を増幅するアンプ３４と、アンプ３４の入力端子に一方の端子が接続され、アンプ３４の出力端子に他方の端子が接続された容量素子３５と、アンプ３４の入力端子に一方の端子が接続され、アンプ３４の出力端子に他方の端子が接続され、制御回路から出力されるリセット信号ΦＶｒｅｓｅｔが有意の場合には「ＯＮ」状態となり、リセット信号ΦＶｒｅｓｅｔが非有意の場合には「ＯＦＦ」状態となるスイッチ素子３６とを有している。
第２積分回路３３は、スイッチ素子３６が「ＯＮ」状態であるときには、容量素子３５を放電して初期化する。一方、第２積分回路３３は、スイッチ素子３６が「ＯＦＦ」状態であるときには、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群から入力端子に入力した電荷を容量素子３５に蓄積して、その蓄積された電荷に応じた電圧Ｖｏｕｔを出力端子から出力する。
続いて、図１１Ａ〜図１１Ｉ及び図１２Ａ〜図１２Ｉに基づいて、第１信号処理回路２０及び第２信号処理回路３０の動作について説明する。図１１Ａ〜図１１Ｉは、第１信号処理回路の動作を説明するためのタイミングチャートであり、図１２Ａ〜図１２Ｉは、第２信号処理回路の動作を説明するためのタイミングチャートである。
制御回路から第１シフトレジスタ２２にスタート信号ΦＨｓｔが入力されると（図１１Ａ参照）、信号ΦＨ２の立ち上がりから信号ΦＨ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（Ｈｍ）が順次出力される（図１１Ｂ、図１１Ｃ、及び図１１Ｅ〜図１１Ｈ参照）。第１シフトレジスタ２２から対応する第１スイッチ素子２１にｓｈｉｆｔ（Ｈｍ）が出力されると、第１スイッチ素子２１が順次閉じ、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が電流となって第１積分回路２３に順次出力される。
第１積分回路２３には、制御回路からリセット信号ΦＨｒｅｓｅｔが入力されている（図１１Ｄ参照）。リセット信号ΦＨｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が容量素子２５に蓄積されて、蓄積された電荷量に応じた電圧Ｈｏｕｔが第１積分回路２３から順次出力される（図１１Ｉ参照）。なお、第１積分回路２３は、リセット信号ΦＨｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子２６を閉じて容量素子２５を初期化する。
このように、第１信号処理回路２０からは、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群にて蓄積されて電荷（電流）に対応した電圧Ｈｏｕｔが、対応する一方の光感応部分１２ｍｎ群毎に順次時系列データとして出力される。この時系列データは、第２の方向での輝度プロファイルを示すものである。
制御回路から第２シフトレジスタ３２にスタート信号ΦＶｓｔが入力されると（図１２Ａ参照）、信号ΦＶ２の立ち上がりから信号ΦＶ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（Ｖｎ）が順次出力される（図１２Ｂ、図１２Ｃ、及び図１２Ｅ〜図１２Ｈ参照）。第２シフトレジスタ３２から対応する第２スイッチ素子３１にｓｈｉｆｔ（Ｖｎ）が出力されると、第２スイッチ素子３１が順次閉じ、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が電流となって第２積分回路３３に順次出力される。
第２積分回路３３には、制御回路からリセット信号ΦＶｒｅｓｅｔが入力されている（図１２Ｄ参照）。リセット信号ΦＶｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が容量素子３５に蓄積されて、蓄積された電荷量に応じた電圧Ｖｏｕｔが第２積分回路３３から順次出力される（図１２Ｉ参照）。なお、第２積分回路３３は、リセット信号ΦＶｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子３６を閉じて容量素子３５を初期化する。
このように、第２信号処理回路３０からは、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群にて蓄積されて電荷（電流）に対応した電圧Ｖｏｕｔが、対応する他方の光感応部分１３ｍｎ群毎に順次時系列データとして出力される。この時系列データは、第１の方向での輝度プロファイルを示すものである。
以上のように、本実施形態の光検出装置１においては、１つの画素１１ｍｎに入射した光は当該画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎそれぞれに、光強度に応じた電流が光感応部分１２ｍｎ，１３ｍｎ毎に出力される。そして、一方の光感応部分１２ｍｎ同士が２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって電気的に接続されているので、一方の光感応部分１２ｍｎから出力された電流は第１の方向に送られる。また、他方の光感応部分１３ｍｎ同士が２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって電気的に接続されているので、他方の光感応部分１３ｍｎから出力された電流は第２の方向に送られる。このように、一方の光感応部分１２ｍｎから出力された電流は第１の方向に送られるとともに、他方の光感応部分１３ｍｎから出力された電流は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、１画素に複数の光感応部分１２ｍｎ，１３ｍｎを配設するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
また、本実施形態の光検出装置１において、各光感応部分１２ｍｎ，１３ｍｎは、半導体基板４０部分と第２導電型半導体領域４１，４２とを含み、第２導電型半導体領域４１，４２は、光入射方向から見て略三角形状を呈しており、１画素において互いに一辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎを１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）の面積が減少するのを抑制することができる。
また、本実施形態の光検出装置１において、第２導電型半導体領域４１，４２は、光入射方向から見て略長方形状を呈しており、１画素において長辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎを１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）の面積が減少するのを抑制することができる。
また、本実施形態の光検出装置１において、第２導電型半導体領域４１，４２は、光入射方向から見て４角形以上の多角形状を呈しており、１画素において１辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎの面積が減少するのを抑制することができる。また、各光感応部分１２ｍｎ，１３ｍｎの面積に対する周囲長は減ることとなり、単位面積当たりに換算した暗電流が低減される。なお、４角形以上の多角形状として、菱形形状を採用してもよい。
また、本実施形態の光検出装置１において、第２導電型半導体領域４１，４２とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されている。これにより、一方の光感応部分１２ｍｎ群及び他方の光感応部分１３ｍｎ群において、各光感応部分１２ｍｎ，１３ｍｎ群の中心部分に対応する光感応部分１２ｍｎ，１３ｍｎが集中することとなり、解像度を向上することができる。
また、第２導電型半導体領域４１，４２は、光入射方向から見てハニカム状に配列されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎの面積が減少するのをより一層抑制することができる。また、幾何学的対称性が高く、第２導電型半導体領域４１，４２（光感応部分１２ｍｎ，１３ｍｎ）を形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。
また、本実施形態の光検出装置１においては、第１配線４４が、画素１１ｍｎ間を第１の方向に延びて設けられており、第２配線４７が、画素１１ｍｎ間を第２の方向に延びて設けられている。これにより、それぞれの配線４４，４７により光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）への光の入射を妨げられることはなく、検出感度の低下を抑制できる。
また、本実施形態の光検出装置１においては、第１シフトレジスタ２２と、第２シフトレジスタ３２と、第１積分回路２３と、第２積分回路３３とを更に有している。これにより、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
次に、図１３及び図１４に基づいて、第１信号処理回路及び第２信号処理回路の変形例の構成について説明する。図１３は、第１信号処理回路の変形例を示す概略構成図であり、図１４は、第２信号処理回路の変形例を示す概略構成図である。
第１信号処理回路１００は、図１３に示されるように、第１積分回路１１０と、第１ＣＤＳ回路１２０と、第１サンプルアンドホールド回路（第１Ｓ／Ｈ回路）１３０と、第１最大値検出回路１４０と、第１シフトレジスタ１５０と、第１スイッチ素子１６０と、第１Ａ／Ｄ変換回路１７０とを有している。
第１積分回路１１０は、第１の方向に配列された複数の１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群（一方の第２導電型半導体領域４１からなり、第１の方向に長く延びるＭ列の光感応部）に対応して設けられ、対応する一方の光感応部分１２ｍｎ群からの電流を電圧に変換して、当該電圧を出力する。第１積分回路１１０は、図１５に示されるように、入力端子と出力端子との間に互いに並列にアンプＡ１、容量素子Ｃ１およびスイッチ素子ＳＷ１が接続されている。第１積分回路１１０は、スイッチ素子ＳＷ１が閉じているときには、容量素子Ｃ１を放電して初期化する。一方、第１積分回路１１０は、スイッチ素子ＳＷ１が開いているときには、入力端子に入力した電荷を容量素子Ｃ１に蓄積して、その蓄積された電荷に応じた電圧を出力端子から出力する。スイッチ素子ＳＷ１は、制御回路（図示せず）から出力されるＲｅｓｅｔ信号に基づいて開閉する。
第１ＣＤＳ回路１２０は、第１積分回路１１０に対応して設けられ、対応する第１積分回路１１０から出力される電圧の値の変化量に応じた値の電圧を出力する。第１ＣＤＳ回路１２０は、図１６に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ２１、結合容量素子Ｃ２１およびアンプＡ２を有している。また、アンプＡ２の入出力間にスイッチ素子ＳＷ２２および積分容量素子Ｃ２２が互いに並列的に接続されている。スイッチ素子ＳＷ２２およびＳＷ２１は、積分容量素子Ｃ２２に電荷を蓄積させるためのスイッチ手段として作用する。第１ＣＤＳ回路１２０は、スイッチ素子ＳＷ２２が閉じているときには、積分容量素子Ｃ２２を放電して初期化する。スイッチ素子ＳＷ２２が開きスイッチ素子ＳＷ２１が閉じているときには、入力端子から結合容量素子Ｃ２１を経て入力した電荷を積分容量素子Ｃ２２に蓄積して、その蓄積された電荷に応じた電圧を出力端子から出力する。スイッチ素子ＳＷ２１は、制御回路から出力されるＣＳＷ２１信号に基づいて開閉する。また、スイッチ素子ＳＷ２２は、制御回路から出力されるＣｌａｍｐ１信号に基づいて開閉する。
第１Ｓ／Ｈ回路１３０は、第１ＣＤＳ回路１２０に対応して設けられ、対応する第１ＣＤＳ回路１２０から出力される電圧を保持して出力する。第１Ｓ／Ｈ回路１３０は、図１７に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ３およびアンプＡ３を有し、スイッチ素子ＳＷ３とアンプＡ３との接続点が容量素子Ｃ３を介して接地されている。第１Ｓ／Ｈ回路１３０は、スイッチ素子ＳＷ３が閉じているときに第１ＣＤＳ回路１２０から出力された電圧を容量素子Ｃ３に記憶し、スイッチ素子ＳＷ３が開いた後も、容量素子Ｃ３の電圧を保持して、その電圧をアンプＡ３を介して出力する。スイッチ素子ＳＷ３は、制御回路から出力されるＨｏｌｄ信号に基づいて開閉する。第１スイッチ素子１６０は、第１シフトレジスタ１５０により制御されて順次に開き、第１Ｓ／Ｈ回路１３０から出力される電圧を第１Ａ／Ｄ変換回路に順次に入力させる。
第１最大値検出回路１４０は、第１Ｓ／Ｈ回路１３０それぞれから出力される電圧の最大値を検出する。第１最大値検出回路１４０は、図１８に示されるように、ＮＭＯＳトランジスタＴ１〜ＴＭ、抵抗器Ｒ１〜Ｒ３および差動アンプＡ４を備える。各トランジスタＴｍのソース端子は接地され、各トランジスタＴｍのドレイン端子は、抵抗器Ｒ３を介して電源電圧Ｖｄｄに接続されるとともに、抵抗器Ｒ１を介して差動アンプＡ４の反転入力端子に接続されている。各トランジスタＴｍのゲート端子は、第１Ｓ／Ｈ回路１３０の出力端子と接続されており、第１Ｓ／Ｈ回路１３０から出力される電圧が入力する。また、差動アンプＡ４の反転入力端子と出力端子との間には抵抗器Ｒ２が設けられ、差動アンプＡ４の非反転入力端子は接地されている。この第１最大値検出回路１４０では、第１Ｓ／Ｈ回路１３０から出力された電圧がトランジスタＴｍのゲート端子に入力され、各電圧のうちの最大値に応じた電位がトランジスタＴｍのドレイン端子に現れる。そして、そのドレイン端子の電位は、抵抗器Ｒ１およびＲ２それぞれの抵抗値の比に応じた増幅率で差動アンプＡ４により増幅され、その増幅された電圧の値が最大電圧値Ｖｍａｘとして出力端子から第１Ａ／Ｄ変換回路１７０へ出力される。
第１Ａ／Ｄ変換回路１７０は、第１Ｓ／Ｈ回路１３０それぞれから出力される電圧を順次入力し、その電圧を第１最大値検出回路１４０により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する。第１Ａ／Ｄ変換回路１７０は、第１最大値検出回路１４０から出力される最大電圧値Ｖｍａｘを入力し、この最大電圧値ＶｍａｘをＡ／Ｄ変換レンジとする。そして、第１Ａ／Ｄ変換回路１７０は、第１Ｓ／Ｈ回路１３０から出力される電圧を第１スイッチ素子１６０及びアンプ１８０を介して順次に入力し、その電圧（アナログ値）をデジタル値に変換して出力する。第１Ａ／Ｄ変換回路１７０は、図１９に示されるように、可変容量積分回路１７１、比較回路１７２、容量制御部１７３および読み出し部１７４を備える。
可変容量積分回路１７１は、容量素子Ｃ５１、アンプＡ５、可変容量部Ｃ５２およびスイッチ素子ＳＷ５を備える。アンプＡ５は、第１Ｓ／Ｈ回路１３０から出力され第１スイッチ素子１６０を介して順次に到達した電圧を、容量素子Ｃ５１を介して反転入力端子に入力する。アンプＡ５の非反転入力端子は接地されている。可変容量部Ｃ５２は、容量が可変であって制御可能であり、アンプＡ５の反転入力端子と出力端子との間に設けられ、入力した電圧に応じて電荷を蓄える。スイッチ素子ＳＷ５は、アンプＡ５の反転入力端子と出力端子との間に設けられ、開いているときには可変容量部Ｃ５２に電荷の蓄積を行わせ、閉じているときには可変容量部Ｃ５２における電荷蓄積をリセットする。そして、可変容量積分回路１７１は、第１Ｓ／Ｈ回路１３０から順次に出力された電圧を入力し、可変容量部Ｃ５２の容量に応じて積分し、積分した結果である電圧を出力する。
比較回路１７２は、可変容量積分回路１７１からの電圧出力を反転入力端子に入力し、第１最大値検出回路１４０から出力された最大電圧値Ｖｍａｘを非反転入力端子に入力し、これら２つの入力電圧の値を大小比較して、その大小比較の結果である比較結果信号を出力する。
容量制御部１７３は、比較回路１７２から出力された比較結果信号を入力し、この比較結果信号に基づいて可変容量部Ｃ５２の容量を制御する容量指示信号Ｃを出力するとともに、この比較結果信号に基づいて積分した結果である電圧の値と最大電圧値Ｖｍａｘとが所定の分解能で一致していると判断した場合に可変容量部Ｃ５２の容量値に応じた第１デジタル値を出力する。
読み出し部１７４は、容量制御部１７３から出力された第１デジタル値を入力し、この第１デジタル値に対応する第２デジタル値を出力する。第２デジタル値は、第１デジタル値から可変容量積分回路１７１のオフセット値を除去した値を示すものである。読み出し部１７４は、例えば記憶素子であり、第１デジタル値をアドレスとして入力し、記憶素子のそのアドレスに記憶されているデータを第２デジタル値として出力する。この第２デジタル値は、第２の方向での輝度プロファイルを表す出力となる。
第２信号処理回路２００は、図１４に示されるように、第２積分回路２１０と、第２ＣＤＳ回路２２０と、第２サンプルアンドホールド回路（第２Ｓ／Ｈ回路）２３０と、第２最大値検出回路２４０と、第２シフトレジスタ２５０と、第２スイッチ素子２６０と、第２Ａ／Ｄ変換回路２７０とを有している。
第２積分回路２１０は、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群（他方の第２導電型半導体領域４２からなり、第２の方向に長く延びるＮ行の光感応部）に対応して設けられ、対応する他方の光感応部分１３ｍｎ群からの電流を電圧に変換して、当該電圧を出力する。第２積分回路２１０は、図１５に示された第１積分回路１１０と同等の構成を有し、入力端子と出力端子との間に互いに並列にアンプ、容量素子およびスイッチ素子が接続されている。
第２ＣＤＳ回路２２０は、第２積分回路２１０に対応して設けられ、対応する第２積分回路２１０から出力される電圧の値の変化量に応じた値の電圧を出力する。第２ＣＤＳ回路２２０は、図１６に示された第１ＣＤＳ回路１２０と同等の構成を有し、入力端子と出力端子との間に順にスイッチ素子、結合容量素子およびアンプを有している。また、アンプの入出力間にスイッチ素子および積分容量素子が互いに並列的に接続されている。
第２Ｓ／Ｈ回路２３０は、第２ＣＤＳ回路２２０に対応して設けられ、対応する第２ＣＤＳ回路２２０から出力される電圧を保持して出力する。第２Ｓ／Ｈ回路２３０は、図１７に示された第１Ｓ／Ｈ回路１３０と同等の構成を有し、入力端子と出力端子との間に順にスイッチ素子およびアンプを有し、スイッチ素子とアンプとの接続点が容量素子を介して接地されている。第２スイッチ素子２６０は、第２シフトレジスタ２５０により制御されて順次に開き、第２Ｓ／Ｈ回路２３０から出力される電圧を第２Ａ／Ｄ変換回路２７０に順次に入力させる。
第２最大値検出回路２４０は、第２Ｓ／Ｈ回路２３０それぞれから出力される電圧の最大値を検出する。第２最大値検出回路２４０は、図１８に示された第１最大値検出回路１４０と同等の構成を有し、ＮＭＯＳトランジスタ、抵抗器および差動アンプを備える。各トランジスタのソース端子は接地され、各トランジスタのドレイン端子は、抵抗器を介して電源電圧に接続されるとともに、抵抗器を介して差動アンプの反転入力端子に接続されている。各トランジスタのゲート端子は、第２Ｓ／Ｈ回路の出力端子と接続されており、第２Ｓ／Ｈ回路から出力される電圧が入力する。また、差動アンプの反転入力端子と出力端子との間には抵抗器が設けられ、差動アンプの非反転入力端子は接地されている。
第２Ａ／Ｄ変換回路２７０は、第２Ｓ／Ｈ回路２３０それぞれから出力される電圧を順次入力し、その電圧を第２最大値検出回路２４０により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する。第２Ａ／Ｄ変換回路２７０は、第２最大値検出回路２４０から出力される最大電圧値を入力し、この最大電圧値をＡ／Ｄ変換レンジとする。そして、第２Ａ／Ｄ変換回路２７０は、第２Ｓ／Ｈ回路２３０から出力される電圧を第２スイッチ素子２６０を介して順次に入力し、その電圧（アナログ値）をデジタル値に変換して出力する。第２Ａ／Ｄ変換回路２７０は、図１９に示された第１Ａ／Ｄ変換回路１７０と同等の構成を有し、可変容量積分回路、比較回路、容量制御部および読み出し部を備える。第２Ａ／Ｄ変換回路２７０から出力される第２デジタル値は、第１の方向での輝度プロファイルを表す出力となる。
以上のように、第１最大値検出回路１４０及び第２最大値検出回路２４０からそれぞれ出力され比較回路１７２にそれぞれ入力される最大電圧値Ｖｍａｘは、第１Ａ／Ｄ変換回路１７０及び第２Ａ／Ｄ変換回路２７０が飽和することなくＡ／Ｄ変換することができる電圧の最大値すなわちＡ／Ｄ変換レンジを規定している。しかも、第１Ａ／Ｄ変換回路１７０及び第２Ａ／Ｄ変換回路２７０に入力する各電圧のうち何れかの値は必ず最大電圧値Ｖｍａｘであるから、上記Ａ／Ｄ変換レンジの全ての範囲を有効に活用することができる。すなわち、本実施形態に係る光検出装置１は、光強度が大きいときのみならず、光強度が小さくてもＡ／Ｄ変換の分解能が優れたものとなる。
また、第１積分回路１１０及び第２積分回路２１０それぞれが積分動作ごとに異なるノイズばらつきを有していても、第１ＣＤＳ回路１２０及び第２ＣＤＳ回路２２０によりノイズ誤差が解消される。
また、各光感応部分１２ｍｎ，１３ｍｎ群に対応して第１積分回路１１０及び第２積分回路２１０が設けられているので、各光感応部分１２ｍｎ，１３ｍｎ群から同じタイミングにて電荷を蓄積でき、それらの電荷量を電圧に変換することができる。
これらの結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度且つ高速にて得ることができる。なお、上述した第１及び第２積分回路１１０，１２０、第１及び第２ＣＤＳ回路１２０，２２０、第１及び第２Ｓ／Ｈ回路１３０，２３０、第１及び第２最大値検出回路１４０，２４０、第１及び第２シフトレジスタ１５０，２５０、第１及び第２スイッチ素子１６０，２６０、第１及び第２Ａ／Ｄ変換回路１７０，２７０等の動作については、本出願人による特開２００１−３６１２８号公報等に示されている。
次に、図２１及び図２２に基づいて、本実施形態に係る撮像装置について説明する。図２１及び図２２は、撮像装置を示す概略構成図である。なお、図２１及び図２２においては、実施形態の説明を容易なものとするために、撮像ブロック（光感応領域）を２×２配置として図示し、各撮像ブロック内の画素を３×３配置として図示している。もちろん、光感応領域をＰ×Ｑ配置とし、各光感応領域内の画素をＭ×Ｎ配置として構成してもよい（ただし、Ｐ及びＱは、それぞれ２以上の整数とする）。
本実施形態に係る撮像装置３０１は、図２１及び図２２に示されるように、撮像ブロックＢ１１〜Ｂ２２（光感応領域１０）が２行２列に２次元配列されており、第１信号処理回路３２０と第２信号処理回路３３０とを有している。第１信号処理回路３２０及び第２信号処理回路３３０は、同じタイミングにて動作させてもよく、時系列順で独立して動作させてもよい。
第１信号処理回路３２０は、第２の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ１２）からなる撮像ブロック群毎に、撮像領域（撮像ブロックＢ１１〜Ｂ２２）に入射した光の第２方向での輝度プロファイルを示す電圧Ｈ１ｏｕｔ，Ｈ２ｏｕｔを出力する。第１信号処理回路３２０は、撮像ブロックＢ１１及び撮像ブロックＢ１２からなる撮像ブロック群からの出力として電圧Ｈ１ｏｕｔを出力し、撮像ブロックＢ２１及び撮像ブロックＢ２２からなる撮像ブロック群からの出力として電圧Ｈ２ｏｕｔを出力する。
第２信号処理回路３３０は、第１の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ２１）からなる撮像ブロック群毎に、撮像領域（撮像ブロックＢ１１〜Ｂ２２）に入射した光の第１方向での輝度プロファイルを示す電圧Ｖ１ｏｕｔ，Ｖ２ｏｕｔを出力する。第２信号処理回路３３０は、撮像ブロックＢ１１及び撮像ブロックＢ２１からなる撮像ブロック群からの出力として電圧Ｖ１ｏｕｔを出力し、撮像ブロックＢ１２及び撮像ブロックＢ２２からなる撮像ブロック群からの出力として電圧Ｖ２ｏｕｔを出力する。
第１信号処理回路３２０は、第１スイッチ素子２１と、第１シフトレジスタ３２２と、第１積分回路２３とを含んでいる。第１シフトレジスタ３２２は、上記第１シフトレジスタ２２と同等の機能を有しており、第２の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ１２）からなる撮像ブロック群毎において、第１の方向に配列された複数の画素１１１１〜１１１３，１１２１〜１１２３，１１３１〜１１３３間にわたって電気的に接続された一方の光感応部分１２ｍｎ（１２１１〜１２１３，１２２１〜１２２３，１２３１〜１２３３）群からの電流出力を第２の方向に順次読み出す。第１スイッチ素子２１は、第１シフトレジスタ３２２から出力される信号ｓｈｉｆｔ（Ｈ１）〜ｓｈｉｆｔ（Ｈ６）により制御されて順次閉じられる。第１積分回路２３は、第２の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ１２）からなる撮像ブロック群毎に、設けられている。
第２信号処理回路３３０は、第２スイッチ素子３１と、第２シフトレジスタ３３２と、第２積分回路３３とを含んでいる。第２シフトレジスタ３３２は、上記第２シフトレジスタ３２と同等の機能を有しており、第１の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ２１）からなる撮像ブロック群毎において、第２の方向に配列された複数の画素１１１１〜１１３１，１１１２〜１１３２，１１１３〜１１３３間にわたって電気的に接続された一方の光感応部分１３ｍｎ（１３１１〜１３３１，１３１２〜１３３２，１３１３〜１３３３）群からの電流出力を第１の方向に順次読み出す。第２スイッチ素子３１は、第２シフトレジスタ３３２から出力される信号ｓｈｉｆｔ（Ｖ１）〜ｓｈｉｆｔ（Ｖ６）により制御されて順次閉じられる。第２積分回路３３は、第１の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ２１）からなる撮像ブロック群毎に、設けられている。
続いて、図２３Ａ〜図２３Ｊ及び図２４Ａ〜図２４Ｊに基づいて、第１信号処理回路３２０及び第２信号処理回路３３０の動作について説明する。図２３Ａ〜図２３Ｊは、第１信号処理回路の動作を説明するためのタイミングチャートであり、図２４Ａ〜図２４Ｊは、第２信号処理回路の動作を説明するためのタイミングチャートである。
制御回路から第１シフトレジスタ３２２にスタート信号ΦＨｓｔが入力されると（図２３Ａ参照）、信号ΦＨ２の立ち上がりから信号ΦＨ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（Ｈ１）〜ｓｈｉｆｔ（Ｈ６）が順次出力される（図２３Ｂ、図２３Ｃ、及び図２３Ｅ〜図２３Ｈ参照）。第１シフトレジスタ２２から対応する第１スイッチ素子２１にｓｈｉｆｔ（Ｈ１）〜ｓｈｉｆｔ（Ｈ６）が出力されると、第１スイッチ素子２１が順次閉じ、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が電流となって対応する第１積分回路２３に順次出力される。
第１積分回路２３には、制御回路からリセット信号ΦＨｒｅｓｅｔが入力されている（図２３Ｄ参照）。リセット信号ΦＨｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が容量素子２５に蓄積されて、蓄積された電荷量に応じた電圧Ｈ１ｏｕｔ，Ｈ２ｏｕｔがそれぞれの第１積分回路２３から順次出力される（図２３Ｉ及び２３Ｊ参照）。なお、第１積分回路２３は、リセット信号ΦＨｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子２６を閉じて容量素子２５を初期化する。
制御回路から第２シフトレジスタ３３２にスタート信号ΦＶｓｔが入力されると（図２４Ａ参照）、信号ΦＶ２の立ち上がりから信号ΦＶ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（Ｖ１）〜ｓｈｉｆｔ（Ｖ６）が順次出力される（図２４Ｂ、図２４Ｃ、及び図２４Ｅ〜図２４Ｈ参照）。第２シフトレジスタ３２から対応する第２スイッチ素子３１にｓｈｉｆｔ（Ｖ１）〜ｓｈｉｆｔ（Ｖ６）が出力されると、第２スイッチ素子３１が順次閉じ、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が電流となって対応する第２積分回路３３に順次出力される。
第２積分回路３３には、制御回路からリセット信号ΦＶｒｅｓｅｔが入力されている（図２４Ｄ参照）。リセット信号ΦＶｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が容量素子３５に蓄積されて、蓄積された電荷量に応じた電圧Ｖ１ｏｕｔ，Ｖ２ｏｕｔがそれぞれの第２積分回路３３から順次出力される（図２４Ｉ及び２４Ｊ参照）。なお、第２積分回路３３は、リセット信号ΦＶｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子３６を閉じて容量素子３５を初期化する。
以上のように、本実施形態の撮像装置３０１においては、撮像ブロックＢ１１〜Ｂ２２（光感応領域１０）が２次元配列されているので、極めて簡素な構成にて、入射した光の輝度プロファイルを高速に検出することができる。
次に、図２５及び図２６に基づいて、本実施形態に係る距離画像取得装置について説明する。図２５及び図２６は、距離画像取得装置を示す概略構成図である。
本実施形態に係る距離画像取得装置４０１は、図２５に示されるように、上記撮像装置３０１が所定の間隔を有して一対配置されている。被測定物４０３の画像は、一対の撮像装置３０１により取り込まれる。撮像装置３０１は、撮像領域３０１ａにおいて撮像ブロック（光感応領域１０）をＰ×Ｑ配置としている。また、各撮像ブロック（光感応領域１０）内の画素をＭ×Ｎ配置として構成している。ここで、パラメータｐを１以上Ｐ以下の任意の整数とし、パラメータｑを１以上Ｑ以下の任意の整数とする。
一対の光学レンズ４０５は、２つの撮像装置３０１の前方に配置されている。光軸１は、被測定物４０３が基準平面４０７上にあるときにそれぞれの撮像装置３０１の撮像領域３０１ａにおける同じ位置に被測定物４０３の像が映るように、基準平面４０７の中心で交わっている。
基準平面４０７に対する被測定物４０３の高さＨは、視差量Ｐに対して下記（１）式にて求められる。
Ｈ＝Ｗ＊Ｐ／（Ｃ＋Ｐ−Ｌ） … （１）
ここで、「Ｗ」は光学レンズ４０５と被測定物４０３との距離であり、「Ｌ」は光学レンズ４０５間の距離であり、「Ｃ」は撮像装置３０１における撮像領域３０１ａの中心間距離である。なお、撮像装置３０１における撮像ブロック毎の視差量は、位相限定相関法（Ｐｈａｓｅ−ｏｎｌｙ Ｃｏｒｒｅｌａｔｉｏｎ：ＰＯＣ）等を用いることにより求めることができる。
また、距離画像取得装置４０１は、図２６に示されるように、距離画像を取得するための演算回路部４１０を有している。演算回路部４１０には、撮像装置３０１における各第１積分回路（図示せず）からの出力Ｈｐｏｕｔ，及び各第２積分回路（図示せず）からの出力Ｖｑｏｕｔが入力されている。この演算回路部４１０は、視差量抽出手段としての視差量抽出部４１１と、距離演算手段としての距離演算部４１３と、距離画像生成手段としての距離画像生成部４１５とを有している。
視差量抽出部４１１は、撮像装置３０１における上記各第１積分回路２３からの出力Ｈｐｏｕｔ，及び上記各第２積分回路３３からの出力Ｖｑｏｕｔに基づいて、撮像ブロック毎における視差量を抽出する。このとき、上記位相限定相関法を用いることができる。距離演算部４１３は、視差量抽出部４１１にて抽出された視差量に基づいて、撮像ブロック毎における被測定物４０３までの距離を演算する。距離画像生成部４１５は、距離演算部４１３にて演算された距離に基づいて、距離画像を生成する。
以上のように、本実施形態の距離画像取得装置４０１においては、各撮像装置３０１に含まれる撮像ブロック（光感応領域１０）毎において距離画像を得るために扱うデータ量が極めて少なくてすむ。この結果、距離画像を取得するための演算速度を低く抑えて、低消費電流化及び低発熱化を図ることができる。
本発明は、前述した実施形態に限定されるものではない。たとえば、シフトレジスタを用いる代わりに、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を均一な抵抗線で接続して、光の入射に伴って発生した電荷を抵抗線に流れ込んだ位置と当該抵抗線それぞれの端部との距離に反比例するように抵抗分割して抵抗線の端部から取り出し、当該端部からの電流出力に基づいて光の入射位置を求めるようにしてもよい。
また、前述した実施形態においては、１画素を複数の光感応部分で構成しているが、１画素を一つの光感応部分で構成してもよい。たとえば、図２０に示されるように、光感応領域１０は、第１の方向にわたって互いに電気的に接続される複数の第１光感応部分１２ｍｎと第２の方向にわたって互いに電気的に接続される複数の第２光感応部分１３ｍｎとを含み、複数の第１光感応部分１２ｍｎと複数の第２光感応部分１３ｍｎとは２次元的に混在した状態で同一面内にて配列してもよい。この場合、第１光感応部分１２ｍｎと第２光感応部分１３ｍｎとは市松模様状に配列しており、第１光感応部分１２ｍｎと第２光感応部分１３ｍｎとは第１の方向及び第２の方向において交互に配列している。なお、市松模様状に配列する代わりに、図８に示されるようなハニカム状に配列してもよい。
産業上の利用可能性
本発明の光検出装置及び撮像装置は、距離画像取得装置に利用できる。また、本発明の距離画像取得装置は、部品外観検査装置や部品形状認識装置に利用できる。
【図面の簡単な説明】
図１は、本実施形態に係る光検出像装置を示す概念概略構成図である。
図２は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
図４は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図５は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図６は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図７は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図８は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図９は、本実施形態に係る光検出装置に含まれる第１信号処理回路を示す概略構成図である。
図１０は、本実施形態に係る光検出装置に含まれる第２信号処理回路を示す概略構成図である。
図１１Ａは、第１シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。
図１１Ｂは、第１シフトレジスタに入力される信号の経時的変化を示すグラフである。
図１１Ｃは、第１シフトレジスタに入力される信号の経時的変化を示すグラフである。
図１１Ｄは、第１積分回路に入力されるリセット信号の経時的変化を示すグラフである。
図１１Ｅは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１１Ｆは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１１Ｇは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１１Ｈは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１１Ｉは、第１信号処理回路から出力される電圧の経時的変化を示すグラフである。
図１２Ａは、第２シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。
図１２Ｂは、第２シフトレジスタに入力される信号の経時的変化を示すグラフである。
図１２Ｃは、第２シフトレジスタに入力される信号の経時的変化を示すグラフである。
図１２Ｄは、第２積分回路に入力されるリセット信号の経時的変化を示すグラフである。
図１２Ｅは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１２Ｆは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１２Ｇは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１２Ｈは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１２Ｉは、第２信号処理回路から出力される電圧の経時的変化を示すグラフである。
図１３は、本実施形態に係る光検出装置に含まれる第１信号処理回路の変形例を示す概略構成図である。
図１４は、本実施形態に係る光検出装置に含まれる第２信号処理回路の変形例を示す概略構成図である。
図１５は、第１信号処理回路の変形例に含まれる第１積分回路の回路図である。
図１６は、第１信号処理回路の変形例に含まれる第１ＣＤＳ回路の回路図である。
図１７は、第１信号処理回路の変形例に含まれる第１Ｓ／Ｈ回路の回路図である。
図１８は、第１信号処理回路の変形例に含まれる第１最大値検出回路の回路図である。
図１９は、第１信号処理回路の変形例に含まれる第１Ａ／Ｄ変換回路の回路図である。
図２０は、本実施形態に係る光検出装置の変形例を示す概念構成図である。
図２１は、本実施形態に係る撮像装置を示す概念概略構成図である。
図２２は、本実施形態に係る撮像装置を示す概念概略構成図である。
図２３Ａは、第１シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。
図２３Ｂは、第１シフトレジスタに入力される信号の経時的変化を示すグラフである。
図２３Ｃは、第１シフトレジスタに入力される信号の経時的変化を示すグラフである。
図２３Ｄは、各第１積分回路に入力されるリセット信号の経時的変化を示すグラフである。
図２３Ｅは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２３Ｆは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２３Ｇは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２３Ｈは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２３Ｉは、第１積分回路から出力される電圧の経時的変化を示すグラフである。
図２３Ｊは、第１積分回路から出力される電圧の経時的変化を示すグラフである。
図２４Ａは、第２シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。
図２４Ｂは、第２シフトレジスタに入力される信号の経時的変化を示すグラフである。
図２４Ｃは、第２シフトレジスタに入力される信号の経時的変化を示すグラフである。
図２４Ｄは、各第２積分回路に入力されるリセット信号の経時的変化を示すグラフである。
図２４Ｅは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２４Ｆは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２４Ｇは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２４Ｈは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２４Ｉは、第２積分回路から出力される電圧の経時的変化を示すグラフである。
図２４Ｊは、第２積分回路から出力される電圧の経時的変化を示すグラフである。
図２５は、本実施形態に係る距離画像取得装置を示す概念概略構成図である。
図２６は、本実施形態に係る距離画像取得装置を示す概念概略構成図である。
本発明は、光が入射した２次元位置を検出する光検出装置、当該光検出装置を用いた撮像装置、及び当該撮像装置を用いた距離画像取得装置に関するものである。
背景技術
従来における光検出装置においては、ＭＯＳ型イメージセンサ等の固体撮像素子を用いて、撮像により得られた画像データを画像メモリに取り込み、画像処理して２次元位置を検出するのが一般的である。
発明の開示
しかしながら、上述した従来の技術においては、得られた画像データを格納する画像メモリが必要となることから、装置構成が複雑なものになってしまう。また、画像データを画像メモリに格納した後に演算処理を行って２次元位置を検出するため、２次元位置の検出処理に時間がかかってしまう。
本発明は上述の点に鑑みてなされたもので、第１の目的は、２次元位置の検出処理の高速化および構成の簡素化を図ることが可能な光検出装置を提供することにある。
第２の目的は、上記光検出装置を用いることで、２次元位置の検出処理の高速化および構成の簡素化を図ることが可能な撮像装置を提供することである。
第３の目的は、上記撮像装置を用いることで、距離画像を取得するための演算速度を低く抑えて、低消費電流化及び低発熱化を図ることが可能な距離画像取得装置を提供することである。
上述した第１の目的を達成するため、本発明に係る光検出装置は、画素が２次元配列された光感応領域を有する光検出装置であって、各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで１画素が構成されており、２次元配列における第１の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、２次元配列における第２の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されていることを特徴としている。
本発明に係る光検出装置では、１つの画素に入射した光は当該画素を構成する複数の光感応部分それぞれにおいて検出されて、光強度に応じた電流が光感応部分毎に出力される。そして、一方の光感応部分同士が２次元配列における第１の方向に配列された複数の画素にわたって電気的に接続されているので、一方の光感応部分からの電流出力は第１の方向に送られる。また、他方の光感応部分同士が２次元配列における第２の方向に配列された複数の画素にわたって電気的に接続されているので、他方の光感応部分からの電流出力は第２の方向に送られる。このように、一方の光感応部分からの電流出力は第１の方向に送られるとともに、他方の光感応部分からの電流出力は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、１画素に複数の光感応部分を配設するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は、光入射方向から見て略三角形状を呈しており、１画素において互いに一辺が隣接して形成されていることが好ましい。このように構成した場合、複数の光感応部分を１画素内に配設する際に、各光感応部分の面積が減少するのを抑制することができる。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は、光入射方向から見て略長方形状を呈しており、１画素において長辺が隣接して形成されていることが好ましい。このように構成した場合、複数の光感応部分を１画素内に配設する際に、各光感応部分の面積が減少するのを抑制することができる。
また、第１の方向に配列された複数の画素にわたって一方の光感応部分同士を電気的に接続するための配線が、画素間を第１の方向に延びて設けられており、第２の方向に配列された複数の画素にわたって他方の光感応部分同士を電気的に接続するための配線が、画素間を第２の方向に延びて設けられていることが好ましい。このように構成した場合、それぞれの配線により光感応部分への光の入射を妨げられることはなく、検出感度の低下を抑制できる。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は１画素あたり４分割されており、その分割されている境界に、第１の方向に配列された複数の画素にわたって一方の光感応部分同士を電気的に接続するための配線と第２の方向に配列された複数の画素にわたって他方の光感応部分同士を電気的に接続するための配線とが設けられており、１画素あたり４分割された第２導電型半導体領域は、対角同士が配線に接続されていることが好ましい。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は、光入射方向から見て４角形以上の多角形状を呈しており、１画素において１辺が隣接して形成されていることが好ましい。このように構成した場合、複数の光感応部分を１画素内に配設する際に、各光感応部分の面積が減少するのを抑制することができる。また、各光感応部分の面積に対する周囲長は減ることとなり、単位面積当たりに換算した暗電流が低減される。
また、一方の光感応部分の第２導電型半導体領域と他方の光感応部分の第２導電型半導体領域とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されていることが好ましい。このように構成した場合、第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群及び第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群において、各光感応部分群の中心部分に対応する光感応部分が集中することとなり、解像度を向上することができる。
また、第２導電型半導体領域は、光入射方向から見てハニカム状に配列されていることが好ましい。このように構成した場合、複数の光感応部分を１画素内に配設する際に、各光感応部分の面積が減少するのをより一層抑制することができる。また、幾何学的対称性が高く、第２導電型半導体領域を形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。
また、第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群からの電流出力を第２の方向に順次読み出すための第１シフトレジスタと、第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群からの電流出力を第１の方向に順次読み出すための第２シフトレジスタと、第１シフトレジスタにより順次読み出される各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧値に変換して出力する第１積分回路と、第２シフトレジスタにより順次読み出される各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧値に変換して出力する第２積分回路と、を更に有していることが好ましい。このように構成した場合、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
また、第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する第１積分回路と、第１積分回路に対応して設けられ、対応する第１積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第１ＣＤＳ回路（相関二重サンプリング；Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）と、第１ＣＤＳ回路に対応して設けられ、対応する第１ＣＤＳ回路から出力される電圧出力を保持して出力する第１サンプルアンドホールド回路と、第１サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第１最大値検出回路と、第１サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を第１最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を電圧出力に変換して、当該電圧値を出力する第２積分回路と、第２積分回路に対応して設けられ、対応する第２積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第２ＣＤＳ回路と、第２ＣＤＳ回路に対応して設けられ、対応する第２ＣＤＳ回路から出力される電圧出力を保持して出力する第２サンプルアンドホールド回路と、第２サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第２最大値検出回路と、第２サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を第２最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に有していることが好ましい。このように構成した場合、第１積分回路及び第２積分回路それぞれが積分動作ごとに異なるノイズばらつきを有していても、第１ＣＤＳ回路及び第２ＣＤＳ回路によりノイズ誤差が解消される。また、光感応部分に入射する光強度が大きいときのみならず、光強度が小さくてもＡ／Ｄ変換の分解能が優れたものとなる。この結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度にて得ることができる。
また、上述した第１の目的を達成するため、本発明に係る光検出装置は、光感応領域を有する光検出装置であって、光感応領域は、第１の方向にわたって互いに電気的に接続される複数の第１光感応部分と第１の方向に交差する第２の方向にわたって互いに電気的に接続される複数の第２光感応部分とを含み、複数の第１光感応部分と複数の第２光感応部分とは２次元的に混在した状態で同一面内にて配列されていることを特徴としている。
本発明に係る光検出装置では、光感応領域に入射した光はいずれかの第１光感応部分及び第２光感応部分において検出されて、光強度に応じた電流が各光感応部分毎に出力される。そして、第１光感応部分同士が第１の方向にわたって電気的に接続されているので、第１光感応部分からの電流出力は第１の方向に送られる。また、第２光感応部分同士が第２の方向にわたって電気的に接続されているので、第２光感応部分からの電流出力は第２の方向に送られる。このように、第１光感応部分からの電流出力は第１の方向に送られるとともに、第２光感応部分からの電流出力は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、複数の第１光感応部分と複数の第２光感応部分とを２次元的に混在した状態で同一面内にて配列するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
また、複数の第１光感応部分と複数の第２光感応部分とは、第１の方向あるいは第２の方向において交互に配列されていることが好ましい。このように構成した場合、複数の第１光感応部分と複数の第２光感応部分とを２次元的に混在した状態で同一面内にて配列させる際に、各光感応部分の面積が減少するのを抑制することができる。
また、複数の第１光感応部分と複数の第２光感応部分とは、第１の方向と第２の方向とに交差する第３の方向において交互に配列されていることが好ましい。このように構成した場合、第１の方向にわたって互いに電気的に接続された第１光感応部分群及び第２の方向にわたって互いに電気的に接続された第２光感応部分群において、各光感応部分群の中心部分に対応する光感応部分が集中することとなり、解像度を向上することができる。
また、各光感応部分は、光入射方向から見てハニカム状に配列されていることが好ましい。このように構成した場合、複数の第１光感応部分と複数の第２光感応部分とを２次元的に混在した状態で同一面内にて配列させる際に、各光感応部分の面積が減少するのをより一層抑制することができる。また、幾何学的対称性が高く、第２導電型半導体領域を形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。
また、各光感応部分は、第１導電型の半導体からなる半導体基板部分と、半導体基板部分に形成された第２導電型半導体領域とを含み、第２導電型半導体領域は、光入射方向から見て略多角形状を呈しており、互いに１辺が隣接して形成されていることが好ましい。このように構成した場合、複数の第１光感応部分と複数の第２光感応部分とを２次元的に混在した状態で同一面内にて配列させる際に、各光感応部分の面積が減少するのを抑制することができる。なお、第２導電型半導体領域の形状を４角形以上の多角形状とした場合、各光感応部分の面積に対する周囲長が減ることとなり、単位面積当たりに換算した暗電流が低減される。
また、第１光感応部分同士を電気的に接続するための配線が、各光感応部分間を第１の方向に延びて設けられており、第２光感応部分同士を電気的に接続するための配線が、各光感応部分間を第２の方向に延びて設けられていることが好ましい。このように構成した場合、それぞれの配線により光感応部分への光の入射を妨げられることはなく、検出感度の低下を抑制できる。
また、第１の方向にわたって互いに電気的に接続された第１光感応部分群からの電流出力を第２の方向に順次読み出すための第１シフトレジスタと、第２の方向にわたって互いに電気的に接続された第２光感応部分群からの電流出力を第１の方向に順次読み出すための第２シフトレジスタと、第１シフトレジスタにより順次読み出される各第１光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第１積分回路と、第２シフトレジスタにより順次読み出される各第２光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第２積分回路と、を更に有していることが好ましい。このように構成した場合、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
また、第１の方向にわたって互いに電気的に接続された第１光感応部分群に対応して設けられ、対応する第１光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する第１積分回路と、第１積分回路に対応して設けられ、対応する第１積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第１ＣＤＳ回路と、第１ＣＤＳ回路に対応して設けられ、対応する第１ＣＤＳ回路から出力される電圧出力を保持して出力する第１サンプルアンドホールド回路と、第１サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第１最大値検出回路と、第１サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を第１最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、第２の方向にわたって互いに電気的に接続された第２光感応部分群に対応して設けられ、対応する第２光感応部分群からの電流出力を電圧出力に変換して、当該電圧値を出力する第２積分回路と、第２積分回路に対応して設けられ、対応する第２積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第２ＣＤＳ回路と、第２ＣＤＳ回路に対応して設けられ、対応する第２ＣＤＳ回路から出力される電圧出力を保持して出力する第２サンプルアンドホールド回路と、第２サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第２最大値検出回路と、第２サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を第２最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に有していることが好ましい。このように構成した場合、第１積分回路及び第２積分回路それぞれが積分動作ごとに異なるノイズばらつきを有していても、第１ＣＤＳ回路及び第２ＣＤＳ回路によりノイズ誤差が解消される。また、光感応部分に入射する光強度が大きいときのみならず、光強度が小さくてもＡ／Ｄ変換の分解能が優れたものとなる。この結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度にて得ることができる。
上述した第２の目的を達成するため、本発明に係る撮像装置は、上記光検出装置が２次元配列されていることを特徴としている。
本発明に係る光検出装置では、上記光検出装置が２次元配列されているので、極めて簡素な構成にて、入射した光の輝度プロファイルを高速に検出することができる。
また、２次元配列における第２の方向に配列された複数の上記光検出装置からなる光検出装置群毎において、第１の方向に配列された複数の画素間にわたって電気的に接続された一方の光感応部分群からの電流出力を第２の方向に順次読み出すための第１シフトレジスタと、第２の方向に配列された複数の光検出装置からなる光検出装置群毎に設けられ、第１シフトレジスタにより順次読み出される各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第１積分回路と、２次元配列における第１の方向に配列された複数の光検出装置からなる光検出装置群毎において、第２の方向に配列された複数の画素間にわたって電気的に接続された他方の光感応部分群からの電流出力を第１の方向に順次読み出すための第２シフトレジスタと、第１の方向に配列された複数の光検出装置からなる光検出装置群毎に設けられ、第２シフトレジスタにより順次読み出される各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第２積分回路と、を更に有していることが好ましい。
上述した第３の目的を達成するため、本発明に係る距離画像取得装置は、上記撮像装置が所定の間隔を有して一対配置されており、第１積分回路及び第２積分回路からの電圧出力に基づいて、光検出装置毎における視差量を抽出する視差量抽出手段と、視差量抽出手段にて抽出された視差量に基づいて、光検出装置毎における被測定物までの距離を演算する距離演算手段と、距離演算手段にて演算された距離に基づいて、距離画像を生成する距離画像生成手段と、を有していることを特徴としている。
本発明に係る距離画像取得装置では、撮像装置に含まれる光検出装置毎において距離画像を得るために扱うデータ量が極めて少なくてすむ。この結果、距離画像を取得するための演算速度を低く抑えて、低消費電流化及び低発熱化を図ることができる。
発明を実施するための最良の形態
本発明の実施形態に係る光検出装置について図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。以下では、パラメータＭおよびＮそれぞれを２以上の整数とする。また、特に明示しない限りは、パラメータｍを１以上Ｍ以下の任意の整数とし、パラメータｎを１以上Ｎ以下の任意の整数とする。
図１は、本実施形態に係る光検出装置を示す概念構成図である。本実施形態に係る光検出装置１は、図１に示されるように、光感応領域１０と、第１信号処理回路２０と、第２信号処理回路３０とを有している。
光感応領域１０は、画素１１ｍｎがＭ行Ｎ列に２次元配列されている。１画素は、各々に入射した光の強度に応じた電流を出力する光感応部分１２ｍｎ（第１光感応部分）及び光感応部分１３ｍｎ（第２光感応部分））を同一面内にて隣接して配設することで構成されている。これにより、光感応領域１０において、光感応部分１２ｍｎと光感応部分１３ｍｎとは２次元的に混在した状態で同一面内にて配列されることとなる。
２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって、当該各画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎのうち一方の光感応部分１２ｍｎ同士（たとえば、一方の光感応部分１２１１〜１２１Ｎ）が互いに電気的に接続されている。また、２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって、当該各画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎのうち他方の光感応部分１３ｍｎ同士（たとえば、他方の光感応部分１３１１〜１３Ｍ１）が互いに電気的に接続されている。
ここで、図２及び図３に基づいて、光感応領域１０の構成について説明する。図２は、光検出装置に含まれる光感応領域の一例を示す平面図であり、図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。なお、図２においては、保護層４８の図示を省略している。
光感応領域１０は、Ｐ型（第１導電型）の半導体からなる半導体基板４０と、当該半導体基板４０の表層に形成されたＮ型（第２導電型）の半導体領域４１，４２とを含んでいる。これにより、各光感応部分１２ｍｎ，１３ｍｎは半導体基板４０部分と一組の第２導電型半導体領域４１，４２とを含み、フォトダイオードが構成されることとなる。第２導電型半導体領域４１，４２は、図２に示されるように、光入射方向から見て略三角形状を呈しており、１画素において２つの領域４１，４２が互いに一辺が隣接して形成されている。半導体基板４０は、接地電位とされている。なお、光感応領域１０は、Ｎ型の半導体からなる半導体基板と、当該半導体基板の表層に形成されたＰ型の半導体領域とを含んで構成されていてもよい。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、図２から分かるように、第１の方向及び第２の方向において交互に配列されている。また、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第１の方向と第２の方向とに交差する（たとえば、４５°にて交差する）第３の方向及び第４の方向において交互に配列されている。
半導体基板４０と領域４１，４２の上には第１絶縁層４３が形成され、この第１絶縁層４３に形成されたスルーホールを介して第１配線４４が一方の領域４１に電気的に接続されている。また、第１絶縁層４３に形成されたスルーホールを介して電極４５が他方の領域４２に電気的に接続されている。
第１絶縁層４３の上には第２絶縁層４６が形成され、この第２絶縁層４６に形成されたスルーホールを介して第２配線４７が電極４５に電気的に接続されている。これにより、他方の領域４２は、電極４５を介して第２配線４７に電気的に接続されることになる。
第２絶縁層４６の上には保護層４８が形成されている。第１絶縁層４３、第２絶縁層４６及び保護層４８は、ＳｉＯ２又はＳｉＮ等からなる。第１配線４４、電極４５及び第２配線４７は、Ａｌ等の金属からなる。
第１配線４４は、各画素１１ｍｎにおける一方の領域４１を第１の方向にわたって電気的に接続するものであって、画素１１ｍｎ間を第１の方向に延びて設けられている。このように、各画素１１ｍｎにおける一方の領域４１を第１配線４４で接続することにより、２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって一方の光感応部分１２ｍｎ同士（たとえば、一方の光感応部分１２１１〜１２１Ｎ）が電気的に接続されて、光感応領域１０において第１の方向に長く延びる光感応部が構成される。この第１の方向に長く延びる光感応部はＭ列形成されることになる。
第２配線４７は、各画素１１ｍｎにおける他方の領域４２を第２の方向にわたって電気的に接続するものであって、画素１１ｍｎ間を第２の方向に延びて設けられている。このように、各画素１１ｍｎにおける他方の領域４２を第２配線４７で接続することにより、２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって他方の光感応部分１３ｍｎ同士（たとえば、他方の光感応部分１３１１〜１３Ｍ１）が電気的に接続されて、光感応領域１０において第２の方向に長く延びる光感応部が構成される。この第２の方向に長く延びる光感応部はＮ行形成されることになる。
また、光感応領域１０においては、上述した第１の方向に長く延びるＭ列の光感応部と第２の方向に長く延びるＮ行の光感応部とが同一面上に形成されることになる。
領域４１，４２の形状は、図２に示された略三角形状のものに限られず、図４〜図８に示されるように、他の形状であってもよい。
図４に示された第２導電型半導体領域（光感応部分）は、光入射方向から見て長方形状を呈しており、１画素において２つの領域４１，４２が互いに長辺が隣接して形成されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第２の方向において交互に配列されている。図４に示されるように、１画素あたり第１の方向と第２の方向の第２導電型半導体領域の面積が異なっていても、画素間で夫々の方向ごとに一定であればよい。すなわち、同一の方向に延びる全ての配線で各々に接続されている光感応領域の総面積が同じであればよい。
図５に示された第２導電型半導体領域（光感応部分）は、略三角形状を呈した一方の領域４１が第１の方向に連続して形成されている。他方の領域４２は略三角形状を呈しており、各画素１１ｍｎ間で独立して形成されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第２の方向において交互に配列されている。なお、一方の領域４１を第１の方向に連続して形成した場合、必ずしも第１配線４４を設ける必要はないが、直列抵抗の増加に伴って読み出し速度が低下することが考えられることから、第１配線４４にて各領域４１を電気的に接続するのが好ましい。
図６に示された第２導電型半導体領域（光感応部分）は、１画素あたり４つの領域４１ａ，４１ｂ，４２ａ，４２ｂからなり、対角に位置する領域を対として、第１配線４４あるいは第２配線４７にて電気的に接続されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第１の方向及び第２の方向において交互に配列されている。また、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第３の方向及び第４の方向において交互に配列されている。
図７に示された第２導電型半導体領域（光感応部分）は、２つの櫛状の領域４１，４２がお互い噛み合うように形成されている。
図８に示された第２導電型半導体領域（光感応部分）は、光入射方向から見て４角形以上の多角形状（たとえば８角形状）を呈しており、１画素において１辺が隣接して形成されている。そして、領域４１と領域４２とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されており、光入射方向から見てハニカム状に配列されている。すなわち、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第３の方向及び第４の方向において交互に配列されている。
続いて、図９及び図１０に基づいて、第１信号処理回路２０及び第２信号処理回路３０の構成について説明する。図９は、第１信号処理回路を示す概略構成図であり、図１０は、第２信号処理回路を示す概略構成図である。
第１信号処理回路２０は、光感応領域１０に入射した光の第２の方向での輝度プロファイルを示す電圧Ｈｏｕｔを出力する。第２信号処理回路３０は、光感応領域１０に入射した光の第１の方向での輝度プロファイルを示す電圧Ｖｏｕｔを出力する。第１信号処理回路２０及び第２信号処理回路３０は、同じタイミングにて動作させてもよく、時系列順で独立して動作させてもよい。
第１信号処理回路２０は、図９に示されるように、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群（一方の第２導電型半導体領域４１からなり、第１の方向に長く延びるＭ列の光感応部）に対応して設けられた第１スイッチ素子２１と、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群からの電流を第２の方向に順次読み出すための第１シフトレジスタ２２と、第１シフトレジスタ２２により順次読み出される各一方の光感応部分１２ｍｎ群からの電流を順次入力し、その電流を電圧に変換して出力する第１積分回路２３とを含んでいる。
第１スイッチ素子２１は、第１シフトレジスタ２２から出力される信号ｓｈｉｆｔ（Ｈｍ）により制御されて順次閉じられる。第１スイッチ素子２１を閉じることにより、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群に蓄積された電荷が電流となって、第１配線４４及び第１スイッチ素子２１を介して第１積分回路２３に出力される。第１シフトレジスタ２２は、制御回路（図示せず）から出力される信号ΦＨ１，ΦＨ２，ΦＨｓｔによりその動作が制御されて、第１スイッチ素子２１を順次閉じる。
第１積分回路２３は、第１の方向に配列された複数の１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群からの電流出力を入力し、入力した電流出力の電荷を増幅するアンプ２４と、アンプ２４の入力端子に一方の端子が接続され、アンプ２４の出力端子に他方の端子が接続された容量素子２５と、アンプ２４の入力端子に一方の端子が接続され、アンプ２４の出力端子に他方の端子が接続され、制御回路から出力されるリセット信号ΦＨｒｅｓｅｔが有意の場合には「ＯＮ」状態となり、リセット信号ΦＨｒｅｓｅｔが非有意の場合には「ＯＦＦ」状態となるスイッチ素子２６とを有している。
第１積分回路２３は、スイッチ素子２６が「ＯＮ」状態であるときには、容量素子２５を放電して初期化する。一方、第１積分回路２３は、スイッチ素子２６が「ＯＦＦ」状態であるときには、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群から入力端子に入力した電荷を容量素子２５に蓄積して、その蓄積された電荷に応じた電圧Ｈｏｕｔを出力端子から出力する。
第２信号処理回路３０は、図１０に示されるように、第２の方向に配列された複数の１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群（他方の第２導電型半導体領域４２からなり、第２の方向に長く延びるＮ行の光感応部）に対応して設けられた第２スイッチ素子３１と、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群からの電流を第１の方向に順次読み出すための第２シフトレジスタ３２と、第２シフトレジスタ３２により順次読み出される各他方の光感応部分１３ｍｎ群からの電流を順次入力し、その電流を電圧に変換して出力する第２積分回路３３とを含んでいる。
第２スイッチ素子３１は、第２シフトレジスタ３２から出力される信号ｓｈｉｆｔ（Ｖｎ）により制御されて順次閉じられる。第２スイッチ素子３１を閉じることにより、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群に蓄積された電荷が電流となって、第２配線４７及び第２スイッチ素子３１を介して第２積分回路３３に出力される。第２シフトレジスタ３２は、制御回路から出力される信号ΦＶ１，ΦＶ２，ΦＶｓｔによりその動作が制御されて、第２スイッチ素子３１を順次閉じる。
第２積分回路３３は、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群からの電流出力を入力し、入力した電流出力の電荷を増幅するアンプ３４と、アンプ３４の入力端子に一方の端子が接続され、アンプ３４の出力端子に他方の端子が接続された容量素子３５と、アンプ３４の入力端子に一方の端子が接続され、アンプ３４の出力端子に他方の端子が接続され、制御回路から出力されるリセット信号ΦＶｒｅｓｅｔが有意の場合には「ＯＮ」状態となり、リセット信号ΦＶｒｅｓｅｔが非有意の場合には「ＯＦＦ」状態となるスイッチ素子３６とを有している。
第２積分回路３３は、スイッチ素子３６が「ＯＮ」状態であるときには、容量素子３５を放電して初期化する。一方、第２積分回路３３は、スイッチ素子３６が「ＯＦＦ」状態であるときには、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群から入力端子に入力した電荷を容量素子３５に蓄積して、その蓄積された電荷に応じた電圧Ｖｏｕｔを出力端子から出力する。
続いて、図１１Ａ〜図１１Ｉ及び図１２Ａ〜図１２Ｉに基づいて、第１信号処理回路２０及び第２信号処理回路３０の動作について説明する。図１１Ａ〜図１１Ｉは、第１信号処理回路の動作を説明するためのタイミングチャートであり、図１２Ａ〜図１２Ｉは、第２信号処理回路の動作を説明するためのタイミングチャートである。
制御回路から第１シフトレジスタ２２にスタート信号ΦＨｓｔが入力されると（図１１Ａ参照）、信号ΦＨ２の立ち上がりから信号ΦＨ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（Ｈｍ）が順次出力される（図１１Ｂ、図１１Ｃ、及び図１１Ｅ〜図１１Ｈ参照）。第１シフトレジスタ２２から対応する第１スイッチ素子２１にｓｈｉｆｔ（Ｈｍ）が出力されると、第１スイッチ素子２１が順次閉じ、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が電流となって第１積分回路２３に順次出力される。
第１積分回路２３には、制御回路からリセット信号ΦＨｒｅｓｅｔが入力されている（図１１Ｄ参照）。リセット信号ΦＨｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が容量素子２５に蓄積されて、蓄積された電荷量に応じた電圧Ｈｏｕｔが第１積分回路２３から順次出力される（図１１Ｉ参照）。なお、第１積分回路２３は、リセット信号ΦＨｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子２６を閉じて容量素子２５を初期化する。
このように、第１信号処理回路２０からは、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群にて蓄積されて電荷（電流）に対応した電圧Ｈｏｕｔが、対応する一方の光感応部分１２ｍｎ群毎に順次時系列データとして出力される。この時系列データは、第２の方向での輝度プロファイルを示すものである。
制御回路から第２シフトレジスタ３２にスタート信号ΦＶｓｔが入力されると（図１２Ａ参照）、信号ΦＶ２の立ち上がりから信号ΦＶ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（Ｖｎ）が順次出力される（図１２Ｂ、図１２Ｃ、及び図１２Ｅ〜図１２Ｈ参照）。第２シフトレジスタ３２から対応する第２スイッチ素子３１にｓｈｉｆｔ（Ｖｎ）が出力されると、第２スイッチ素子３１が順次閉じ、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が電流となって第２積分回路３３に順次出力される。
第２積分回路３３には、制御回路からリセット信号ΦＶｒｅｓｅｔが入力されている（図１２Ｄ参照）。リセット信号ΦＶｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が容量素子３５に蓄積されて、蓄積された電荷量に応じた電圧Ｖｏｕｔが第２積分回路３３から順次出力される（図１２Ｉ参照）。なお、第２積分回路３３は、リセット信号ΦＶｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子３６を閉じて容量素子３５を初期化する。
このように、第２信号処理回路３０からは、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群にて蓄積されて電荷（電流）に対応した電圧Ｖｏｕｔが、対応する他方の光感応部分１３ｍｎ群毎に順次時系列データとして出力される。この時系列データは、第１の方向での輝度プロファイルを示すものである。
以上のように、本実施形態の光検出装置１においては、１つの画素１１ｍｎに入射した光は当該画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎそれぞれに、光強度に応じた電流が光感応部分１２ｍｎ，１３ｍｎ毎に出力される。そして、一方の光感応部分１２ｍｎ同士が２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって電気的に接続されているので、一方の光感応部分１２ｍｎから出力された電流は第１の方向に送られる。また、他方の光感応部分１３ｍｎ同士が２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって電気的に接続されているので、他方の光感応部分１３ｍｎから出力された電流は第２の方向に送られる。このように、一方の光感応部分１２ｍｎから出力された電流は第１の方向に送られるとともに、他方の光感応部分１３ｍｎから出力された電流は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、１画素に複数の光感応部分１２ｍｎ，１３ｍｎを配設するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
また、本実施形態の光検出装置１において、各光感応部分１２ｍｎ，１３ｍｎは、半導体基板４０部分と第２導電型半導体領域４１，４２とを含み、第２導電型半導体領域４１，４２は、光入射方向から見て略三角形状を呈しており、１画素において互いに一辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎを１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）の面積が減少するのを抑制することができる。
また、本実施形態の光検出装置１において、第２導電型半導体領域４１，４２は、光入射方向から見て略長方形状を呈しており、１画素において長辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎを１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）の面積が減少するのを抑制することができる。
また、本実施形態の光検出装置１において、第２導電型半導体領域４１，４２は、光入射方向から見て４角形以上の多角形状を呈しており、１画素において１辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎの面積が減少するのを抑制することができる。また、各光感応部分１２ｍｎ，１３ｍｎの面積に対する周囲長は減ることとなり、単位面積当たりに換算した暗電流が低減される。なお、４角形以上の多角形状として、菱形形状を採用してもよい。
また、本実施形態の光検出装置１において、第２導電型半導体領域４１，４２とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されている。これにより、一方の光感応部分１２ｍｎ群及び他方の光感応部分１３ｍｎ群において、各光感応部分１２ｍｎ，１３ｍｎ群の中心部分に対応する光感応部分１２ｍｎ，１３ｍｎが集中することとなり、解像度を向上することができる。
また、第２導電型半導体領域４１，４２は、光入射方向から見てハニカム状に配列されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎの面積が減少するのをより一層抑制することができる。また、幾何学的対称性が高く、第２導電型半導体領域４１，４２（光感応部分１２ｍｎ，１３ｍｎ）を形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。
また、本実施形態の光検出装置１においては、第１配線４４が、画素１１ｍｎ間を第１の方向に延びて設けられており、第２配線４７が、画素１１ｍｎ間を第２の方向に延びて設けられている。これにより、それぞれの配線４４，４７により光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）への光の入射を妨げられることはなく、検出感度の低下を抑制できる。
また、本実施形態の光検出装置１においては、第１シフトレジスタ２２と、第２シフトレジスタ３２と、第１積分回路２３と、第２積分回路３３とを更に有している。これにより、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
次に、図１３及び図１４に基づいて、第１信号処理回路及び第２信号処理回路の変形例の構成について説明する。図１３は、第１信号処理回路の変形例を示す概略構成図であり、図１４は、第２信号処理回路の変形例を示す概略構成図である。
第１信号処理回路１００は、図１３に示されるように、第１積分回路１１０と、第１ＣＤＳ回路１２０と、第１サンプルアンドホールド回路（第１Ｓ／Ｈ回路）１３０と、第１最大値検出回路１４０と、第１シフトレジスタ１５０と、第１スイッチ素子１６０と、第１Ａ／Ｄ変換回路１７０とを有している。
第１積分回路１１０は、第１の方向に配列された複数の１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群（一方の第２導電型半導体領域４１からなり、第１の方向に長く延びるＭ列の光感応部）に対応して設けられ、対応する一方の光感応部分１２ｍｎ群からの電流を電圧に変換して、当該電圧を出力する。第１積分回路１１０は、図１５に示されるように、入力端子と出力端子との間に互いに並列にアンプＡ１、容量素子Ｃ１およびスイッチ素子ＳＷ１が接続されている。第１積分回路１１０は、スイッチ素子ＳＷ１が閉じているときには、容量素子Ｃ１を放電して初期化する。一方、第１積分回路１１０は、スイッチ素子ＳＷ１が開いているときには、入力端子に入力した電荷を容量素子Ｃ１に蓄積して、その蓄積された電荷に応じた電圧を出力端子から出力する。スイッチ素子ＳＷ１は、制御回路（図示せず）から出力されるＲｅｓｅｔ信号に基づいて開閉する。
第１ＣＤＳ回路１２０は、第１積分回路１１０に対応して設けられ、対応する第１積分回路１１０から出力される電圧の値の変化量に応じた値の電圧を出力する。第１ＣＤＳ回路１２０は、図１６に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ２１、結合容量素子Ｃ２１およびアンプＡ２を有している。また、アンプＡ２の入出力間にスイッチ素子ＳＷ２２および積分容量素子Ｃ２２が互いに並列的に接続されている。スイッチ素子ＳＷ２２およびＳＷ２１は、積分容量素子Ｃ２２に電荷を蓄積させるためのスイッチ手段として作用する。第１ＣＤＳ回路１２０は、スイッチ素子ＳＷ２２が閉じているときには、積分容量素子Ｃ２２を放電して初期化する。スイッチ素子ＳＷ２２が開きスイッチ素子ＳＷ２１が閉じているときには、入力端子から結合容量素子Ｃ２１を経て入力した電荷を積分容量素子Ｃ２２に蓄積して、その蓄積された電荷に応じた電圧を出力端子から出力する。スイッチ素子ＳＷ２１は、制御回路から出力されるＣＳＷ２１信号に基づいて開閉する。また、スイッチ素子ＳＷ２２は、制御回路から出力されるＣｌａｍｐ１信号に基づいて開閉する。
第１Ｓ／Ｈ回路１３０は、第１ＣＤＳ回路１２０に対応して設けられ、対応する第１ＣＤＳ回路１２０から出力される電圧を保持して出力する。第１Ｓ／Ｈ回路１３０は、図１７に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ３およびアンプＡ３を有し、スイッチ素子ＳＷ３とアンプＡ３との接続点が容量素子Ｃ３を介して接地されている。第１Ｓ／Ｈ回路１３０は、スイッチ素子ＳＷ３が閉じているときに第１ＣＤＳ回路１２０から出力された電圧を容量素子Ｃ３に記憶し、スイッチ素子ＳＷ３が開いた後も、容量素子Ｃ３の電圧を保持して、その電圧をアンプＡ３を介して出力する。スイッチ素子ＳＷ３は、制御回路から出力されるＨｏｌｄ信号に基づいて開閉する。第１スイッチ素子１６０は、第１シフトレジスタ１５０により制御されて順次に開き、第１Ｓ／Ｈ回路１３０から出力される電圧を第１Ａ／Ｄ変換回路に順次に入力させる。
第１最大値検出回路１４０は、第１Ｓ／Ｈ回路１３０それぞれから出力される電圧の最大値を検出する。第１最大値検出回路１４０は、図１８に示されるように、ＮＭＯＳトランジスタＴ１〜ＴＭ、抵抗器Ｒ１〜Ｒ３および差動アンプＡ４を備える。各トランジスタＴｍのソース端子は接地され、各トランジスタＴｍのドレイン端子は、抵抗器Ｒ３を介して電源電圧Ｖｄｄに接続されるとともに、抵抗器Ｒ１を介して差動アンプＡ４の反転入力端子に接続されている。各トランジスタＴｍのゲート端子は、第１Ｓ／Ｈ回路１３０の出力端子と接続されており、第１Ｓ／Ｈ回路１３０から出力される電圧が入力する。また、差動アンプＡ４の反転入力端子と出力端子との間には抵抗器Ｒ２が設けられ、差動アンプＡ４の非反転入力端子は接地されている。この第１最大値検出回路１４０では、第１Ｓ／Ｈ回路１３０から出力された電圧がトランジスタＴｍのゲート端子に入力され、各電圧のうちの最大値に応じた電位がトランジスタＴｍのドレイン端子に現れる。そして、そのドレイン端子の電位は、抵抗器Ｒ１およびＲ２それぞれの抵抗値の比に応じた増幅率で差動アンプＡ４により増幅され、その増幅された電圧の値が最大電圧値Ｖｍａｘとして出力端子から第１Ａ／Ｄ変換回路１７０へ出力される。
第１Ａ／Ｄ変換回路１７０は、第１Ｓ／Ｈ回路１３０それぞれから出力される電圧を順次入力し、その電圧を第１最大値検出回路１４０により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する。第１Ａ／Ｄ変換回路１７０は、第１最大値検出回路１４０から出力される最大電圧値Ｖｍａｘを入力し、この最大電圧値ＶｍａｘをＡ／Ｄ変換レンジとする。そして、第１Ａ／Ｄ変換回路１７０は、第１Ｓ／Ｈ回路１３０から出力される電圧を第１スイッチ素子１６０及びアンプ１８０を介して順次に入力し、その電圧（アナログ値）をデジタル値に変換して出力する。第１Ａ／Ｄ変換回路１７０は、図１９に示されるように、可変容量積分回路１７１、比較回路１７２、容量制御部１７３および読み出し部１７４を備える。
可変容量積分回路１７１は、容量素子Ｃ５１、アンプＡ５、可変容量部Ｃ５２およびスイッチ素子ＳＷ５を備える。アンプＡ５は、第１Ｓ／Ｈ回路１３０から出力され第１スイッチ素子１６０を介して順次に到達した電圧を、容量素子Ｃ５１を介して反転入力端子に入力する。アンプＡ５の非反転入力端子は接地されている。可変容量部Ｃ５２は、容量が可変であって制御可能であり、アンプＡ５の反転入力端子と出力端子との間に設けられ、入力した電圧に応じて電荷を蓄える。スイッチ素子ＳＷ５は、アンプＡ５の反転入力端子と出力端子との間に設けられ、開いているときには可変容量部Ｃ５２に電荷の蓄積を行わせ、閉じているときには可変容量部Ｃ５２における電荷蓄積をリセットする。そして、可変容量積分回路１７１は、第１Ｓ／Ｈ回路１３０から順次に出力された電圧を入力し、可変容量部Ｃ５２の容量に応じて積分し、積分した結果である電圧を出力する。
比較回路１７２は、可変容量積分回路１７１からの電圧出力を反転入力端子に入力し、第１最大値検出回路１４０から出力された最大電圧値Ｖｍａｘを非反転入力端子に入力し、これら２つの入力電圧の値を大小比較して、その大小比較の結果である比較結果信号を出力する。
容量制御部１７３は、比較回路１７２から出力された比較結果信号を入力し、この比較結果信号に基づいて可変容量部Ｃ５２の容量を制御する容量指示信号Ｃを出力するとともに、この比較結果信号に基づいて積分した結果である電圧の値と最大電圧値Ｖｍａｘとが所定の分解能で一致していると判断した場合に可変容量部Ｃ５２の容量値に応じた第１デジタル値を出力する。
読み出し部１７４は、容量制御部１７３から出力された第１デジタル値を入力し、この第１デジタル値に対応する第２デジタル値を出力する。第２デジタル値は、第１デジタル値から可変容量積分回路１７１のオフセット値を除去した値を示すものである。読み出し部１７４は、例えば記憶素子であり、第１デジタル値をアドレスとして入力し、記憶素子のそのアドレスに記憶されているデータを第２デジタル値として出力する。この第２デジタル値は、第２の方向での輝度プロファイルを表す出力となる。
第２信号処理回路２００は、図１４に示されるように、第２積分回路２１０と、第２ＣＤＳ回路２２０と、第２サンプルアンドホールド回路（第２Ｓ／Ｈ回路）２３０と、第２最大値検出回路２４０と、第２シフトレジスタ２５０と、第２スイッチ素子２６０と、第２Ａ／Ｄ変換回路２７０とを有している。
第２積分回路２１０は、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群（他方の第２導電型半導体領域４２からなり、第２の方向に長く延びるＮ行の光感応部）に対応して設けられ、対応する他方の光感応部分１３ｍｎ群からの電流を電圧に変換して、当該電圧を出力する。第２積分回路２１０は、図１５に示された第１積分回路１１０と同等の構成を有し、入力端子と出力端子との間に互いに並列にアンプ、容量素子およびスイッチ素子が接続されている。
第２ＣＤＳ回路２２０は、第２積分回路２１０に対応して設けられ、対応する第２積分回路２１０から出力される電圧の値の変化量に応じた値の電圧を出力する。第２ＣＤＳ回路２２０は、図１６に示された第１ＣＤＳ回路１２０と同等の構成を有し、入力端子と出力端子との間に順にスイッチ素子、結合容量素子およびアンプを有している。また、アンプの入出力間にスイッチ素子および積分容量素子が互いに並列的に接続されている。
第２Ｓ／Ｈ回路２３０は、第２ＣＤＳ回路２２０に対応して設けられ、対応する第２ＣＤＳ回路２２０から出力される電圧を保持して出力する。第２Ｓ／Ｈ回路２３０は、図１７に示された第１Ｓ／Ｈ回路１３０と同等の構成を有し、入力端子と出力端子との間に順にスイッチ素子およびアンプを有し、スイッチ素子とアンプとの接続点が容量素子を介して接地されている。第２スイッチ素子２６０は、第２シフトレジスタ２５０により制御されて順次に開き、第２Ｓ／Ｈ回路２３０から出力される電圧を第２Ａ／Ｄ変換回路２７０に順次に入力させる。
第２最大値検出回路２４０は、第２Ｓ／Ｈ回路２３０それぞれから出力される電圧の最大値を検出する。第２最大値検出回路２４０は、図１８に示された第１最大値検出回路１４０と同等の構成を有し、ＮＭＯＳトランジスタ、抵抗器および差動アンプを備える。各トランジスタのソース端子は接地され、各トランジスタのドレイン端子は、抵抗器を介して電源電圧に接続されるとともに、抵抗器を介して差動アンプの反転入力端子に接続されている。各トランジスタのゲート端子は、第２Ｓ／Ｈ回路の出力端子と接続されており、第２Ｓ／Ｈ回路から出力される電圧が入力する。また、差動アンプの反転入力端子と出力端子との間には抵抗器が設けられ、差動アンプの非反転入力端子は接地されている。
第２Ａ／Ｄ変換回路２７０は、第２Ｓ／Ｈ回路２３０それぞれから出力される電圧を順次入力し、その電圧を第２最大値検出回路２４０により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する。第２Ａ／Ｄ変換回路２７０は、第２最大値検出回路２４０から出力される最大電圧値を入力し、この最大電圧値をＡ／Ｄ変換レンジとする。そして、第２Ａ／Ｄ変換回路２７０は、第２Ｓ／Ｈ回路２３０から出力される電圧を第２スイッチ素子２６０を介して順次に入力し、その電圧（アナログ値）をデジタル値に変換して出力する。第２Ａ／Ｄ変換回路２７０は、図１９に示された第１Ａ／Ｄ変換回路１７０と同等の構成を有し、可変容量積分回路、比較回路、容量制御部および読み出し部を備える。第２Ａ／Ｄ変換回路２７０から出力される第２デジタル値は、第１の方向での輝度プロファイルを表す出力となる。
以上のように、第１最大値検出回路１４０及び第２最大値検出回路２４０からそれぞれ出力され比較回路１７２にそれぞれ入力される最大電圧値Ｖｍａｘは、第１Ａ／Ｄ変換回路１７０及び第２Ａ／Ｄ変換回路２７０が飽和することなくＡ／Ｄ変換することができる電圧の最大値すなわちＡ／Ｄ変換レンジを規定している。しかも、第１Ａ／Ｄ変換回路１７０及び第２Ａ／Ｄ変換回路２７０に入力する各電圧のうち何れかの値は必ず最大電圧値Ｖｍａｘであるから、上記Ａ／Ｄ変換レンジの全ての範囲を有効に活用することができる。すなわち、本実施形態に係る光検出装置１は、光強度が大きいときのみならず、光強度が小さくてもＡ／Ｄ変換の分解能が優れたものとなる。
また、第１積分回路１１０及び第２積分回路２１０それぞれが積分動作ごとに異なるノイズばらつきを有していても、第１ＣＤＳ回路１２０及び第２ＣＤＳ回路２２０によりノイズ誤差が解消される。
また、各光感応部分１２ｍｎ，１３ｍｎ群に対応して第１積分回路１１０及び第２積分回路２１０が設けられているので、各光感応部分１２ｍｎ，１３ｍｎ群から同じタイミングにて電荷を蓄積でき、それらの電荷量を電圧に変換することができる。
これらの結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度且つ高速にて得ることができる。なお、上述した第１及び第２積分回路１１０，１２０、第１及び第２ＣＤＳ回路１２０，２２０、第１及び第２Ｓ／Ｈ回路１３０，２３０、第１及び第２最大値検出回路１４０，２４０、第１及び第２シフトレジスタ１５０，２５０、第１及び第２スイッチ素子１６０，２６０、第１及び第２Ａ／Ｄ変換回路１７０，２７０等の動作については、本出願人による特開２００１−３６１２８号公報等に示されている。
次に、図２１及び図２２に基づいて、本実施形態に係る撮像装置について説明する。図２１及び図２２は、撮像装置を示す概略構成図である。なお、図２１及び図２２においては、実施形態の説明を容易なものとするために、撮像ブロック（光感応領域）を２×２配置として図示し、各撮像ブロック内の画素を３×３配置として図示している。もちろん、光感応領域をＰ×Ｑ配置とし、各光感応領域内の画素をＭ×Ｎ配置として構成してもよい（ただし、Ｐ及びＱは、それぞれ２以上の整数とする）。
本実施形態に係る撮像装置３０１は、図２１及び図２２に示されるように、撮像ブロックＢ１１〜Ｂ２２（光感応領域１０）が２行２列に２次元配列されており、第１信号処理回路３２０と第２信号処理回路３３０とを有している。第１信号処理回路３２０及び第２信号処理回路３３０は、同じタイミングにて動作させてもよく、時系列順で独立して動作させてもよい。
第１信号処理回路３２０は、第２の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ１２）からなる撮像ブロック群毎に、撮像領域（撮像ブロックＢ１１〜Ｂ２２）に入射した光の第２方向での輝度プロファイルを示す電圧Ｈ１ｏｕｔ，Ｈ２ｏｕｔを出力する。第１信号処理回路３２０は、撮像ブロックＢ１１及び撮像ブロックＢ１２からなる撮像ブロック群からの出力として電圧Ｈ１ｏｕｔを出力し、撮像ブロックＢ２１及び撮像ブロックＢ２２からなる撮像ブロック群からの出力として電圧Ｈ２ｏｕｔを出力する。
第２信号処理回路３３０は、第１の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ２１）からなる撮像ブロック群毎に、撮像領域（撮像ブロックＢ１１〜Ｂ２２）に入射した光の第１方向での輝度プロファイルを示す電圧Ｖ１ｏｕｔ，Ｖ２ｏｕｔを出力する。第２信号処理回路３３０は、撮像ブロックＢ１１及び撮像ブロックＢ２１からなる撮像ブロック群からの出力として電圧Ｖ１ｏｕｔを出力し、撮像ブロックＢ１２及び撮像ブロックＢ２２からなる撮像ブロック群からの出力として電圧Ｖ２ｏｕｔを出力する。
第１信号処理回路３２０は、第１スイッチ素子２１と、第１シフトレジスタ３２２と、第１積分回路２３とを含んでいる。第１シフトレジスタ３２２は、上記第１シフトレジスタ２２と同等の機能を有しており、第２の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ１２）からなる撮像ブロック群毎において、第１の方向に配列された複数の画素１１１１〜１１１３，１１２１〜１１２３，１１３１〜１１３３間にわたって電気的に接続された一方の光感応部分１２ｍｎ（１２１１〜１２１３，１２２１〜１２２３，１２３１〜１２３３）群からの電流出力を第２の方向に順次読み出す。第１スイッチ素子２１は、第１シフトレジスタ３２２から出力される信号ｓｈｉｆｔ（Ｈ１）〜ｓｈｉｆｔ（Ｈ６）により制御されて順次閉じられる。第１積分回路２３は、第２の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ１２）からなる撮像ブロック群毎に、設けられている。
第２信号処理回路３３０は、第２スイッチ素子３１と、第２シフトレジスタ３３２と、第２積分回路３３とを含んでいる。第２シフトレジスタ３３２は、上記第２シフトレジスタ３２と同等の機能を有しており、第１の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ２１）からなる撮像ブロック群毎において、第２の方向に配列された複数の画素１１１１〜１１３１，１１１２〜１１３２，１１１３〜１１３３間にわたって電気的に接続された一方の光感応部分１３ｍｎ（１３１１〜１３３１，１３１２〜１３３２，１３１３〜１３３３）群からの電流出力を第１の方向に順次読み出す。第２スイッチ素子３１は、第２シフトレジスタ３３２から出力される信号ｓｈｉｆｔ（Ｖ１）〜ｓｈｉｆｔ（Ｖ６）により制御されて順次閉じられる。第２積分回路３３は、第１の方向に配列された複数の撮像ブロック（例えば、撮像ブロックＢ１１及び撮像ブロックＢ２１）からなる撮像ブロック群毎に、設けられている。
続いて、図２３Ａ〜図２３Ｊ及び図２４Ａ〜図２４Ｊに基づいて、第１信号処理回路３２０及び第２信号処理回路３３０の動作について説明する。図２３Ａ〜図２３Ｊは、第１信号処理回路の動作を説明するためのタイミングチャートであり、図２４Ａ〜図２４Ｊは、第２信号処理回路の動作を説明するためのタイミングチャートである。
制御回路から第１シフトレジスタ３２２にスタート信号ΦＨｓｔが入力されると（図２３Ａ参照）、信号ΦＨ２の立ち上がりから信号ΦＨ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（Ｈ１）〜ｓｈｉｆｔ（Ｈ６）が順次出力される（図２３Ｂ、図２３Ｃ、及び図２３Ｅ〜図２３Ｈ参照）。第１シフトレジスタ２２から対応する第１スイッチ素子２１にｓｈｉｆｔ（Ｈ１）〜ｓｈｉｆｔ（Ｈ６）が出力されると、第１スイッチ素子２１が順次閉じ、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が電流となって対応する第１積分回路２３に順次出力される。
第１積分回路２３には、制御回路からリセット信号ΦＨｒｅｓｅｔが入力されている（図２３Ｄ参照）。リセット信号ΦＨｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が容量素子２５に蓄積されて、蓄積された電荷量に応じた電圧Ｈ１ｏｕｔ，Ｈ２ｏｕｔがそれぞれの第１積分回路２３から順次出力される（図２３Ｉ及び２３Ｊ参照）。なお、第１積分回路２３は、リセット信号ΦＨｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子２６を閉じて容量素子２５を初期化する。
制御回路から第２シフトレジスタ３３２にスタート信号ΦＶｓｔが入力されると（図２４Ａ参照）、信号ΦＶ２の立ち上がりから信号ΦＶ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（Ｖ１）〜ｓｈｉｆｔ（Ｖ６）が順次出力される（図２４Ｂ、図２４Ｃ、及び図２４Ｅ〜図２４Ｈ参照）。第２シフトレジスタ３２から対応する第２スイッチ素子３１にｓｈｉｆｔ（Ｖ１）〜ｓｈｉｆｔ（Ｖ６）が出力されると、第２スイッチ素子３１が順次閉じ、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が電流となって対応する第２積分回路３３に順次出力される。
第２積分回路３３には、制御回路からリセット信号ΦＶｒｅｓｅｔが入力されている（図２４Ｄ参照）。リセット信号ΦＶｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が容量素子３５に蓄積されて、蓄積された電荷量に応じた電圧Ｖ１ｏｕｔ，Ｖ２ｏｕｔがそれぞれの第２積分回路３３から順次出力される（図２４Ｉ及び２４Ｊ参照）。なお、第２積分回路３３は、リセット信号ΦＶｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子３６を閉じて容量素子３５を初期化する。
以上のように、本実施形態の撮像装置３０１においては、撮像ブロックＢ１１〜Ｂ２２（光感応領域１０）が２次元配列されているので、極めて簡素な構成にて、入射した光の輝度プロファイルを高速に検出することができる。
次に、図２５及び図２６に基づいて、本実施形態に係る距離画像取得装置について説明する。図２５及び図２６は、距離画像取得装置を示す概略構成図である。
本実施形態に係る距離画像取得装置４０１は、図２５に示されるように、上記撮像装置３０１が所定の間隔を有して一対配置されている。被測定物４０３の画像は、一対の撮像装置３０１により取り込まれる。撮像装置３０１は、撮像領域３０１ａにおいて撮像ブロック（光感応領域１０）をＰ×Ｑ配置としている。また、各撮像ブロック（光感応領域１０）内の画素をＭ×Ｎ配置として構成している。ここで、パラメータｐを１以上Ｐ以下の任意の整数とし、パラメータｑを１以上Ｑ以下の任意の整数とする。
一対の光学レンズ４０５は、２つの撮像装置３０１の前方に配置されている。光軸１は、被測定物４０３が基準平面４０７上にあるときにそれぞれの撮像装置３０１の撮像領域３０１ａにおける同じ位置に被測定物４０３の像が映るように、基準平面４０７の中心で交わっている。
基準平面４０７に対する被測定物４０３の高さＨは、視差量Ｐに対して下記（１）式にて求められる。
Ｈ＝Ｗ＊Ｐ／（Ｃ＋Ｐ−Ｌ） … （１）
ここで、「Ｗ」は光学レンズ４０５と被測定物４０３との距離であり、「Ｌ」は光学レンズ４０５間の距離であり、「Ｃ」は撮像装置３０１における撮像領域３０１ａの中心間距離である。なお、撮像装置３０１における撮像ブロック毎の視差量は、位相限定相関法（Ｐｈａｓｅ−ｏｎｌｙ Ｃｏｒｒｅｌａｔｉｏｎ：ＰＯＣ）等を用いることにより求めることができる。
また、距離画像取得装置４０１は、図２６に示されるように、距離画像を取得するための演算回路部４１０を有している。演算回路部４１０には、撮像装置３０１における各第１積分回路（図示せず）からの出力Ｈｐｏｕｔ，及び各第２積分回路（図示せず）からの出力Ｖｑｏｕｔが入力されている。この演算回路部４１０は、視差量抽出手段としての視差量抽出部４１１と、距離演算手段としての距離演算部４１３と、距離画像生成手段としての距離画像生成部４１５とを有している。
視差量抽出部４１１は、撮像装置３０１における上記各第１積分回路２３からの出力Ｈｐｏｕｔ，及び上記各第２積分回路３３からの出力Ｖｑｏｕｔに基づいて、撮像ブロック毎における視差量を抽出する。このとき、上記位相限定相関法を用いることができる。距離演算部４１３は、視差量抽出部４１１にて抽出された視差量に基づいて、撮像ブロック毎における被測定物４０３までの距離を演算する。距離画像生成部４１５は、距離演算部４１３にて演算された距離に基づいて、距離画像を生成する。
以上のように、本実施形態の距離画像取得装置４０１においては、各撮像装置３０１に含まれる撮像ブロック（光感応領域１０）毎において距離画像を得るために扱うデータ量が極めて少なくてすむ。この結果、距離画像を取得するための演算速度を低く抑えて、低消費電流化及び低発熱化を図ることができる。
本発明は、前述した実施形態に限定されるものではない。たとえば、シフトレジスタを用いる代わりに、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を均一な抵抗線で接続して、光の入射に伴って発生した電荷を抵抗線に流れ込んだ位置と当該抵抗線それぞれの端部との距離に反比例するように抵抗分割して抵抗線の端部から取り出し、当該端部からの電流出力に基づいて光の入射位置を求めるようにしてもよい。
また、前述した実施形態においては、１画素を複数の光感応部分で構成しているが、１画素を一つの光感応部分で構成してもよい。たとえば、図２０に示されるように、光感応領域１０は、第１の方向にわたって互いに電気的に接続される複数の第１光感応部分１２ｍｎと第２の方向にわたって互いに電気的に接続される複数の第２光感応部分１３ｍｎとを含み、複数の第１光感応部分１２ｍｎと複数の第２光感応部分１３ｍｎとは２次元的に混在した状態で同一面内にて配列してもよい。この場合、第１光感応部分１２ｍｎと第２光感応部分１３ｍｎとは市松模様状に配列しており、第１光感応部分１２ｍｎと第２光感応部分１３ｍｎとは第１の方向及び第２の方向において交互に配列している。なお、市松模様状に配列する代わりに、図８に示されるようなハニカム状に配列してもよい。
産業上の利用可能性
本発明の光検出装置及び撮像装置は、距離画像取得装置に利用できる。また、本発明の距離画像取得装置は、部品外観検査装置や部品形状認識装置に利用できる。
【図面の簡単な説明】
図１は、本実施形態に係る光検出像装置を示す概念概略構成図である。
図２は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
図４は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図５は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図６は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図７は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図８は、本実施形態に係る光検出装置に含まれる光感応領域の一例を示す平面図である。
図９は、本実施形態に係る光検出装置に含まれる第１信号処理回路を示す概略構成図である。
図１０は、本実施形態に係る光検出装置に含まれる第２信号処理回路を示す概略構成図である。
図１１Ａは、第１シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。
図１１Ｂは、第１シフトレジスタに入力される信号の経時的変化を示すグラフである。
図１１Ｃは、第１シフトレジスタに入力される信号の経時的変化を示すグラフである。
図１１Ｄは、第１積分回路に入力されるリセット信号の経時的変化を示すグラフである。
図１１Ｅは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１１Ｆは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１１Ｇは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１１Ｈは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１１Ｉは、第１信号処理回路から出力される電圧の経時的変化を示すグラフである。
図１２Ａは、第２シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。
図１２Ｂは、第２シフトレジスタに入力される信号の経時的変化を示すグラフである。
図１２Ｃは、第２シフトレジスタに入力される信号の経時的変化を示すグラフである。
図１２Ｄは、第２積分回路に入力されるリセット信号の経時的変化を示すグラフである。
図１２Ｅは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１２Ｆは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１２Ｇは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１２Ｈは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図１２Ｉは、第２信号処理回路から出力される電圧の経時的変化を示すグラフである。
図１３は、本実施形態に係る光検出装置に含まれる第１信号処理回路の変形例を示す概略構成図である。
図１４は、本実施形態に係る光検出装置に含まれる第２信号処理回路の変形例を示す概略構成図である。
図１５は、第１信号処理回路の変形例に含まれる第１積分回路の回路図である。
図１６は、第１信号処理回路の変形例に含まれる第１ＣＤＳ回路の回路図である。
図１７は、第１信号処理回路の変形例に含まれる第１Ｓ／Ｈ回路の回路図である。
図１８は、第１信号処理回路の変形例に含まれる第１最大値検出回路の回路図である。
図１９は、第１信号処理回路の変形例に含まれる第１Ａ／Ｄ変換回路の回路図である。
図２０は、本実施形態に係る光検出装置の変形例を示す概念構成図である。
図２１は、本実施形態に係る撮像装置を示す概念概略構成図である。
図２２は、本実施形態に係る撮像装置を示す概念概略構成図である。
図２３Ａは、第１シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。
図２３Ｂは、第１シフトレジスタに入力される信号の経時的変化を示すグラフである。
図２３Ｃは、第１シフトレジスタに入力される信号の経時的変化を示すグラフである。
図２３Ｄは、各第１積分回路に入力されるリセット信号の経時的変化を示すグラフである。
図２３Ｅは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２３Ｆは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２３Ｇは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２３Ｈは、第１シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２３Ｉは、第１積分回路から出力される電圧の経時的変化を示すグラフである。
図２３Ｊは、第１積分回路から出力される電圧の経時的変化を示すグラフである。
図２４Ａは、第２シフトレジスタに入力されるスタート信号の経時的変化を示すグラフである。
図２４Ｂは、第２シフトレジスタに入力される信号の経時的変化を示すグラフである。
図２４Ｃは、第２シフトレジスタに入力される信号の経時的変化を示すグラフである。
図２４Ｄは、各第２積分回路に入力されるリセット信号の経時的変化を示すグラフである。
図２４Ｅは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２４Ｆは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２４Ｇは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２４Ｈは、第２シフトレジスタから出力される信号の経時的変化を示すグラフである。
図２４Ｉは、第２積分回路から出力される電圧の経時的変化を示すグラフである。
図２４Ｊは、第２積分回路から出力される電圧の経時的変化を示すグラフである。
図２５は、本実施形態に係る距離画像取得装置を示す概念概略構成図である。
図２６は、本実施形態に係る距離画像取得装置を示す概念概略構成図である。
Claims (21)
- 画素が２次元配列された光感応領域を有する光検出装置であって、 各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで１画素が構成されており、
前記２次元配列における第１の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、
前記２次元配列における第２の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されていることを特徴とする光検出装置。 - 前記各光感応部分は、第１導電型の半導体からなる半導体基板部分と、前記半導体基板部分に形成された第２導電型半導体領域とを含み、
前記第２導電型半導体領域は、光入射方向から見て略三角形状を呈しており、前記１画素において互いに一辺が隣接して形成されていることを特徴とする請求の範囲第１項に記載の光検出装置。 - 前記各光感応部分は、第１導電型の半導体からなる半導体基板部分と、前記半導体基板部分に形成された第２導電型半導体領域とを含み、
前記第２導電型半導体領域は、光入射方向から見て略長方形状を呈しており、前記１画素において長辺が隣接して形成されていることを特徴とする請求の範囲第１項に記載の光検出装置。 - 前記第１の方向に配列された前記複数の画素にわたって前記一方の光感応部分同士を電気的に接続するための配線が、前記画素間を前記第１の方向に延びて設けられており、
前記第２の方向に配列された前記複数の画素にわたって前記他方の光感応部分同士を電気的に接続するための配線が、前記画素間を前記第２の方向に延びて設けられていることを特徴とする請求の範囲第１項に記載の光検出装置。 - 前記各光感応部分は、第１導電型の半導体からなる半導体基板部分と、前記半導体基板部分に形成された第２導電型半導体領域とを含み、
前記第２導電型半導体領域は１画素あたり４分割されており、その分割されている境界に、前記第１の方向に配列された前記複数の画素にわたって前記一方の光感応部分同士を電気的に接続するための配線と前記第２の方向に配列された前記複数の画素にわたって前記他方の光感応部分同士を電気的に接続するための配線とが設けられており、
前記１画素あたり４分割された第２導電型半導体領域は、対角同士が前記配線に接続されていることを特徴とする請求の範囲第１項に記載の光検出装置。 - 前記各光感応部分は、第１導電型の半導体からなる半導体基板部分と、前記半導体基板部分に形成された第２導電型半導体領域とを含み、
前記第２導電型半導体領域は、光入射方向から見て４角形以上の多角形状を呈しており、前記１画素において１辺が隣接して形成されていることを特徴とする請求の範囲第１項に記載の光検出装置。 - 前記一方の光感応部分の前記第２導電型半導体領域と前記他方の光感応部分の前記第２導電型半導体領域とは、前記１画素において前記第１の方向と前記第２の方向とに交差する第３の方向に並設されていることを特徴とする請求の範囲第６項に記載の光検出装置。
- 前記第２導電型半導体領域は、光入射方向から見てハニカム状に配列されていることを特徴とする請求の範囲第６項に記載の光検出装置。
- 前記第１の方向に配列された前記複数の画素間において電気的に接続された一方の光感応部分群からの電流出力を前記第２の方向に順次読み出すための第１シフトレジスタと、
前記第２の方向に配列された前記複数の画素間において電気的に接続された他方の光感応部分群からの電流出力を前記第１の方向に順次読み出すための第２シフトレジスタと、
前記第１シフトレジスタにより順次読み出される前記各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第１積分回路と、
前記第２シフトレジスタにより順次読み出される前記各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第２積分回路と、を更に有していることを特徴とする請求の範囲第１項に記載の光検出装置。 - 前記第１の方向に配列された前記複数の画素間において電気的に接続された一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する第１積分回路と、
前記第１積分回路に対応して設けられ、対応する第１積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第１ＣＤＳ回路と、
前記第１ＣＤＳ回路に対応して設けられ、対応する第１ＣＤＳ回路から出力される電圧出力を保持して出力する第１サンプルアンドホールド回路と、
前記第１サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第１最大値検出回路と、
前記第１サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を前記第１最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、
前記第２の方向に配列された前記複数の画素間において電気的に接続された他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を電圧出力に変換して、当該電圧値を出力する第２積分回路と、
前記第２積分回路に対応して設けられ、対応する第２積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第２ＣＤＳ回路と、
前記第２ＣＤＳ回路に対応して設けられ、対応する第２ＣＤＳ回路から出力される電圧出力を保持して出力する第２サンプルアンドホールド回路と、
前記第２サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第２最大値検出回路と、
前記第２サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を前記第２最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に有していることを特徴とする請求の範囲第１項に記載の光検出装置。 - 光感応領域を有する光検出装置であって、
前記光感応領域は、第１の方向にわたって互いに電気的に接続される複数の第１光感応部分と前記第１の方向に交差する第２の方向にわたって互いに電気的に接続される複数の第２光感応部分とを含み、
前記複数の第１光感応部分と前記複数の第２光感応部分とは２次元的に混在した状態で同一面内にて配列されていることを特徴とする光検出装置。 - 前記複数の第１光感応部分と前記複数の第２光感応部分とは、前記第１の方向あるいは前記第２の方向において交互に配列されていることを特徴とする請求の範囲第１１項に記載の光検出装置。
- 前記複数の第１光感応部分と前記複数の第２光感応部分とは、前記第１の方向と前記第２の方向とに交差する第３の方向において交互に配列されていることを特徴とする請求の範囲第１１項に記載の光検出装置。
- 前記各光感応部分は、光入射方向から見てハニカム状に配列されていることを特徴とする請求の範囲第１３項に記載の光検出装置。
- 前記各光感応部分は、第１導電型の半導体からなる半導体基板部分と、前記半導体基板部分に形成された第２導電型半導体領域とを含み、
前記第２導電型半導体領域は、光入射方向から見て略多角形状を呈しており、互いに１辺が隣接して形成されていることを特徴とする請求の範囲第１１項に記載の光検出装置。 - 前記第１光感応部分同士を電気的に接続するための配線が、前記各光感応部分間を前記第１の方向に延びて設けられており、
第２光感応部分同士を電気的に接続するための配線が、前記各光感応部分間を前記第２の方向に延びて設けられていることを特徴とする請求の範囲第１１項に記載の光検出装置。 - 前記第１の方向にわたって互いに電気的に接続された第１光感応部分群からの電流出力を前記第２の方向に順次読み出すための第１シフトレジスタと、
前記第２の方向にわたって互いに電気的に接続された第２光感応部分群からの電流出力を前記第１の方向に順次読み出すための第２シフトレジスタと、
前記第１シフトレジスタにより順次読み出される前記各第１光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第１積分回路と、
前記第２シフトレジスタにより順次読み出される前記各第２光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第２積分回路と、を更に有していることを特徴とする請求の範囲第１１項に記載の光検出装置。 - 前記第１の方向にわたって互いに電気的に接続された第１光感応部分群に対応して設けられ、対応する第１光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する第１積分回路と、
前記第１積分回路に対応して設けられ、対応する第１積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第１ＣＤＳ回路と、
前記第１ＣＤＳ回路に対応して設けられ、対応する第１ＣＤＳ回路から出力される電圧出力を保持して出力する第１サンプルアンドホールド回路と、
前記第１サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第１最大値検出回路と、
前記第１サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を前記第１最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、
前記第２の方向にわたって互いに電気的に接続された第２光感応部分群に対応して設けられ、対応する第２光感応部分群からの電流出力を電圧出力に変換して、当該電圧値を出力する第２積分回路と、
前記第２積分回路に対応して設けられ、対応する第２積分回路から出力される電圧値の変化量に応じた値の電圧を出力する第２ＣＤＳ回路と、
前記第２ＣＤＳ回路に対応して設けられ、対応する第２ＣＤＳ回路から出力される電圧出力を保持して出力する第２サンプルアンドホールド回路と、
前記第２サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する第２最大値検出回路と、
前記第２サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を前記第２最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に有していることを特徴とする請求の範囲第１１項に記載の光検出装置。 - 請求の範囲第１項又は第１１項に記載の光検出装置が２次元配列されていることを特徴とする撮像装置。
- 前記２次元配列における前記第２の方向に配列された複数の光検出装置からなる光検出装置群毎において、前記第１の方向に配列された前記複数の画素間にわたって電気的に接続された一方の光感応部分群からの電流出力を前記第２の方向に順次読み出すための第１シフトレジスタと、
前記第２の方向に配列された前記複数の光検出装置からなる前記光検出装置群毎に設けられ、前記第１シフトレジスタにより順次読み出される前記各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第１積分回路と、
前記２次元配列における前記第１の方向に配列された複数の光検出装置からなる光検出装置群毎において、前記第２の方向に配列された前記複数の画素間にわたって電気的に接続された他方の光感応部分群からの電流出力を前記第１の方向に順次読み出すための第２シフトレジスタと、
前記第１の方向に配列された前記複数の光検出装置からなる前記光検出装置群毎に設けられ、前記第２シフトレジスタにより順次読み出される前記各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する第２積分回路と、を更に有していることを特徴とする請求の範囲第１９項に記載の撮像装置。 - 請求の範囲第２０項に記載の撮像装置が所定の間隔を有して一対配置されており、
前記第１積分回路及び前記第２積分回路からの前記電圧出力に基づいて、前記光検出装置毎における視差量を抽出する視差量抽出手段と、
前記視差量抽出手段にて抽出された前記視差量に基づいて、前記光検出装置毎における被測定物までの距離を演算する距離演算手段と、
前記距離演算手段にて演算された前記距離に基づいて、距離画像を生成する距離画像生成手段と、を有していることを特徴とする距離画像取得装置。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001371753 | 2001-12-05 | ||
| JP2001371753 | 2001-12-05 | ||
| JP2002064000 | 2002-03-08 | ||
| JP2002064000 | 2002-03-08 | ||
| PCT/JP2002/012770 WO2003049190A1 (en) | 2001-12-05 | 2002-12-05 | Light detection device, imaging device and distant image acquisition device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003049190A1 true JPWO2003049190A1 (ja) | 2005-04-21 |
| JP4351057B2 JP4351057B2 (ja) | 2009-10-28 |
Family
ID=26624892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003550286A Expired - Fee Related JP4351057B2 (ja) | 2001-12-05 | 2002-12-05 | 光検出装置、撮像装置及び距離画像取得装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7193197B2 (ja) |
| EP (1) | EP1453098B1 (ja) |
| JP (1) | JP4351057B2 (ja) |
| KR (1) | KR100903450B1 (ja) |
| CN (1) | CN100394606C (ja) |
| AU (1) | AU2002349455A1 (ja) |
| TW (1) | TW200301352A (ja) |
| WO (1) | WO2003049190A1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3965049B2 (ja) * | 2001-12-21 | 2007-08-22 | 浜松ホトニクス株式会社 | 撮像装置 |
| WO2004065899A1 (ja) * | 2003-01-22 | 2004-08-05 | Hamamatsu Photonics K.K. | 光検出装置 |
| JP2004264332A (ja) * | 2003-01-24 | 2004-09-24 | Hamamatsu Photonics Kk | 多重画像形成位置ずれ検出装置、画像濃度検出装置及び多重画像形成装置 |
| JP4099413B2 (ja) * | 2003-03-20 | 2008-06-11 | 浜松ホトニクス株式会社 | 光検出装置 |
| JP4418720B2 (ja) * | 2003-11-21 | 2010-02-24 | キヤノン株式会社 | 放射線撮像装置及び方法、並びに放射線撮像システム |
| JP2005218052A (ja) | 2004-02-02 | 2005-08-11 | Hamamatsu Photonics Kk | 光検出装置 |
| JP4920178B2 (ja) * | 2004-06-24 | 2012-04-18 | 浜松ホトニクス株式会社 | 歪み検出システムおよび歪み検出方法 |
| JP4425078B2 (ja) | 2004-07-12 | 2010-03-03 | 浜松ホトニクス株式会社 | エンコーダ |
| US7507595B2 (en) | 2004-12-30 | 2009-03-24 | Dongbu Electronics Co., Ltd. | CMOS image sensor and method for fabricating the same |
| JP2007081225A (ja) * | 2005-09-15 | 2007-03-29 | Asahi Kasei Electronics Co Ltd | 赤外線センサ、および、その製造方法 |
| JP4808557B2 (ja) | 2006-07-04 | 2011-11-02 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| JP4795191B2 (ja) * | 2006-10-04 | 2011-10-19 | 浜松ホトニクス株式会社 | 位置計測センサ、３次元位置計測装置、及び３次元位置計測方法 |
| JP5034554B2 (ja) * | 2007-02-27 | 2012-09-26 | コニカミノルタホールディングス株式会社 | 相関演算装置、相関演算方法及びプログラム |
| JP2008216127A (ja) * | 2007-03-06 | 2008-09-18 | Konica Minolta Holdings Inc | 距離画像生成装置、距離画像生成方法及びプログラム |
| JP5098369B2 (ja) * | 2007-03-06 | 2012-12-12 | コニカミノルタホールディングス株式会社 | 距離画像生成装置、距離画像生成方法及びプログラム |
| JP5028154B2 (ja) * | 2007-06-20 | 2012-09-19 | キヤノン株式会社 | 撮像装置及びその制御方法 |
| EP2639781A1 (en) * | 2012-03-14 | 2013-09-18 | Honda Motor Co., Ltd. | Vehicle with improved traffic-object position detection |
| JP6197291B2 (ja) * | 2012-03-21 | 2017-09-20 | 株式会社リコー | 複眼カメラ装置、及びそれを備えた車両 |
| KR102223279B1 (ko) * | 2014-07-08 | 2021-03-05 | 엘지전자 주식회사 | 측정장치 및 이를 구비하는 웨어러블 디바이스 |
| CN109891196B (zh) | 2016-11-02 | 2022-02-01 | 普莱希莱布斯股份有限公司 | 检测器设备、定位代码和位置检测方法 |
| JP7082503B2 (ja) * | 2018-03-08 | 2022-06-08 | 浜松ホトニクス株式会社 | 光検出装置及び光検出方法 |
| JP7060413B2 (ja) * | 2018-03-08 | 2022-04-26 | 浜松ホトニクス株式会社 | 光検出装置及び光検出方法 |
| WO2024086308A1 (en) * | 2022-10-20 | 2024-04-25 | Quantum-Si Incorporated | Optical stabilization techniques incorporating pixel current measurements |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569045B2 (ja) | 1987-04-24 | 1997-01-08 | 株式会社日立製作所 | 固体撮像装置 |
| US5196929A (en) * | 1989-07-05 | 1993-03-23 | Olympus Optical Co., Ltd. | Display system of camera having tracking apparatus |
| JP2974809B2 (ja) * | 1991-03-05 | 1999-11-10 | オリンパス光学工業株式会社 | 固体撮像装置 |
| JPH05284282A (ja) * | 1992-04-02 | 1993-10-29 | Matsushita Electric Ind Co Ltd | イメージセンサ |
| JP3441761B2 (ja) * | 1993-05-28 | 2003-09-02 | キヤノン株式会社 | イメージセンサ |
| JP2731115B2 (ja) * | 1994-07-14 | 1998-03-25 | シャープ株式会社 | 分割型受光素子 |
| JPH08111821A (ja) * | 1994-10-07 | 1996-04-30 | Olympus Optical Co Ltd | 固体撮像装置 |
| JP3838665B2 (ja) * | 1995-08-11 | 2006-10-25 | 株式会社 東芝 | Ｍｏｓ型固体撮像装置 |
| JP4009761B2 (ja) * | 1997-03-31 | 2007-11-21 | 株式会社ニコン | 固体撮像素子 |
| JP4013293B2 (ja) * | 1997-09-01 | 2007-11-28 | セイコーエプソン株式会社 | 表示装置兼用型イメージセンサ装置及びアクティブマトリクス型表示装置 |
| US6956605B1 (en) * | 1998-08-05 | 2005-10-18 | Canon Kabushiki Kaisha | Image pickup apparatus |
| WO2000026966A1 (fr) * | 1998-10-30 | 2000-05-11 | Hamamatsu Photonics K.K. | Dispositif et mosaique d'imagerie a semi-conducteurs |
| US6642964B1 (en) * | 1998-12-15 | 2003-11-04 | Xerox Corporation | Geometric configurations for photosites for reducing moire patterns |
| US6654056B1 (en) * | 1998-12-15 | 2003-11-25 | Xerox Corporation | Geometric configurations for photosites for reducing Moiré patterns |
| JP3790057B2 (ja) | 1998-12-24 | 2006-06-28 | 日本放送協会 | 固体撮像素子 |
| JP2000196711A (ja) | 1998-12-28 | 2000-07-14 | Matsushita Electric Ind Co Ltd | ブラウザ―搭載携帯電話機 |
| JP2000295635A (ja) * | 1999-04-01 | 2000-10-20 | Sony Corp | 三次元撮像装置 |
| JP2000298177A (ja) | 1999-04-13 | 2000-10-24 | Sumitomo Electric Ind Ltd | 凍結検知センサ |
| JP3449468B2 (ja) * | 1999-05-06 | 2003-09-22 | 日本電気株式会社 | 固体撮像装置およびその駆動方法 |
| JP4119052B2 (ja) * | 1999-07-16 | 2008-07-16 | 浜松ホトニクス株式会社 | 光検出装置 |
| JP4372955B2 (ja) * | 2000-03-31 | 2009-11-25 | 富士フイルム株式会社 | 固体撮像装置および信号処理方法 |
| JP4721380B2 (ja) * | 2000-04-14 | 2011-07-13 | キヤノン株式会社 | 固体撮像装置および撮像システム |
| JP2003204488A (ja) * | 2001-10-30 | 2003-07-18 | Mitsubishi Electric Corp | 撮像装置および撮像装置を具備する携帯端末 |
| US6853046B2 (en) * | 2002-09-24 | 2005-02-08 | Hamamatsu Photonics, K.K. | Photodiode array and method of making the same |
-
2002
- 2002-12-05 JP JP2003550286A patent/JP4351057B2/ja not_active Expired - Fee Related
- 2002-12-05 WO PCT/JP2002/012770 patent/WO2003049190A1/ja active Application Filing
- 2002-12-05 US US10/472,142 patent/US7193197B2/en not_active Expired - Lifetime
- 2002-12-05 AU AU2002349455A patent/AU2002349455A1/en not_active Abandoned
- 2002-12-05 TW TW091135234A patent/TW200301352A/zh not_active IP Right Cessation
- 2002-12-05 KR KR1020047000861A patent/KR100903450B1/ko active IP Right Grant
- 2002-12-05 CN CNB028213327A patent/CN100394606C/zh not_active Expired - Lifetime
- 2002-12-05 EP EP02783780.6A patent/EP1453098B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW200301352A (en) | 2003-07-01 |
| KR20040071114A (ko) | 2004-08-11 |
| EP1453098A1 (en) | 2004-09-01 |
| AU2002349455A1 (en) | 2003-06-17 |
| US7193197B2 (en) | 2007-03-20 |
| TWI294030B (ja) | 2008-03-01 |
| EP1453098A4 (en) | 2006-03-15 |
| CN1586008A (zh) | 2005-02-23 |
| CN100394606C (zh) | 2008-06-11 |
| KR100903450B1 (ko) | 2009-06-18 |
| EP1453098B1 (en) | 2013-09-18 |
| JP4351057B2 (ja) | 2009-10-28 |
| WO2003049190A1 (en) | 2003-06-12 |
| US20040195490A1 (en) | 2004-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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|
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|
| TRDD | Decision of grant or rejection written | ||
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |