JPS648866B2 - - Google Patents
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- JPS648866B2 JPS648866B2 JP21448083A JP21448083A JPS648866B2 JP S648866 B2 JPS648866 B2 JP S648866B2 JP 21448083 A JP21448083 A JP 21448083A JP 21448083 A JP21448083 A JP 21448083A JP S648866 B2 JPS648866 B2 JP S648866B2
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- 238000003672 processing method Methods 0.000 claims description 4
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- 230000001360 synchronised effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、外部装置からの非同期情報信号を情
報処理装置内で処理する方式に関する。
報処理装置内で処理する方式に関する。
(2) 技術の背景
一般に情報処理装置（コンピユータ）と磁気デ
イスク装置、ラインプリンタ等の外部装置とを統
合したシステムとしては、第１図に示すようなも
のがある。これは、中央演算部（CPU）２と記
憶部（MEM）３とチヤネル（CH）４とを有す
る情報処理装置１と、インプツト・アウトプツト
部、即ち、Ｉ／Ｏ部６を有する外部装置５との間
で情報の送受を行なうものであるが、外部装置５
からＩ／Ｏ部６を介して出力された情報は、情報
処理装置１のチヤネル４に入力し、この情報を情
報処理装置１内の固有のクロツクパルスによつて
同期化したうえで、演算処理等を行うようになつ
ている。
イスク装置、ラインプリンタ等の外部装置とを統
合したシステムとしては、第１図に示すようなも
のがある。これは、中央演算部（CPU）２と記
憶部（MEM）３とチヤネル（CH）４とを有す
る情報処理装置１と、インプツト・アウトプツト
部、即ち、Ｉ／Ｏ部６を有する外部装置５との間
で情報の送受を行なうものであるが、外部装置５
からＩ／Ｏ部６を介して出力された情報は、情報
処理装置１のチヤネル４に入力し、この情報を情
報処理装置１内の固有のクロツクパルスによつて
同期化したうえで、演算処理等を行うようになつ
ている。
ところで、このようなシステムにおける情報処
理装置１と外部装置５との情報送受の方式とし
て、いわゆる、サービスイン（SVI）・サービス
アウト（SVO）といわれるものがある。この情
報送受の方式は、情報処理装置１と外部装置５と
の間で第２図に示すような信号の送受が行なわれ
る。
理装置１と外部装置５との情報送受の方式とし
て、いわゆる、サービスイン（SVI）・サービス
アウト（SVO）といわれるものがある。この情
報送受の方式は、情報処理装置１と外部装置５と
の間で第２図に示すような信号の送受が行なわれ
る。
まず、情報処理装置１から外部装置５に対して
起動をかけるスタートＩ／Ｏ信号が発せられる
と、外部装置１は命令受け入れ信号となるサービ
スイン（以下SVIという）信号を立ち上げて情報
処理装置１側に送る（時刻t0）。このSVI信号が
ケーブルデイレイを経て時刻t1で情報処理装置１
側に達すると、情報処理装置１はSVI信号の立ち
上がりを固有のクロツクパルスに基づいて同期化
し（時刻t2）、内部状態を変化させ、応答可能と
なつた時刻t3でサービスアウト（SV0）信号、す
なわち応答信号を立ち上げて外部装置５側に送
る。この応答信号が再びケーブルデイレイを経て
時刻t4で外部装置５側に達すると、外部装置５は
その応答信号の立ち上がりに基づいて内部装置を
変化させ、時刻t5でSVI信号を立ち下げる。この
SVI信号の立ち下がりはケーブルデイレイを経た
時刻t6で情報処理装置１側が検出し、このSVI信
号の立ち下がりに基づいて応答信号（SVO）を
時刻t7で立ち下げる。そして、応答信号の立ち下
がりをケーブルデイレイを経た時刻t8で外部装置
５側が検出することで一連の情報変換が終了す
る。
起動をかけるスタートＩ／Ｏ信号が発せられる
と、外部装置１は命令受け入れ信号となるサービ
スイン（以下SVIという）信号を立ち上げて情報
処理装置１側に送る（時刻t0）。このSVI信号が
ケーブルデイレイを経て時刻t1で情報処理装置１
側に達すると、情報処理装置１はSVI信号の立ち
上がりを固有のクロツクパルスに基づいて同期化
し（時刻t2）、内部状態を変化させ、応答可能と
なつた時刻t3でサービスアウト（SV0）信号、す
なわち応答信号を立ち上げて外部装置５側に送
る。この応答信号が再びケーブルデイレイを経て
時刻t4で外部装置５側に達すると、外部装置５は
その応答信号の立ち上がりに基づいて内部装置を
変化させ、時刻t5でSVI信号を立ち下げる。この
SVI信号の立ち下がりはケーブルデイレイを経た
時刻t6で情報処理装置１側が検出し、このSVI信
号の立ち下がりに基づいて応答信号（SVO）を
時刻t7で立ち下げる。そして、応答信号の立ち下
がりをケーブルデイレイを経た時刻t8で外部装置
５側が検出することで一連の情報変換が終了す
る。
(3) 従来技術と問題点
ここで、上記のような外部装置５側からのSVI
信号、情報処理装置１側からの応答信号の送受の
過程で、情報処理装置１側がSVI信号の立ち下が
りに基づいて応答信号を立ち下げる作動（第２図
における時刻t6から時刻t7までの作動）を実現す
る回路としては、従来、第３図及び第４図に示す
ようなものがある。
信号、情報処理装置１側からの応答信号の送受の
過程で、情報処理装置１側がSVI信号の立ち下が
りに基づいて応答信号を立ち下げる作動（第２図
における時刻t6から時刻t7までの作動）を実現す
る回路としては、従来、第３図及び第４図に示す
ようなものがある。
まず、第３図に示す例は、外部装置側からの
SVI信号に対して応答可能となつた時に発せられ
る応答可能信号ｃによつてセツト状態となり、応
答フラグを立てているＲ・Ｓフリツプフロツプ９
を、端子ａから入力し、Ｄフリツプフロツプ７，
８の２段で同期化したSVI信号の立ち下がりによ
つてリセツトするようにし、このＲ・Ｓフリツプ
フロツプ９のリセツト時に応答信号の立ち下げ信
号を端子ｂから出力するようにしている。
SVI信号に対して応答可能となつた時に発せられ
る応答可能信号ｃによつてセツト状態となり、応
答フラグを立てているＲ・Ｓフリツプフロツプ９
を、端子ａから入力し、Ｄフリツプフロツプ７，
８の２段で同期化したSVI信号の立ち下がりによ
つてリセツトするようにし、このＲ・Ｓフリツプ
フロツプ９のリセツト時に応答信号の立ち下げ信
号を端子ｂから出力するようにしている。
また、第４図に示す例は、第３図と同様に、端
子ａからのSVI信号の立ち下がりをＤフリツプフ
ロツプ７，８の２段で同期化し、この同期化した
SVI信号の立ち下がりによつてセツト状報にある
RSフリツプフロツプ９をリセツトするものであ
るが、この場合、Ｄフリツプフロツプ７，８の反
転出力をアンドゲート１０に入力し、このアンド
ゲート１０の出力によつてＲ・Ｓフリツプフロツ
プ９にリセツトをかけるようにしている。このた
め、SVI信号がノイズによつて瞬時に立ち下がり
及び復帰しても、同期化クロツクパルス（CLK）
の各タイミングでＤフリツプフロツプ７又は８の
反転出力によつてアンドゲート１０が禁止状態を
保持することから、Ｒ・Ｓフリツプフロツプ９に
リセツトがかからないようになつている。
子ａからのSVI信号の立ち下がりをＤフリツプフ
ロツプ７，８の２段で同期化し、この同期化した
SVI信号の立ち下がりによつてセツト状報にある
RSフリツプフロツプ９をリセツトするものであ
るが、この場合、Ｄフリツプフロツプ７，８の反
転出力をアンドゲート１０に入力し、このアンド
ゲート１０の出力によつてＲ・Ｓフリツプフロツ
プ９にリセツトをかけるようにしている。このた
め、SVI信号がノイズによつて瞬時に立ち下がり
及び復帰しても、同期化クロツクパルス（CLK）
の各タイミングでＤフリツプフロツプ７又は８の
反転出力によつてアンドゲート１０が禁止状態を
保持することから、Ｒ・Ｓフリツプフロツプ９に
リセツトがかからないようになつている。
ところで、この第３図及び第４図に示す回路で
実現される外部装置側からのSVI信号の立ち下が
り処理は、SVI信号の立ち上がり処理と同様に同
期化を行なつているため、その処理速度が遅くな
るという欠点を有していた。そこで第５図に示す
ように、応答可能信号ｃに基づいてセツト状態と
なり、応答フラグを立てているＲ・Ｓフリツプフ
ロツプ９を、端子ａからのSVI信号の立ち下がり
を同期せずにその立ち下がりで直接リセツトする
ような非同期リセツトが考えられる。
実現される外部装置側からのSVI信号の立ち下が
り処理は、SVI信号の立ち上がり処理と同様に同
期化を行なつているため、その処理速度が遅くな
るという欠点を有していた。そこで第５図に示す
ように、応答可能信号ｃに基づいてセツト状態と
なり、応答フラグを立てているＲ・Ｓフリツプフ
ロツプ９を、端子ａからのSVI信号の立ち下がり
を同期せずにその立ち下がりで直接リセツトする
ような非同期リセツトが考えられる。
しかしながら、この場合、外部装置側からの
SVI信号がノイズによつて瞬時に立ち下がつた時
にも、その立ち下がりによつて直接リセツトがか
かつてしまい、情報処理装置内での応答処理に誤
動作が生ずるという問題点があつた。
SVI信号がノイズによつて瞬時に立ち下がつた時
にも、その立ち下がりによつて直接リセツトがか
かつてしまい、情報処理装置内での応答処理に誤
動作が生ずるという問題点があつた。
(4) 発明の目的
本発明は上記の点に鑑みてなされたもので、外
部装置からの非同期情報信号の論理的立ち下がり
を高速に処理し、かつノイズによつて該情報信号
が論理的に立ち下がつても、できるだけ誤動作し
ないようにした情報処理装置における非同期信号
処理方式を提供することを目的としている。
部装置からの非同期情報信号の論理的立ち下がり
を高速に処理し、かつノイズによつて該情報信号
が論理的に立ち下がつても、できるだけ誤動作し
ないようにした情報処理装置における非同期信号
処理方式を提供することを目的としている。
(5) 発明の構成
上記目的を達成するため、本発明は、外部装置
からの非同期信号の論理的立ち上がりを同期化し
て検知し、外部装置に対して応答信号を発する一
方、該応答信号に基づいて外部装置が上記情報信
号を論理的に立ち下げた時にその変化に基づいて
上記応答信号を立ち下げるようにした情報処理装
置における非同期信号処理方式に於いて、上記外
部装置からの情報信号の論理的立ち上がりを検知
した時から予め定めた一定時間内では、上記情報
信号の論理的立ち下がりに基づく応答信号の論理
的立ち下げを禁止するようにしたものである。
からの非同期信号の論理的立ち上がりを同期化し
て検知し、外部装置に対して応答信号を発する一
方、該応答信号に基づいて外部装置が上記情報信
号を論理的に立ち下げた時にその変化に基づいて
上記応答信号を立ち下げるようにした情報処理装
置における非同期信号処理方式に於いて、上記外
部装置からの情報信号の論理的立ち上がりを検知
した時から予め定めた一定時間内では、上記情報
信号の論理的立ち下がりに基づく応答信号の論理
的立ち下げを禁止するようにしたものである。
(6) 発明の実施例
以下本発明の実施例を図面に基づいて説明す
る。
る。
第６図は本発明に係る外部装置からのSVI信号
の立ち下がりの処理を実現する回路を示した図で
ある。
の立ち下がりの処理を実現する回路を示した図で
ある。
同図において、９は第５図で示した従来の方式
と同様に、外部装置側からのSVI信号に対して応
答可能となつた時に発せられる応答可能信号によ
つてセツト状態となり、応答フラグを立てている
Ｒ・Ｓフリツプフロツプであり、そのリセツト端
子（Ｒ）には、端子ａに入力する外部装置側から
のSVI信号がインバータ１２、アンドゲート１３
を介して入力するようになつている。１１は、
Ｒ・Ｓフリツプフロツプ９が応答フラグを立てる
と同時に情報処理装置から発せられる応答信号の
立ち上がり時から端子ｄよりのクロツクパルスを
計数し、予め定めた一定時間（ｐ）に対応する計
数値となつた時にＨレベル信号を出力するタイマ
であり、このタイマ１１の出力はアンドゲート１
３に入力している。そして、アンドゲート１３の
出力は更にインバータ１９を介して、応答フラグ
が入力するアンドゲート２０に入力しており、こ
のアンドゲート２０の出力端を応答信号の立ち下
がり検出端ｂとしている。尚、タイマ１１に設定
される時間ｐは、例えば第２図に示す信号処理の
過程で、応答信号が立ち上がつてからSVI信号が
立ち下がるまでの時間の通常考えうる最小時間に
設定されるものである。
と同様に、外部装置側からのSVI信号に対して応
答可能となつた時に発せられる応答可能信号によ
つてセツト状態となり、応答フラグを立てている
Ｒ・Ｓフリツプフロツプであり、そのリセツト端
子（Ｒ）には、端子ａに入力する外部装置側から
のSVI信号がインバータ１２、アンドゲート１３
を介して入力するようになつている。１１は、
Ｒ・Ｓフリツプフロツプ９が応答フラグを立てる
と同時に情報処理装置から発せられる応答信号の
立ち上がり時から端子ｄよりのクロツクパルスを
計数し、予め定めた一定時間（ｐ）に対応する計
数値となつた時にＨレベル信号を出力するタイマ
であり、このタイマ１１の出力はアンドゲート１
３に入力している。そして、アンドゲート１３の
出力は更にインバータ１９を介して、応答フラグ
が入力するアンドゲート２０に入力しており、こ
のアンドゲート２０の出力端を応答信号の立ち下
がり検出端ｂとしている。尚、タイマ１１に設定
される時間ｐは、例えば第２図に示す信号処理の
過程で、応答信号が立ち上がつてからSVI信号が
立ち下がるまでの時間の通常考えうる最小時間に
設定されるものである。
更に本実施例では、外部装置側からのSVI信号
が、ノイズによつて、瞬時に立ち下がつた後に、
正常状態に立ち上がつた場合の処理についても実
現した回路となつている。それは、端子ａに入力
するSVI信号をＤフリツプフロツプ１４，１５の
２段で同期化し、各Ｄフリツプフロツプ１４，１
５の出力をアンドゲート１６で受け、このアンド
ゲート１６の出力をアンドゲート１７を介して
Ｒ・Ｓフリツプフロツプ９のセツト端子（Ｓ）に
入力するようにしている。そして、タイマ１１の
場合と同様に、情報処理装置側から発せられる応
答信号の立ち上がり時から端子ｄよりのクロツク
パルスを計数し、予め定めた一定時間（ｑ）に対
応する計数値となつた時に、Ｈレベル信号を出力
するタイマ１８の当該出力がアンドゲート１７に
入力するようになつている。ここで、タイマ１８
に設定される時間（ｑ）は応答信号が立ち上がつ
てからSVI信号が立ち下がるまでの時間の通常考
えうる最大時間に基づいて設定されるものであ
り、本実施例の場合は、Ｄフリツプフロツプ１
４，１５によつて、同期クロツクの２周期分の時
間（2τ）だけSVI信号の立ち上がり検出が遅れる
ことから、上記最大時間から2τを減じた時間をタ
イマ１８の設定時間（ｑ）とする。
が、ノイズによつて、瞬時に立ち下がつた後に、
正常状態に立ち上がつた場合の処理についても実
現した回路となつている。それは、端子ａに入力
するSVI信号をＤフリツプフロツプ１４，１５の
２段で同期化し、各Ｄフリツプフロツプ１４，１
５の出力をアンドゲート１６で受け、このアンド
ゲート１６の出力をアンドゲート１７を介して
Ｒ・Ｓフリツプフロツプ９のセツト端子（Ｓ）に
入力するようにしている。そして、タイマ１１の
場合と同様に、情報処理装置側から発せられる応
答信号の立ち上がり時から端子ｄよりのクロツク
パルスを計数し、予め定めた一定時間（ｑ）に対
応する計数値となつた時に、Ｈレベル信号を出力
するタイマ１８の当該出力がアンドゲート１７に
入力するようになつている。ここで、タイマ１８
に設定される時間（ｑ）は応答信号が立ち上がつ
てからSVI信号が立ち下がるまでの時間の通常考
えうる最大時間に基づいて設定されるものであ
り、本実施例の場合は、Ｄフリツプフロツプ１
４，１５によつて、同期クロツクの２周期分の時
間（2τ）だけSVI信号の立ち上がり検出が遅れる
ことから、上記最大時間から2τを減じた時間をタ
イマ１８の設定時間（ｑ）とする。
次に、第７図に示すタイムチヤートに従つて作
動を説明する。
動を説明する。
まず、外部装置側からSVI信号が情報処理装置
側に達すると（時刻t0）、情報処理装置内でその
立ち上がりを同期化して検出し、応答可能となつ
たところでＲ・Ｓフリツプフロツプ９の応答フラ
グを立て、同時に応答信号を立ち上げ（時刻t1）、
端子ｂをＨレベルに保持する。そして、この応答
信号が発せられる時刻t1でタイマ１１、タイマ１
８の作動が開始する。ここで、例えば時刻t1から
タイマ１１の設定時間（ｐ）に達していない時刻
t2でSVI信号がノイズ等により瞬時に立ち下がつ
た場合、端子ａの状態はその立ち下がりと共に立
ち下がり、インバータ１２を介したアンドゲート
１３の一方の入力はＨレベルとなるが、タイマ１
１の出力がＬレベルを保持していることからアン
ドゲート１３は禁止状態にあるため、Ｒ・Ｓフリ
ツプフロツプ９にはリセツトがかからない。その
結果、応答信号はＨレベル状態を保持する。更に
時間が経過し、時刻t1からタイマ１１の設定時間
（ｐ）以上の時刻で外部装置が応答信号の立ち上
がりを受けてSVI信号が立ち下がると、タイマ１
１からのＨレベル信号によつてアンドゲート１３
が許容状態となるために端子ａの状態の立ち下が
りに基づいてＲ・Ｓフリツプフロツプ９にリセツ
トがかけられ、応答フラグがクリアされると共に
端子ｂの状態が立ち下がり、応答信号が立ち下が
るようになる。
側に達すると（時刻t0）、情報処理装置内でその
立ち上がりを同期化して検出し、応答可能となつ
たところでＲ・Ｓフリツプフロツプ９の応答フラ
グを立て、同時に応答信号を立ち上げ（時刻t1）、
端子ｂをＨレベルに保持する。そして、この応答
信号が発せられる時刻t1でタイマ１１、タイマ１
８の作動が開始する。ここで、例えば時刻t1から
タイマ１１の設定時間（ｐ）に達していない時刻
t2でSVI信号がノイズ等により瞬時に立ち下がつ
た場合、端子ａの状態はその立ち下がりと共に立
ち下がり、インバータ１２を介したアンドゲート
１３の一方の入力はＨレベルとなるが、タイマ１
１の出力がＬレベルを保持していることからアン
ドゲート１３は禁止状態にあるため、Ｒ・Ｓフリ
ツプフロツプ９にはリセツトがかからない。その
結果、応答信号はＨレベル状態を保持する。更に
時間が経過し、時刻t1からタイマ１１の設定時間
（ｐ）以上の時刻で外部装置が応答信号の立ち上
がりを受けてSVI信号が立ち下がると、タイマ１
１からのＨレベル信号によつてアンドゲート１３
が許容状態となるために端子ａの状態の立ち下が
りに基づいてＲ・Ｓフリツプフロツプ９にリセツ
トがかけられ、応答フラグがクリアされると共に
端子ｂの状態が立ち下がり、応答信号が立ち下が
るようになる。
尚、時刻t1からタイマ１１の設定時間（ｐ）以
上でタイマ１８の設定時間（ｑ）に達していな
い、例えば時刻t3でSVI信号がノイズ等により瞬
時に立ち下がり、また復帰した場合、アンドゲー
ト１３が、タイマ１１の出力により許容状態とな
ることから、前記と同様にその立ち下がりによつ
て応答信号が立ち下げられることになる（時刻
t4）が、その復帰時には、まだ、タイマ１８がＬ
レベルであり、アンドゲート１７が禁止状態とな
つているため、Ｒ・Ｓフリツプフロツプ９にセツ
トがかけられず、応答信号は立ち下がつた状態を
保持する。これは、タイマ１１、タイマ１８にそ
れぞれ設定する時間（ｐ）及び（ｑ）は、応答信
号の立ち上がりを受けてSVI信号が立ち下がるま
での時間の通常考えうる最小時間と最大時間に基
づいて決められているため、時刻t1から時間ｐ以
上ｑ未満の時刻で発生するSVI信号の立ち下がり
は本来正常なものと判定すべきものであり、上記
時間ｐ以上ｑ未満で発生したノイズによつて立ち
下がつたSVI信号が復帰する時に、新たなSVI信
号と判定することを防止している。また、上記時
間ｐ以上ｑ未満で発生したSVI信号の立ち下がり
は前記のように本来発生しうるものであることか
ら、その間でのノイズによる立ち下がりによつて
応答信号を立ち下げても、システム全体への影響
はない。
上でタイマ１８の設定時間（ｑ）に達していな
い、例えば時刻t3でSVI信号がノイズ等により瞬
時に立ち下がり、また復帰した場合、アンドゲー
ト１３が、タイマ１１の出力により許容状態とな
ることから、前記と同様にその立ち下がりによつ
て応答信号が立ち下げられることになる（時刻
t4）が、その復帰時には、まだ、タイマ１８がＬ
レベルであり、アンドゲート１７が禁止状態とな
つているため、Ｒ・Ｓフリツプフロツプ９にセツ
トがかけられず、応答信号は立ち下がつた状態を
保持する。これは、タイマ１１、タイマ１８にそ
れぞれ設定する時間（ｐ）及び（ｑ）は、応答信
号の立ち上がりを受けてSVI信号が立ち下がるま
での時間の通常考えうる最小時間と最大時間に基
づいて決められているため、時刻t1から時間ｐ以
上ｑ未満の時刻で発生するSVI信号の立ち下がり
は本来正常なものと判定すべきものであり、上記
時間ｐ以上ｑ未満で発生したノイズによつて立ち
下がつたSVI信号が復帰する時に、新たなSVI信
号と判定することを防止している。また、上記時
間ｐ以上ｑ未満で発生したSVI信号の立ち下がり
は前記のように本来発生しうるものであることか
ら、その間でのノイズによる立ち下がりによつて
応答信号を立ち下げても、システム全体への影響
はない。
尚、本実施例では正論理に基づいて説明してき
たが、当然全体のシステムを負論理に基づいて説
明することはできる。
たが、当然全体のシステムを負論理に基づいて説
明することはできる。
(7) 発明の効果
以上詳細に説明してきたように、本発明によれ
ば、外部装置からの非同期情報信号の論理的立ち
下がりを高速に処理できるようになり、かつノイ
ズによつて該情報信号が論理的に立ち下がつて
も、それに対応する応答信号の立ち下げを極力防
止できるという効果が得られる。
ば、外部装置からの非同期情報信号の論理的立ち
下がりを高速に処理できるようになり、かつノイ
ズによつて該情報信号が論理的に立ち下がつて
も、それに対応する応答信号の立ち下げを極力防
止できるという効果が得られる。
第１図は、情報処理装置と外部装置とを統合し
たシステムの一例を示すブロツク図、第２図は情
報処理装置と外部装置との間の情報送受の状態を
示すタイムチヤート、第３図乃至第５図は、外部
装置側からのSVI信号の立ち下がりに基づいて情
報処理装置側の応答信号を立ち下げる作動を実現
する回路例を示す図、第６図は本発明に係る外部
装置からのSVI信号の立ち下がりの処理を実現す
る回路例を示す図、第７図は、第６図に示す回路
の作動状態を示すタイミングチヤートである。 １……情報処理装置、５……外部装置、９……
Ｒ・Ｓフリツプフロツプ、１１，１７……タイ
マ、１２，１９……インバータ、１３，１６，１
７，２０……アンドゲート、１４，１５……Ｄフ
リツプフロツプ。
たシステムの一例を示すブロツク図、第２図は情
報処理装置と外部装置との間の情報送受の状態を
示すタイムチヤート、第３図乃至第５図は、外部
装置側からのSVI信号の立ち下がりに基づいて情
報処理装置側の応答信号を立ち下げる作動を実現
する回路例を示す図、第６図は本発明に係る外部
装置からのSVI信号の立ち下がりの処理を実現す
る回路例を示す図、第７図は、第６図に示す回路
の作動状態を示すタイミングチヤートである。 １……情報処理装置、５……外部装置、９……
Ｒ・Ｓフリツプフロツプ、１１，１７……タイ
マ、１２，１９……インバータ、１３，１６，１
７，２０……アンドゲート、１４，１５……Ｄフ
リツプフロツプ。
Claims (1)
- １ 外部装置からの非同期情報信号の論理的立ち
上がりを同期化して検知し、外部装置に対して応
答信号を発する一方、該応答信号に基づいて外部
装置が上記情報信号を論理的に立ち下げた時にそ
の変化に基づいて上記応答信号に論理的に立ち下
げるようにした情報処理装置における非同期信号
処理方式に於いて、上記外部装置からの情報信号
の論理的立ち上がりを検知した時から予め定めた
一定時間内では、上記情報信号の論理的立ち下が
りに基づく応答信号の論理的立ち下げを禁止する
ようにしたことを特徴とする情報処理装置におけ
る非同期信号処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21448083A JPS60107163A (ja) | 1983-11-15 | 1983-11-15 | 情報処理装置における非同期信号処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21448083A JPS60107163A (ja) | 1983-11-15 | 1983-11-15 | 情報処理装置における非同期信号処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60107163A JPS60107163A (ja) | 1985-06-12 |
| JPS648866B2 true JPS648866B2 (ja) | 1989-02-15 |
Family
ID=16656409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21448083A Granted JPS60107163A (ja) | 1983-11-15 | 1983-11-15 | 情報処理装置における非同期信号処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107163A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412649A (en) * | 1977-06-30 | 1979-01-30 | Toshiba Corp | Busy sense system |
-
1983
- 1983-11-15 JP JP21448083A patent/JPS60107163A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60107163A (ja) | 1985-06-12 |
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