JPH0113138B2 - - Google Patents
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- JPH0113138B2 JPH0113138B2 JP58181904A JP18190483A JPH0113138B2 JP H0113138 B2 JPH0113138 B2 JP H0113138B2 JP 58181904 A JP58181904 A JP 58181904A JP 18190483 A JP18190483 A JP 18190483A JP H0113138 B2 JPH0113138 B2 JP H0113138B2
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- 230000010365 information processing Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 7
- 238000003672 processing method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、外部装置からの非同期情報信号を情
報処理装置内で処理する方法に関する。
報処理装置内で処理する方法に関する。
(2) 技術の背景
一般に情報処理装置（コンピユータ）と磁気デ
イスク装置、ラインプリンタ等の外部装置とを統
合したシステムとしては、第１図に示すようなも
のがある。これは、中央演算部（CPU）２と記
憶部（MEM）３とチヤネル（CH）４とを有す
る情報処理装置１と、インプツト・アウトプツト
部、即ち、Ｉ／Ｏ部６を有する外部装置５との間
で情報の送常を行なうものであるが、外部装置５
からＩ／Ｏ部６を介して出力された情報は、情報
処理装置１のチヤネル４に入力し、この情報を情
報処理装置１内の固有のクロツクパルスによつて
同期化したうえで、演算処理を行うようになつて
いる。
イスク装置、ラインプリンタ等の外部装置とを統
合したシステムとしては、第１図に示すようなも
のがある。これは、中央演算部（CPU）２と記
憶部（MEM）３とチヤネル（CH）４とを有す
る情報処理装置１と、インプツト・アウトプツト
部、即ち、Ｉ／Ｏ部６を有する外部装置５との間
で情報の送常を行なうものであるが、外部装置５
からＩ／Ｏ部６を介して出力された情報は、情報
処理装置１のチヤネル４に入力し、この情報を情
報処理装置１内の固有のクロツクパルスによつて
同期化したうえで、演算処理を行うようになつて
いる。
ところで、このようなシステムにおける情報処
理装置１と外部装置５との情報送受の方式とし
て、いわゆる、サービスイン（SVI）・サービス
アウト（SVO）といわれるものがある。この情
報送受の方式は、情報処理装置１と外部装置５と
の間で第２図に示すような信号の送受が行なわれ
る。
理装置１と外部装置５との情報送受の方式とし
て、いわゆる、サービスイン（SVI）・サービス
アウト（SVO）といわれるものがある。この情
報送受の方式は、情報処理装置１と外部装置５と
の間で第２図に示すような信号の送受が行なわれ
る。
まず、情報処理装置１から外部装置５に対して
起動をかけるスタートＩ／Ｏ信号が発せられる
と、外部装置５は命令受入れ信号となるサービス
イン（以下SVIという）信号を立ち上げて情報処
理装置に送る（時刻t0）。このSVI信号がケーブ
ルデイレイを経て時刻t1で情報処理装置１例に達
すると情報処理装置１はSVI信号の立上がりを固
有のクロツクパルスに基づいて同期化して、内部
状態を変化させ、応答可能となつた時刻t2でサー
ビスアウト（以下SVOという）信号、即ち応答
信号を立ち上げて外部装置５に送る。この応答信
号が再びケーブルデイレイを経て時刻t3で外部装
置５に達すると、外部装置５はその応答装置の立
ち上がりに基づいて内部状態を変化させ所定時間
経過後時刻t4でSVI信号を立ち下げる。このSVI
信号の立下がりはケーブルデイレイを経た後t5で
情報処理装置１側に達すると、情報処理装置１は
応答信号（SVO）を時刻t6で立ち下げる。そして
応答信号の立ち下がりをケーブルデイレイを経た
時刻t7で外部装置が検出することで一連の情報変
換が終了する。
起動をかけるスタートＩ／Ｏ信号が発せられる
と、外部装置５は命令受入れ信号となるサービス
イン（以下SVIという）信号を立ち上げて情報処
理装置に送る（時刻t0）。このSVI信号がケーブ
ルデイレイを経て時刻t1で情報処理装置１例に達
すると情報処理装置１はSVI信号の立上がりを固
有のクロツクパルスに基づいて同期化して、内部
状態を変化させ、応答可能となつた時刻t2でサー
ビスアウト（以下SVOという）信号、即ち応答
信号を立ち上げて外部装置５に送る。この応答信
号が再びケーブルデイレイを経て時刻t3で外部装
置５に達すると、外部装置５はその応答装置の立
ち上がりに基づいて内部状態を変化させ所定時間
経過後時刻t4でSVI信号を立ち下げる。このSVI
信号の立下がりはケーブルデイレイを経た後t5で
情報処理装置１側に達すると、情報処理装置１は
応答信号（SVO）を時刻t6で立ち下げる。そして
応答信号の立ち下がりをケーブルデイレイを経た
時刻t7で外部装置が検出することで一連の情報変
換が終了する。
(3) 従来技術と問題点
ここで、上記のような外部装置５側からのSVI
信号の立ち上がり及び立ち下がりに対応して情報
処理装置１の応答信号SVOを立ち上げ及び立ち
下げる作動（第２図における時刻t1から時刻t2ま
で及び時刻t5から時刻t6までの作動）を実現する
回路としては、従来、第３図乃至第５図に示すよ
うなものがある。
信号の立ち上がり及び立ち下がりに対応して情報
処理装置１の応答信号SVOを立ち上げ及び立ち
下げる作動（第２図における時刻t1から時刻t2ま
で及び時刻t5から時刻t6までの作動）を実現する
回路としては、従来、第３図乃至第５図に示すよ
うなものがある。
まず、第３図に示す例は、外部装置側からの
SVI信号に対して情報処理装置１が応答可能にな
つた時に発せられる応答可能信号（以下SVIEN
という）が端子からアンドゲート１２に入力さ
れている状態である。当初端子に入力される
SVI信号の状態はローレベル（以下、英文字のＬ
で示す）であり、S.Rフリツプフロツプ１４に
は、インバータ１３を介してハイレベル（以下、
英文字のＨで示す）の信号がリセツト側に入力さ
れ、端子は、Ｌレベル状態となつている。ここ
で、SVI信号が立ち上りＨレベルになると、信号
はＤフリツプフロツプ１１で同期化され、アンド
ゲート１２を経て、S.Rフリツプフロツプ１４に
入力され、端子には、SVO信号が立ち上がる。
ここで端子に入力するSVI信号が立ち下がり、
ＨレベルからＬレベルと変化すると、立上がり信
号はＤフリツプフロツプ１１で同期化されアンド
ゲート１２を経てＳ・Ｒフリツプフロツプ１４の
セツト側に入力されフラグをセツト状態として
端子にSVO信号を立ち上げる。なお、Ｓ・Ｒフ
リツプフロツプ１４のリセツト側には、インバー
タ１３を介してＬレベル状態の信号が伝達されて
いる。しかしこの例に示す回路にあつては、第７
図に示すように雑音でSVI信号が一瞬立ち上つた
場合であつてもこれがクロツクのサンプル時に係
つていればＤフリツプフロツプ１１からは信号が
発生し、Ｓ・Ｒフリツプフロツプ１４は、セツト
状態となり端子から出力されるSVO信号は、
立ち上がることとなる。またこれは、SVO信号
が立上つている状態でSVI信号が雑音で一瞬立ち
下つた場合も同様であり、雑音に対して弱いもの
となつている。
SVI信号に対して情報処理装置１が応答可能にな
つた時に発せられる応答可能信号（以下SVIEN
という）が端子からアンドゲート１２に入力さ
れている状態である。当初端子に入力される
SVI信号の状態はローレベル（以下、英文字のＬ
で示す）であり、S.Rフリツプフロツプ１４に
は、インバータ１３を介してハイレベル（以下、
英文字のＨで示す）の信号がリセツト側に入力さ
れ、端子は、Ｌレベル状態となつている。ここ
で、SVI信号が立ち上りＨレベルになると、信号
はＤフリツプフロツプ１１で同期化され、アンド
ゲート１２を経て、S.Rフリツプフロツプ１４に
入力され、端子には、SVO信号が立ち上がる。
ここで端子に入力するSVI信号が立ち下がり、
ＨレベルからＬレベルと変化すると、立上がり信
号はＤフリツプフロツプ１１で同期化されアンド
ゲート１２を経てＳ・Ｒフリツプフロツプ１４の
セツト側に入力されフラグをセツト状態として
端子にSVO信号を立ち上げる。なお、Ｓ・Ｒフ
リツプフロツプ１４のリセツト側には、インバー
タ１３を介してＬレベル状態の信号が伝達されて
いる。しかしこの例に示す回路にあつては、第７
図に示すように雑音でSVI信号が一瞬立ち上つた
場合であつてもこれがクロツクのサンプル時に係
つていればＤフリツプフロツプ１１からは信号が
発生し、Ｓ・Ｒフリツプフロツプ１４は、セツト
状態となり端子から出力されるSVO信号は、
立ち上がることとなる。またこれは、SVO信号
が立上つている状態でSVI信号が雑音で一瞬立ち
下つた場合も同様であり、雑音に対して弱いもの
となつている。
また、第４図に示す例は端子から入力される
SVI信号の立上がりに対してはＳ・Ｒフリツプフ
ロツプ１７において同期化を行ない、SVO信号
の立下げを行なうが、SVI信号の立ち下がりに対
しては同期化を行なうことなくSVO信号を立ち
下げるようにしている。この例においては、信号
の処理速度はSVI信号の立ち上がり、立ち下りの
双方に同期化を行なう第３図に示す例に比して速
い（第６図、第８図参照）が第９図に示すように
雑音に対しては誤動作を生じる場合がある。
SVI信号の立上がりに対してはＳ・Ｒフリツプフ
ロツプ１７において同期化を行ない、SVO信号
の立下げを行なうが、SVI信号の立ち下がりに対
しては同期化を行なうことなくSVO信号を立ち
下げるようにしている。この例においては、信号
の処理速度はSVI信号の立ち上がり、立ち下りの
双方に同期化を行なう第３図に示す例に比して速
い（第６図、第８図参照）が第９図に示すように
雑音に対しては誤動作を生じる場合がある。
この雑音で発生する誤動作に対処するものとし
ては第５図に示す例がある。この例は、端子か
ら入力するSVI信号の立ち上り及び立ち下りを２
段のＤフリツプフロツプ１９，２０で同期化して
この同期化したSVI信号の立ち上り又は立ち下り
でＳ・Ｒフリツプフロツプ２３をセツト又はリセ
ツトするものであるが、この場合Ｄフリツプフロ
ツプ１９，２０の反転出力をアンドゲート２１，
２２に入力し、このアンドゲート２１，２２の出
力でＳ・Ｒフリツプフロツプ２３をセツト又はリ
セツト状態にするようにしている。このため第１
０図に示すように、SVI信号が雑音によつて瞬時
立ち下つて又復帰しても同期化クロツクパルスの
各タイミングでＤフリツプフロツプ１９，２０の
反転出力によつてアンドゲート２２が禁止状態を
保持することからＲ・Ｓフリツプフロツプ２３に
リセツトがかからないようになつている。またこ
れは、SVI信号が雑音によつて瞬時に立ち上り又
復帰した場合も同様に作動してSVO信号が立ち
上るという誤動作は生じないものとなつている。
しかしながらこの例においては、雑音によつては
誤動作は生じないが、第１０図に示すようにSVI
信号の立ち上り立ち下りを受けてからSVO信号
の立ち上り立ち下りを発生するまでクロツクパル
スの周期（以下τ）の２倍即ち2τの時間が必要と
なり、立ち上りと立ち下りと合わせて4τの時間が
必要であり、信号の処理時間は長くなるという不
具合があつた。
ては第５図に示す例がある。この例は、端子か
ら入力するSVI信号の立ち上り及び立ち下りを２
段のＤフリツプフロツプ１９，２０で同期化して
この同期化したSVI信号の立ち上り又は立ち下り
でＳ・Ｒフリツプフロツプ２３をセツト又はリセ
ツトするものであるが、この場合Ｄフリツプフロ
ツプ１９，２０の反転出力をアンドゲート２１，
２２に入力し、このアンドゲート２１，２２の出
力でＳ・Ｒフリツプフロツプ２３をセツト又はリ
セツト状態にするようにしている。このため第１
０図に示すように、SVI信号が雑音によつて瞬時
立ち下つて又復帰しても同期化クロツクパルスの
各タイミングでＤフリツプフロツプ１９，２０の
反転出力によつてアンドゲート２２が禁止状態を
保持することからＲ・Ｓフリツプフロツプ２３に
リセツトがかからないようになつている。またこ
れは、SVI信号が雑音によつて瞬時に立ち上り又
復帰した場合も同様に作動してSVO信号が立ち
上るという誤動作は生じないものとなつている。
しかしながらこの例においては、雑音によつては
誤動作は生じないが、第１０図に示すようにSVI
信号の立ち上り立ち下りを受けてからSVO信号
の立ち上り立ち下りを発生するまでクロツクパル
スの周期（以下τ）の２倍即ち2τの時間が必要と
なり、立ち上りと立ち下りと合わせて4τの時間が
必要であり、信号の処理時間は長くなるという不
具合があつた。
この発明は以上の不具合に鑑みなされたもので
あつて、外部装置からの非同期信号の論理的立ち
下りを高速に処理することができ、かつ雑音によ
つて該情報信号が論理的に瞬時立ち下つても誤動
作をしないようにした情報処理装置における非同
期信号の処理方法を提供することを目的とする。
あつて、外部装置からの非同期信号の論理的立ち
下りを高速に処理することができ、かつ雑音によ
つて該情報信号が論理的に瞬時立ち下つても誤動
作をしないようにした情報処理装置における非同
期信号の処理方法を提供することを目的とする。
(5) 発明の構成
そして、この目的は外部装置からの非同期情報
信号の理論的立ち上がりと立ち下がりとを同期化
して検出し、これに対応して、該同期化の基準と
なる連続する２以上のクロツク信号にわたる上記
情報信号の状態に基づき外部装置に対して応答信
号の立ち上げと立ち下げとを行うようにした情報
処理装置における非同期信号の処理方法におい
て、上記外部装置に応答信号を立上げた時から所
定時間経過後においては、外部信号の論理的立下
がりを非同期状態で検知して応答信号を論理的に
立下げるようにした情報処理装置における非同期
信号の処理方法で達成される。
信号の理論的立ち上がりと立ち下がりとを同期化
して検出し、これに対応して、該同期化の基準と
なる連続する２以上のクロツク信号にわたる上記
情報信号の状態に基づき外部装置に対して応答信
号の立ち上げと立ち下げとを行うようにした情報
処理装置における非同期信号の処理方法におい
て、上記外部装置に応答信号を立上げた時から所
定時間経過後においては、外部信号の論理的立下
がりを非同期状態で検知して応答信号を論理的に
立下げるようにした情報処理装置における非同期
信号の処理方法で達成される。
(6) 発明の実施例
以下本発明の実施例を図面に基づいて説明す
る。第１１図は本発明に係る情報処理装置におけ
る非同期信号の処理方法を実現する回路を示す図
である。
る。第１１図は本発明に係る情報処理装置におけ
る非同期信号の処理方法を実現する回路を示す図
である。
同図において４０はタイマで、端子に信号が
立ち上がつた時から時間の積算を開始する。タイ
マ４０は予め設定された時刻ｔまでの間は、アン
ドゲート３５にＨレベル信号をまたアンドゲート
４２にはＬレベル信号を発し、時刻ｔの経過後は
逆にアンドゲート３５にＬレベル信号をアンドゲ
ート４２にはＨレベル信号を発して端子に入力
したSVI信号が時刻ｔの経過前と経過後とでは、
異つた回路で処理されるようになつている。
立ち上がつた時から時間の積算を開始する。タイ
マ４０は予め設定された時刻ｔまでの間は、アン
ドゲート３５にＨレベル信号をまたアンドゲート
４２にはＬレベル信号を発し、時刻ｔの経過後は
逆にアンドゲート３５にＬレベル信号をアンドゲ
ート４２にはＨレベル信号を発して端子に入力
したSVI信号が時刻ｔの経過前と経過後とでは、
異つた回路で処理されるようになつている。
まず、時刻ｔ経過前に入力信号が処理される回
路について説明する。この時点において、タイマ
４０は、アンドゲート３５にＨレベル信号とアン
ドゲート４２には、Ｌレベル信号を発しており、
入力信号は、アンドゲート３５側の回路で処理さ
れることとなる。即ち、端子から入力した信号
は、第１のＤフリツプフロツプ３１に入力され、
この出力は第２のＤフリツプフロツプ３２へ入力
され、このＤフリツプフロツプ３２の出力は第１
のＤフリツプフロツプ３１の出力と共に第１のア
ンドゲート３３に入力される。このアンドゲート
３３には、第１及び第２のフリツプフロツプ３
１，３２の出力の他、後述する応答可能信号（以
下SVI―ENという）が入力され、このアンド
ゲートの出力は、Ｒ・Ｓフリツプフロツプ３６の
セツト側に入力されている。また第１のＤフリツ
プフロツプ３１の反転出力は、前述の第２のＤフ
リツプフロツプの反転出力と共に第２のアンドゲ
ート３４に入力され、更に前述のタイマ４０の信
号と共に第３のアンドゲート３５を経てオアゲー
ト３７を介してＲ・Ｓフリツプフロツプ３６のリ
セツト側に入力されている。このＲ・Ｓフリツプ
フロツプ３６の出力は、インバータ３８を介して
入力される上記オアゲート３７の出力と共に第４
のアンドゲート３９に入力され、端子にサービ
スアウト信号（以下SVO信号）として出力され
る。
路について説明する。この時点において、タイマ
４０は、アンドゲート３５にＨレベル信号とアン
ドゲート４２には、Ｌレベル信号を発しており、
入力信号は、アンドゲート３５側の回路で処理さ
れることとなる。即ち、端子から入力した信号
は、第１のＤフリツプフロツプ３１に入力され、
この出力は第２のＤフリツプフロツプ３２へ入力
され、このＤフリツプフロツプ３２の出力は第１
のＤフリツプフロツプ３１の出力と共に第１のア
ンドゲート３３に入力される。このアンドゲート
３３には、第１及び第２のフリツプフロツプ３
１，３２の出力の他、後述する応答可能信号（以
下SVI―ENという）が入力され、このアンド
ゲートの出力は、Ｒ・Ｓフリツプフロツプ３６の
セツト側に入力されている。また第１のＤフリツ
プフロツプ３１の反転出力は、前述の第２のＤフ
リツプフロツプの反転出力と共に第２のアンドゲ
ート３４に入力され、更に前述のタイマ４０の信
号と共に第３のアンドゲート３５を経てオアゲー
ト３７を介してＲ・Ｓフリツプフロツプ３６のリ
セツト側に入力されている。このＲ・Ｓフリツプ
フロツプ３６の出力は、インバータ３８を介して
入力される上記オアゲート３７の出力と共に第４
のアンドゲート３９に入力され、端子にサービ
スアウト信号（以下SVO信号）として出力され
る。
次に時刻ｔの経過後に入力信号が処理される回
路について説明する。端子から入力した信号
は、インバータ４１を経て前述のタイマ４０の信
号と共にアンドゲート４２に入力し、更に上述の
オアゲート３７を経て前記Ｒ・Ｓフリツプフロツ
プ３６のリセツト側に入力されている。
路について説明する。端子から入力した信号
は、インバータ４１を経て前述のタイマ４０の信
号と共にアンドゲート４２に入力し、更に上述の
オアゲート３７を経て前記Ｒ・Ｓフリツプフロツ
プ３６のリセツト側に入力されている。
なお、本実施例においては、別にSVI―EN信
号発生用Ｒ・Ｓフリツプフロツプ４３を設けて
SVI―EN信号を発生するようにしている。この
Ｒ・Ｓフリツプフロツプ４３には、リセツト側に
前述のＲ・Ｓフリツプフロツプ３６の出力が、ま
たセツト側には第２のアンドゲート３４の出力が
入力されている。
号発生用Ｒ・Ｓフリツプフロツプ４３を設けて
SVI―EN信号を発生するようにしている。この
Ｒ・Ｓフリツプフロツプ４３には、リセツト側に
前述のＲ・Ｓフリツプフロツプ３６の出力が、ま
たセツト側には第２のアンドゲート３４の出力が
入力されている。
次にこの回路の作動を第１２図に示すタイムチ
ヤートに基づいて説明する。
ヤートに基づいて説明する。
まず、端子にSVI信号が立ち上がる前におい
ては、SVI―EN信号発生用Ｒ・Ｓフリツプフロ
ツプ４３には、第１及び第２のフリツプフロツプ
３１，３２の反転出力の論理積即ちＨレベルの信
号がセツト側に入力されており、端子にはＨレ
ベルの信号が入力されている。また、まだ時刻は
ｔを経過する前であるから、第１２図２，３に示
すように第３のアンドゲート３５にはＨレベルの
信号が、また第５のアンドゲート４２にはＬレベ
ルの信号が入力されており、第５のアンドゲート
４２側の回路は第５のアンドゲート４２で遮断さ
れている。
ては、SVI―EN信号発生用Ｒ・Ｓフリツプフロ
ツプ４３には、第１及び第２のフリツプフロツプ
３１，３２の反転出力の論理積即ちＨレベルの信
号がセツト側に入力されており、端子にはＨレ
ベルの信号が入力されている。また、まだ時刻は
ｔを経過する前であるから、第１２図２，３に示
すように第３のアンドゲート３５にはＨレベルの
信号が、また第５のアンドゲート４２にはＬレベ
ルの信号が入力されており、第５のアンドゲート
４２側の回路は第５のアンドゲート４２で遮断さ
れている。
ここで端子に第１２図１に示すSVI信号が入
力される場合について説明する。なお同図中にお
いて雑音によつて発生する２ケ所の瞬間的な立ち
下りが存在する。端子から入力された信号は、
第１２図４，５に示すように第１及び第２のＤフ
リツプフロツプ３１，３２で同期化され、夫々の
出力信号がＨレベルのSVI―EN信号が入力され
ている第１のアンドゲート３３に入力されて、こ
の３種の信号の論理積が出力され、（第１２図６
参照）この信号がＲ・Ｓフリツプフロツプ３６の
セツト側に入力されて、Ｒ・Ｓフリツプフロツプ
は端子にSVO信号を立ち上げる。この際端
子にSVI信号が立ち上がつてから端子にSVO
信号が立上がるまでには、信号の同期化を行なう
ためのクロツクパルスの２周期分即ち2τの時間を
要する（第１３図参照）。また、SVI―EN信号発
生用Ｒ・Ｓフリツプフロツプ４３のリセツト側に
前述のＲ・Ｓフリツプフロツプ３６からの信号が
入りリセツト状態となり端子のSVI―EN信号
はＬレベルとなる。
力される場合について説明する。なお同図中にお
いて雑音によつて発生する２ケ所の瞬間的な立ち
下りが存在する。端子から入力された信号は、
第１２図４，５に示すように第１及び第２のＤフ
リツプフロツプ３１，３２で同期化され、夫々の
出力信号がＨレベルのSVI―EN信号が入力され
ている第１のアンドゲート３３に入力されて、こ
の３種の信号の論理積が出力され、（第１２図６
参照）この信号がＲ・Ｓフリツプフロツプ３６の
セツト側に入力されて、Ｒ・Ｓフリツプフロツプ
は端子にSVO信号を立ち上げる。この際端
子にSVI信号が立ち上がつてから端子にSVO
信号が立上がるまでには、信号の同期化を行なう
ためのクロツクパルスの２周期分即ち2τの時間を
要する（第１３図参照）。また、SVI―EN信号発
生用Ｒ・Ｓフリツプフロツプ４３のリセツト側に
前述のＲ・Ｓフリツプフロツプ３６からの信号が
入りリセツト状態となり端子のSVI―EN信号
はＬレベルとなる。
尚、第１２図１〜１２に付した符号〜は、
１〜１２の各図が第１１図で示した回路の同符号
を付した部分の信号状態を表示していることを示
している。
１〜１２の各図が第１１図で示した回路の同符号
を付した部分の信号状態を表示していることを示
している。
次に時刻ｔ経過前においてSVI信号が雑音によ
つて瞬時に立ち下り及び復帰しても第１２図７，
８に示すように同期化クロツクパルスの各タイミ
ングでＤフリツプフロツプ３１，３２の反転出力
のいずれかで第２のアンドゲート３４が禁止状態
を保持することから、Ｒ・Ｓフリツプフロツプ３
６にリセツトがかからないようになつており（第
１２図１２参照）雑音によつてはSVO信号の立
ち下がりは発生しない。
つて瞬時に立ち下り及び復帰しても第１２図７，
８に示すように同期化クロツクパルスの各タイミ
ングでＤフリツプフロツプ３１，３２の反転出力
のいずれかで第２のアンドゲート３４が禁止状態
を保持することから、Ｒ・Ｓフリツプフロツプ３
６にリセツトがかからないようになつており（第
１２図１２参照）雑音によつてはSVO信号の立
ち下がりは発生しない。
時間ｔ経過後において同様に雑音でSVI信号が
瞬時に立ち下つた場合には第５のアンドゲート４
２のｅ端子にはタイマ４０からＨレベル信号が入
力されており端子から入力した立ち下り信号
は、インバータ４１を介して第５のアンドゲート
４２に入力してＳ・Ｒフリツプフロツプ３６にリ
セツトをかけSVO信号を立ち下げる（第１２図
１０，１１，１２及び第１４図参照）。しかし時
刻は、応答信号を立ち上げていなければならない
時刻ｔをすでに経過しており、SVO信号を立ち
下げても外部装置には何らの問題も発生しない。
瞬時に立ち下つた場合には第５のアンドゲート４
２のｅ端子にはタイマ４０からＨレベル信号が入
力されており端子から入力した立ち下り信号
は、インバータ４１を介して第５のアンドゲート
４２に入力してＳ・Ｒフリツプフロツプ３６にリ
セツトをかけSVO信号を立ち下げる（第１２図
１０，１１，１２及び第１４図参照）。しかし時
刻は、応答信号を立ち上げていなければならない
時刻ｔをすでに経過しており、SVO信号を立ち
下げても外部装置には何らの問題も発生しない。
次にSVI信号が外部装置の機能に基づいて正常
に立ち下がつた場合の作動について説明する。
に立ち下がつた場合の作動について説明する。
まず、SVO信号が立ち上がつてから時刻ｔ―
2τまでの間にSVI信号が立ち下つた場合には、２
つのＤフリツプフロツプ３１，３２の反転出力が
Ｈレベルとなり、これらの論理積がＲ・Ｓフリツ
プフロツプ３６のリセツト側に入力されてSVO
信号は立ち下る。この場合SVI信号が立ち下つて
からSVO信号が立ち下るまでには、第５図に示
した従来の例と同様にクロツクパルス同期の２倍
即ち2τの時間を必要とする（第１５図参照）。
2τまでの間にSVI信号が立ち下つた場合には、２
つのＤフリツプフロツプ３１，３２の反転出力が
Ｈレベルとなり、これらの論理積がＲ・Ｓフリツ
プフロツプ３６のリセツト側に入力されてSVO
信号は立ち下る。この場合SVI信号が立ち下つて
からSVO信号が立ち下るまでには、第５図に示
した従来の例と同様にクロツクパルス同期の２倍
即ち2τの時間を必要とする（第１５図参照）。
次に時刻ｔ―2τから時刻ｔまでの間にSVI信号
が立ち下つた場合には、第１４図に示すように、
SVI信号が２つのＤフリツプフロツプ３１，３２
で同期化される時間2τの経過前にチイマ４０が作
動してアンドゲート３５にはＬレベルの信号が入
力され、このアンドゲート３５側の回路は遮断さ
れ、代つてアンドゲート４２にＨレベルの信号が
入力される。ここで端子はすでに立ち下つた状
態であるから、直ちにＲ・Ｓフリツプフロツプ３
６のリセツト側にＨレベル信号が入力されて
SVO信号は立ち下がる。この場合にSVI信号が
立ち下つてからSVO信号が立ち下がるまでに
SVO信号が立ち下つてから、時刻ｔが経過する
までの時間（2τより少）と１ゲートの処理時間で
足りる。
が立ち下つた場合には、第１４図に示すように、
SVI信号が２つのＤフリツプフロツプ３１，３２
で同期化される時間2τの経過前にチイマ４０が作
動してアンドゲート３５にはＬレベルの信号が入
力され、このアンドゲート３５側の回路は遮断さ
れ、代つてアンドゲート４２にＨレベルの信号が
入力される。ここで端子はすでに立ち下つた状
態であるから、直ちにＲ・Ｓフリツプフロツプ３
６のリセツト側にＨレベル信号が入力されて
SVO信号は立ち下がる。この場合にSVI信号が
立ち下つてからSVO信号が立ち下がるまでに
SVO信号が立ち下つてから、時刻ｔが経過する
までの時間（2τより少）と１ゲートの処理時間で
足りる。
また時刻ｔが経過後にSVI信号が立ち下つた場
合には、第１１図において、第５のアンドゲート
端子にはタイマ４０からＨレベルの信号が入力
されており、端子から入力したSVI信号の立下
り信号は、インバータ４１を介して第５のアンド
ゲート４２に入力してＲ・Ｓフリツプフロツプ３
６にリセツトがかかり、SVO信号は立ち下がる。
この場合SVI信号が立ち下がつてからSVO信号
が立ち下がるまでには１ゲートの処理時間で足り
る。即ちすべての場合において、SVI信号の立ち
下がりから、SVO信号の立ち下げまでの処理時
間は常に2τより短いから、全体として情報を高速
に処理することができかつ雑音によつて誤動作を
行なうことはない。
合には、第１１図において、第５のアンドゲート
端子にはタイマ４０からＨレベルの信号が入力
されており、端子から入力したSVI信号の立下
り信号は、インバータ４１を介して第５のアンド
ゲート４２に入力してＲ・Ｓフリツプフロツプ３
６にリセツトがかかり、SVO信号は立ち下がる。
この場合SVI信号が立ち下がつてからSVO信号
が立ち下がるまでには１ゲートの処理時間で足り
る。即ちすべての場合において、SVI信号の立ち
下がりから、SVO信号の立ち下げまでの処理時
間は常に2τより短いから、全体として情報を高速
に処理することができかつ雑音によつて誤動作を
行なうことはない。
なお、SVI―EN信号発生用Ｒ・Ｓフリツプフ
ロツプ４３には、端子にSVI信号が立ち上が
り、Ｓ・Ｒフリツプフロツプが信号を立ち上げる
とこの信号がリセツト側に入力されてSVI―EN
信号は立ち下る。そして、SVI信号が立ち下がる
と２段のＤフリツプフロツプ３１，３２で同期化
された反転信号を立ち上げる。そしてこの信号
が、SVI―EN信号発生用Ｒ・Ｓフリツプフロツ
プのセツト側に入力してSVI―EN信号を立ち上
げる。このSVI―EN信号の立ち上げはSVI信号
が立ち下つてから2τ後に行なわれる。また、この
SVI―EN信号の立ち上げ立ち下げもSVI信号の
雑音による誤動作はしない。
ロツプ４３には、端子にSVI信号が立ち上が
り、Ｓ・Ｒフリツプフロツプが信号を立ち上げる
とこの信号がリセツト側に入力されてSVI―EN
信号は立ち下る。そして、SVI信号が立ち下がる
と２段のＤフリツプフロツプ３１，３２で同期化
された反転信号を立ち上げる。そしてこの信号
が、SVI―EN信号発生用Ｒ・Ｓフリツプフロツ
プのセツト側に入力してSVI―EN信号を立ち上
げる。このSVI―EN信号の立ち上げはSVI信号
が立ち下つてから2τ後に行なわれる。また、この
SVI―EN信号の立ち上げ立ち下げもSVI信号の
雑音による誤動作はしない。
なお本実施例においては、第１１図に示す回路
に基づいて本発明に係る情報処理装置における非
同期信号の処理方法を行なう場合について説明し
たが、他の回路によつて行なつてもよい。
に基づいて本発明に係る情報処理装置における非
同期信号の処理方法を行なう場合について説明し
たが、他の回路によつて行なつてもよい。
(7) 発明の効果
以上詳細に説明したように、本発明に係る情報
処理装置における非同期信号の処理方法によれ
ば、外部装置からの非同期情報の論理的立ち下が
りを高速に処理できるようになりかつ雑音によつ
て該情報信号が論理的に立ち下がつても、それに
対応する応答信号の立ち下げを防止できるという
効果が得られる。
処理装置における非同期信号の処理方法によれ
ば、外部装置からの非同期情報の論理的立ち下が
りを高速に処理できるようになりかつ雑音によつ
て該情報信号が論理的に立ち下がつても、それに
対応する応答信号の立ち下げを防止できるという
効果が得られる。
第１図は情報処理装置と外部装置とを統合した
システムの一例を示すブロツク図、第２図は情報
処理装置と外部装置との間の情報送受の状態を示
すタイムチヤート、第３図乃至第５図は外部装置
のSVI信号の立ち上がり立ち下がりに基づいて情
報処理装置側の応答信号を立ち上げ立ち下げる作
動を実現する回路例を示す図、第６図乃至第１０
図は第３図乃至第５図に示した回路例の作動状態
を示すタイムチヤート及びタイミングチヤート、
第１１図は本発明に係る情報処理装置における非
同期信号の処理方法を実現する回路例を示す図、
第１２図乃至第１５図は第１１図に示した回路の
作動状態を示すタイムチヤート及びタイミングチ
ヤートである。 ３１，３２…Ｄフリツプフロツプ、３３，３
４，３５，３９，４２…アンドゲート、３６，４
３…Ｒ・Ｓフリツプフロツプ、３７…オアゲー
ト、３８，４１…インバータ、４０…タイマ。
システムの一例を示すブロツク図、第２図は情報
処理装置と外部装置との間の情報送受の状態を示
すタイムチヤート、第３図乃至第５図は外部装置
のSVI信号の立ち上がり立ち下がりに基づいて情
報処理装置側の応答信号を立ち上げ立ち下げる作
動を実現する回路例を示す図、第６図乃至第１０
図は第３図乃至第５図に示した回路例の作動状態
を示すタイムチヤート及びタイミングチヤート、
第１１図は本発明に係る情報処理装置における非
同期信号の処理方法を実現する回路例を示す図、
第１２図乃至第１５図は第１１図に示した回路の
作動状態を示すタイムチヤート及びタイミングチ
ヤートである。 ３１，３２…Ｄフリツプフロツプ、３３，３
４，３５，３９，４２…アンドゲート、３６，４
３…Ｒ・Ｓフリツプフロツプ、３７…オアゲー
ト、３８，４１…インバータ、４０…タイマ。
Claims (1)
- １ 外部装置からの非同期情報信号の論理的立ち
上がりと立ち下がりとを同期化して検出し、これ
に対応して、該同期化の基準となる連続する２以
上のクロツク信号にわたる上記情報信号の状態に
基づき外部装置に対して応答信号の立ち上げと立
ち下げとを行うようにした情報処理装置における
非同期信号の処理方法において、上記外部装置に
応答信号を立上げた時から所定時間経過後におい
ては、外部信号の論理的立下がりを非同期状態で
検知して応答信号を論理的に立下げるようにした
ことを特徴とする情報処理装置における非同期信
号の処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18190483A JPS6073770A (ja) | 1983-09-30 | 1983-09-30 | 情報処理装置における非同期信号の処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18190483A JPS6073770A (ja) | 1983-09-30 | 1983-09-30 | 情報処理装置における非同期信号の処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6073770A JPS6073770A (ja) | 1985-04-25 |
| JPH0113138B2 true JPH0113138B2 (ja) | 1989-03-03 |
Family
ID=16108916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18190483A Granted JPS6073770A (ja) | 1983-09-30 | 1983-09-30 | 情報処理装置における非同期信号の処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073770A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412649A (en) * | 1977-06-30 | 1979-01-30 | Toshiba Corp | Busy sense system |
-
1983
- 1983-09-30 JP JP18190483A patent/JPS6073770A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412649A (en) * | 1977-06-30 | 1979-01-30 | Toshiba Corp | Busy sense system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6073770A (ja) | 1985-04-25 |
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