JPS6395550A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、記憶エラーを検出しながら情報の書き込み
または読み出しを行ラメモリ装置に関するものである。

〔従来の技術〕

従来、パリティ付加方式のメモリ装置は、第２図に示す
ように構成されていた。

第２図は従来のメモリ装置におけるエラー検出機構を説
明するブロック図であり、以下、構造ならびに動作につ
いて説明する。なお、メモリセル１１については８ビツ
ト×８ワード構成に対してバイトパリティを付加するエ
ラー検出機構を有するメモリ装置を仮定して説明する。

今、メモリセル１１のアドレスライン１２に対して１６
進表現で「Ａ６」を書き込みまたは読み出す動作を実行
する場合は、ホストから供給されるメモリアドレスはア
ドレスライン１２を介してアドレスデコーダ１３に供給
される。アドレスデコーダ１３はアドレスライン１２の
デコード結果として出力ライン■を選択する。出力ライ
ン■の選択により、書き込み／読み出しのメモリセル列
１１ｃが決定される。これとは別にホストから供給され
る書込みデータ１４はデータ人力バッファ１５およびパ
リティ発生器１６の各々に供給される。データ人力バッ
ファ１５は出力として、既に選択済みのメモリセル列１
１ｃに対してデータ内容「Ａ６」を与える。また、パリ
ティ発生器１６は供給されるデータ内容に対してあらか
じめ固定化されている規則に基づき、データビットが「
１」値を示すビット個数を数え、奇数、偶数個に対応し
た出力、すなわちパリティ書込み出力１７を発生する。

なお、奇数時にｒｌＪ値、偶数時にｒＱＪ値を出力する
ものと仮定すれば、デー゛夕内容が「Ａ６」の場合、パ
リティ書込み出力１７として、「０」値を該当するパリ
ティメモリセル１８に供給する。この後、ホストから供
給される書込み制御信号１９はリード／ライト制御部２
０を通過したのち、書込み信号２１としてメモリセル列
１１ｃに供給され、データ内容「Ａ６」とパリティデー
タ「Ｏ」が記憶される。ここまでが書込み手順である。

以下、読出し手順について説明する。なお、読出し対象
となるメモリセル列］１Ｃが選択されるまでの過程は書
込み時と同一である。

選択されたメモリセル列１１ｃは記憶内容に基づきｒＡ
ＳＪ値を読出しデータライン２２を介してデータ出力バ
ッファ２３およびパリティエラー検出器２４の各々に供
給され、パリティメモリセル１８に記憶された内容「Ｏ
」値はパリティエラー検出器２４に供給される。データ
出力バッファ２３を通過したデータは、読込みデータと
してホストに送られる。また、パリティエラー検出器２
４は入力された読出しデータライン２２およびパリティ
読出しライン２５が伝達する内容に対してあらかじめ固
定されている規則に基づきｒｌＪ値を示すビット個数を
計数し、奇数、偶数個に対応した出力バリティエラー信
号２６を出力する。

今、メモリセル列１１Ｃに記憶されたデータ内容「Ａ６
」およびパリティセル内容「０」が正しく読み出された
場合、ｒｌＪ値を示すビット個数の計数値が偶数となる
ので、パリティエラー信号２６は「Ｏ」値を出力する。

もし、データ内容が「Ａ６」およびパリティセル内容「
０」のいずれかの１ビツトに誤りが発生して読み出され
た場合、パリティエラー検出器２４はホスト側に対して
パリティエラー信号２６に読出しエラーが発生したこと
を示すｒｌＪ値を伝達することになる。

〔発明が解決しようとする問題点〕

従来のメモリ装置のパリティエラー検出機構は上記のよ
うに構成されているので、一度書き込みを実施したメモ
リセル列１１ｃに対してパリティエラー検出の機能的妥
当性をプログラムを使用して検査することができない等
の問題点があった。

この発明は、上記の問題点を解消するためになされたも
ので、パリティビットデータの書込み時またはパリティ
ビットデータの読出し時にパリティビットの極性を選択
的に切り換えることにより、疑似的にパリティビットを
書き換えて、書込み時または読出し時のパリティビット
データ真偽を検出できるメモリ装置を得ることを目的と
する。

〔問題点を解決するための手段〕

この発明に係るメモリ装置は、パリティビット発生手段
が発生するパリティビットデータの極性を選択的に反転
させる書込み反転手段と、メモリセルから読み出される
パリティビットデータの極性を選択的に反転させる読出
し反転手段とを設けたものである。

〔作用〕

この発明においては、書込み反転手段は、パリティピッ
ト発生手段により発生されるパリティビットデータを選
択的に切り換え、読出し反転手段は、メモリセルから読
み出されるパリティビットデータの極性を選択的に反転
させる。

〔実施例〕

第１図はこの発明の一実施例を示すメモリ装置の構成を
説明するブロック図であり、第２図と同一のものには同
じ符号を付しである。

この図において、１はこの発明の書込み反転手段を構成
するパリティ極性切換え回路で、例えばフリップフロッ
プ（ＦＦ）で構成され、１ビツトの書込みパリティ極性
切換え信号２を書込み極性反転ゲート３に出力する。な
お、書込みパリティ極性切換え信号２の内容が、ｒＱＪ
の場合はパリティ発生器１６から出力される書込み出力
１７の極性を反転せず、「１」の場合にパリティ発生器
１６から出力される書込み出力１７の極性を反転する。

４はこの発明の読出し反転手段を構成するパリティ極性
切換え回路で、例えばフリップフロップ（ＦＦ）で構成
され、１ビツトの読出し極性切換え信号５を読出し極性
反転ゲート６に出力する。なお、読出し極性切換え信号
５の内容が、「０」の場合はメモリセル１８からパリテ
ィ読出しライン２５を介して出力される読出しパリティ
ビットデータを反転せず、「１」の場合にメモリセル１
８からパリティ読み出しライン２５を介して出力される
読出しパリティビットデータを反転する。なお、パリテ
ィ極性切換え回路１．４はホスト側の図示しないＣＰＵ
より送出されるパリティ切換え要求信号に基づいてＨＩ
ＧＨまたはＬＯＷに選択的にセットされる。

ホストより供給される書込みデータ１４はパリティ発生
器１６に供給される。パリティ発生器１６はあらかじめ
固定化されている規則に従い、発生したパリティデータ
を書込み極性反転ゲート３の入力端子の一端に供給する
。また、パリティ極性切換え回路１はホスト側から設定
される値に基づいて、例えば書込みパリティ極性切換え
信号２が「１」の場合は、書込み極性反転ゲート３の入
力端子の他方端に「１」を供給し、パリティデータを反
転させ、書込みパリティ極性切換え信号２がｒＱＪの場
合は、書込み極性反転ゲート３の入力端子の他方端に「
０」を供給し、パリティデータを反転せずに、メモリセ
ル１８に書き込ませる。これは、パリティ極性を任意に
選択してパリティビットを付加できることを意味する。

一方、パリティビットの読出し時には、選択されたメモ
リセル列に対応するパリティデータはパリティ読出しラ
イン２５を介して読出し極性反転ゲート６の入力端子の
一方に入力される。また、パリティ極性切換え回路４は
ホスト側から設定される値に基づいて、例えば読出し極
性切換え信号５がｒｌＪの場合は、読出し極性反転ゲー
ト６の入力端子の他方端にｒｌＪを供給し、パリティデ
ータを反転させ、読出しパリティ極性切換え信号５がｒ
ＯＪの場合は、読出し極性反転ゲート６の入力端子の他
方端にｒＱＪを供給し、パリティデータを反転せずに、
パリティエラー検出器２４に書き込ませる。このため、
パリティエラー検出器２４はあらかじめ固定されている
規則に従いパリティエラー信号２６をホスト側に出力す
る。

従って、正しいパリティデータがパリティ発生器１６に
よりメモリセル１８に書き込まれた場合、すなわち書込
みパリティ極性切換え信号２が「０」の場合でも、パリ
ティ極性切換え回路４がホスト側から設定される値に基
づいて、読出し極性切換え信号５を「１」に設定して、
疑似的にパリティエラーを発生させることにより、パリ
ティエラー発生器２４の機能を検証できる。なお、書込
みパリティ極性切換え信号２をｒｌＪに設定するととも
に、読出し極性切換え信号５を「０」に設定することに
より、書込み時のパリティエラーを疑似的に発生させて
、パリティエラー発生を検証することも可能となる。

なお、上記実施例では１語長を１バイトとし、さらに付
加するパリティが１ビツトの場合について説明したが、
１語長、パリティは任意のビット数で構成される場合に
も、この発明を適用できることは云うまでもない。

〔発明の効果〕

以上説明したように、この発明はパリティビット発生手
段が発生させるパリティビットデータの極性を選択的に
反転させる書込み反転手段と、メモリセルから読み出さ
れるパリティビットデータの極性を選択的に反転させる
読出し反転手段とを設けたので、パリティデータのメモ
リセルへの書込み時またはパリティデータのメモリセル
からの読出し時にパリティデータを疑似的に極性反転で
き、パリティデータの書き込みまたは読み出しに分けて
パリティエラー検出機能を検証できる優れた利点を有す
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すメモリ装置の構成を
説明するブロック図、第２図は従来のメモリ装置におけ
るエラー検出機構を説明するブロック図である。 図中、１，４はパリティ極性切換え回路、２は書込みパ
リティ極性切換え信号、３は書込み極性反転ゲート、５
は読出し極性切換え信号、６は読出し極性反転ゲート、
１１．１８はメモリセル、１６はパリティ発生器、２４
はパリティエラー検出器である。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. メモリセルに書き込まれる書込みデータに基づいてパリ
   ティビットデータを発生させるパリティビット発生手段
   と、前記メモリセルから読み出されるデータと前記パリ
   ティビットから読み出されるデータのビットエラーを検
   出する検出手段を有するメモリ装置において、前記パリ
   ティビット発生手段が発生するパリティビットデータの
   極性を選択的に反転させる書込み反転手段と、前記メモ
   リセルから読み出されるパリティビットデータの極性を
   選択的に反転させる読出し反転手段とを具備したことを
   特徴とするメモリ装置。