JPS6395542A - 伝送制御用プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は伝送制御用プロセ・ソサに関し、特に伝送制御
手順を実行する伝送制御用プロセッサに関する。

〔従来の技術〕

従来、伝送制御手順は汎用ＣＰＵ、例えば、８０８６．
６８０００等を用いソフトウェアによるプログラムで実
現していた。しかしながらソフトウェアでの実現は処理
速度において限界があり、高速伝送の要求にはなかなか
応えられない。又、ソフトウェア開発にかかる工数も非
常に大きいものである。

それに対して、最近伝送制御手順を実行する専用ＬＳＩ
などが出現し、開発期間の短縮、高速伝送の実現が可能
になってきた。

しかしながら、現時点ではＣＣＩＴＴ標準のＸ。

２５のレベル２までの下位レイヤしか実現されておらず
、上位レイヤの実現が望まれるが、パラメータが非常に
多いため困難であるといわれている。

又、下位レイヤでも、専用り、ＳＩとして実現されてい
るものはＣＣＩＴＴ”′ｉ１″漂準化されているＸ。

２５のフレームレイヤのみで、その他の伝送手順に対す
る専用ＬＳＩは未開発である。

〔発明が解決しようとする問題点〕

伝送制御手順の構造を調べると、イベントと現時点での
状態に対応して、定められた処理を行ない、同時に新ら
なな状態に遷位するという構造をもっている。

汎用プロセッサを用いた場合、ｉｆ文を用いてどのイベ
ントが起り、どの状態であるのかを識別　′するのであ
るが、イベント数および状Ｂ数が多いと識別にかかる時
間が非常に長くなると°いう問題点がある。又、この部
分にバグが存在すると、たまにおかしな結果を出し、ど
のところにバグがあるかを見つけだすのに多くの工数を
要するという問題点がある。

本発明の目的は、どの状態にどのイベン１〜が起ったか
を瞬時に識別することができる伝送制御用ブロモ・ソサ
を提供することにある。

〔問題点を解決するための手段〕

本発明の伝送１り部用プロセッサは、第１のイベント情
報のみをセットするイベントレジスタと、複数の第２の
イベント情報とイベントコードを対にして記憶し、前記
第１のイベント情報と一致する前記第２のイベント情報
に対応する前記イベントコードを出力する連想メモリと
、現時点での状態の第１の状態コードのみをセットする
ステイトレジスタと、処理ルーチンへのポインタと次に
遷移すべき状態の第２の状態コードを内容とし前記連想
メモリの出力と前記第１の状態コードをアドレスとする
記憶回路とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。

第１図において、イベントレジスタ１００には第１のイ
ベント情報のみセラ１〜されるもので、具体的にはパケ
ットヘッダやタイマイベントが書込まれる°。

連想メモリ１０１には起りうる複数の第２のイベント情
報とイベントコードが対になって記憶されており、イベ
ントレジスタ１００の第１のイベント情報を参照してそ
れと一致した第２のイベン）・情報を検出し、検出され
た第２のイベント情報に対応するイベントコードを出力
する。

ステイトレジスタ１０３は現時点での状態の第１の状態
コードをセ・・ノドする。

ＲＡ　Ｍ　Ｉ　Ｏ２はジャンプ先のアドレスと次にとる
べき状態の第２の状態コードを内容とし、連想メモリ１
０１の出力のイベントコードとステイトレジスタ１０３
の第１の状態コードとをアドレスとする。

これによって、イベントと現時点での状態がら、瞬時に
新たな状態と処理ルーチンへのポインタが得られる。

しかも、連想メモリ１０１およびＲ，ＡＭ１０２の内容
はプログラムではなく、テーブルとして表現されている
ので、デバッグが非常に容易である。

次に、汎用レジスタ１０４．演算器１ｏ５．プログラム
カウンタ１０６．実行制御回路１ｏ７゜命令バッファ１
０８及び入出力制御回路１０９は市販の汎用ＣＰＵに備
えられており、以下に、簡単に説明する。

汎用レジスタ１０４は複数の演算及び転送のための一時
記憶回路である。

演算器１０５は汎用ＣＰＵ内の演算器と同じ演算を行な
う。

プログラムカウンタ１０６は次に実行すべき命令のポイ
ンタを示す。

実行制御回路１０７は命令バッファ１０８にある命令を
取出し、解読して、演算及び転送などを実行するように
演算器１０５．汎用レジスタ１゜４、プログラムカウン
タ１０６を制御する。

入出力制御回路１０９は外部メモリのアドレスを指示す
るためのアドレス信号ＡＤとデータＤＴの入出力信号を
制御し、命令を命令バ・ソファ１゜８へ送込む。

実行制御回路１０７はプログラムカウンタ１゜６の示す
ポインタを入出力制御回路１０９を通じてアドレス信号
ＡＤとして出力し、そのアドレスが示すところの命令の
データＤＴを入出力制御回路１０９から取込み、命令バ
ッファ１０８へ送り、同時にプログラムカウンタ１０６
の値を１つカラン１〜ア・ツブする。

実行制御回路１０７は命令バ・ソファ１０８にある命令
を取出し、解読して、入出力制御口１７８１０９、汎用
レジスタ１０４及び演算器１０５を用いて外部のメモリ
と汎用レジスタ１０４との間のデータの転送及びデータ
の演算を実行させる。

命令バ・ソファ１０８にある命令がイベント情報を取込
む命令であったならば、入出力制御回路１０９を通して
外部からイベント情報を取込み、第１のイベント情報と
してイベントレジスタ１００へ転送する。

その結果、上述したようにＲＡＭ　Ｉ　Ｏ２から出力さ
れる状態コードを第１−の状態コードとしてステイトレ
ジスタ１０３にセットし、ジャンプ先のアｌ〜レスをプ
ログラムカウンタ１０６にセットする。その次からは、
セラＩ・されたアドレスから同様の動作が行なわれる。

〔発明の効果〕

以」二説明したように本発明の伝送制御用プロセ・ソサ
は、あら状態にあるイベントが起ったときに処理すべき
ことをテーブルによって瞬時に判断するハードウェアを
付加することにより、伝送制御手順の開発が短縮でき、
がっ、・高速処理が可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １００・・・イベントレジスタ、１．０１・・・連想メ
モリ、１０２・・・ＲＡＭ、１０３・・・ステイトレジ
スタ、１０４・・・汎用レジスタ、１０５・・・演算器
、１０６・・・プログラムカウンタ、１０７・・・実行
制御回路、１０８・・・命令バッファ、１０９・・・入
出力制御回路。 元 代理人　弁理士　内　原　　茜（１・。

Claims (1)

【特許請求の範囲】
1. 第１のイベント情報のみをセットするイベントレジスタ
   と、複数の第２のイベント情報とイベントコードを対に
   して記憶し、前記第１のイベント情報と一致する前記第
   ２のイベント情報に対応する前記イベントコードを出力
   する連想メモリと、現時点での状態の第１の状態コード
   のみをセットするステイトレジスタと、処理ルーチンへ
   のポインタと次に遷移すべき状態の第２の状態コードを
   内容とし前記連想メモリの出力と前記第１の状態コード
   をアドレスとする記憶回路とを有する伝送制御用プロセ
   ッサ。