JPS6384334A - デ−タ伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、処理機器間のデータ伝送にシリアルデータ
伝送およびパラレルデータ伝送の両方が適用可能なデー
タ伝送方式に関する。

（従来の技術） 一般に、処理機器間のデータ伝送は、ローカルエリアネ
ットワーク（ＬＡＮ）のバスを用いる方式と、シリアル
回線を用いる方式とが知られている。しかし、このよう
なＬＡＮまたは回線を用いた従来のデータ伝送方式では
、ＬＡＮまたは回線の画一的な性能により伝送能力が制
限されてしまうため、システム性能が低下する問題があ
った。

（発明が解決しようとする問題点） 上記したように従来のデータ伝送方式では、伝送能力が
制限されてしまうことからシステム性能が低下する問題
があった。

この発明は上記事情に鑑みてなされたものでその目的は
、処理機器間のデータ伝送がデータの性質に応じてシリ
アル伝送、パラレル伝送いずれも適用可能なデータ伝送
り式を提供することにある。

この発明では、複数のシリアルバスから成る多重チャネ
ルバスと、該当チャネルが使用中であるか否かを示すチ
ャネル使用ビット、多重チャネルバス全体をパラレルバ
スとして使用するか否かを示すパラレル指定ビットおよ
びデータ部を含むチャネルフレームを上記各シリアルバ
ス上に所定チャネル数分だけ一定順序で繰返し共通に送
出するバス管理手段と、バスインタフェースとが設けら
れる。このバスインタフェースは、処理機器毎に、該当
する機器と多重チャネルバスとの間に設けられるもので
、対応する処理機器からのパラレル伝送要求時には、多
重チャネルバス中の所定シリアルバス上の各チャネルフ
レームのパラレルビットと複数のシリアルバス上の各チ
ャネルフレームのチャネル使用ビットに基づき、上記複
数のシリアルバスのいずれにおいても空きとなっている
同一チャネルを捜し、この同一チャネルを用いてパラレ
ルデータ伝送を行なう。またシリアル伝送要求時には、
バスインタフェースは、多重チャネルバス中の所定シリ
アルバス上の各チャネルフレームのパラレルビットおよ
び所望のシリアルバス上の各チャネルフレームのチャネ
ル使用ヒツトに基づいて所望のシリアルバスにおいて空
きとなっているチャネルを捜し、このチャネルを用いて
シリアルデータ伝送を行なう。この発明では、上記した
ように多重チャネルバスをパラレル伝送路とシリアル伝
送路の両伝路として用いることにより、データの性質に
応じたデータ伝送を可能とし、システム性能の向上を図
っている。

（実施例） 第１図はこの発明を適用するデータ伝送システムの一実
施例を示すブロック構成図である。同図ニオイテ、１１
−１〜１ｌ−３Ｌｔ　ＣＰ　Ｕ　、　１２ハＣＰ　ｔＪ
ｌｌ−１〜１１−３間のデータ伝送に供される多重チ１
７ネルバスである。多重チャネルバス１２は、複数のチ
ャネル、例えばＧ　Ｈ−１，ＣＨ−２，・ＣＨ−＋＋の
ｎチャネルが時分割で且つ同一タイミングで繰返し割当
てられる８本のシリアルバス（以下、ラインと称する）
［０〜し７から成る。この多重チャネルバス１２（のラ
インＬＯ−１７）には、ＣＰ　Ｕ　１１−１〜１１−３
がバスインタフェース（以下、ＩＦと称する）　１３−
１〜１３−３を介して接続されている。また多重チャネ
ルバス１２（のラインＬＯ〜Ｌ７）には、同バス１２を
管理するバス管理装置１４も接続されている。

第２図は多重チャネルバス１２のフレーム構造を示す。

この実施例におけるバスフレームは、ラインＬＯ〜Ｌ７
に共通であり、フレームスタートを示すスタートフレー
ムＦ（所定長）と、チャネルＣＨ−１〜ＣＨ−ｎ用のｎ
個のチャネルフレーム〈所定長）とから成る。このバス
フレームは、バス管理装置１４によりラインＬＯ〜Ｌ７
上に同一タイミングで繰返し送出されるようになってい
る。チャネルフレームは、チャネル（チャネルフレーム
）−のスタートを示すチャネルスタートビットＳと、多
重チ１アネルバス１２全体を該当チャネルに固有のパラ
レルバスとして使用するか否かを指定するパラレル指定
ビットＰと、該当チャネルが使用中であるか否かを示す
チャネル使用ビットＴとを有している。但し、この実施
例では、ラインＬＯ上のチャネルフレームのパラレル指
定ビットＰだけが、実際のパラレル伝送指定に用いられ
る。チャネルフレームは、更にデータ部を有している。

このデータ部は、送信先を示す例えば１バイト（Ｂビッ
ト）の送信先アドレス（デスティネーションアドレス）
ＤＡ、送信元を示す例えば１バイトの送信元アドレス（
ソースアドレス）ＳＡ、および転送データＤＡＴＡを含
んでいる。なお、パラレルデータ伝送の場合には、チャ
ネルフレームのＤＡ。

ＳＡ、は例えばその先頭ビットだけが用いられる。

これら先頭ビットは、ライン１ｉ（ｉ−Ｑ〜７）上のチ
ャネルフレームであれば、真のＤＡ、ＳＡの第ｉビット
を示す。

第３図はＩＦ１３−ｉ（ｉ＝１〜３）のブロック構成を
示すもので、２０−０〜２０−７は、ライン１０〜［７
のインタフェースを成す送受信回路である。

第３図には、送受信回路２０−０〜２０−７のうちの送
受信回路２０−０についてのみ内部構成が示されている
が、他の送受信回路２０−１〜２０−７の内部構成も送
受信回路２０−０とほぼ同様である。そこで送受信回路
２０−θ〜２０−７の構成について、送受信回路２０−
０で代表して説明する。

送受信回路２０−０において、２１はライン１０に接続
されるドライバ／レシーバ（以下、Ｄ／Ｒと称する）、
２２は［）　／　Ｒ２１からのシリアルの受信データを
１バイト単位でパラレルデータに変換するシリアル／パ
ラレル変換回路（以下、Ｓ／Ｐ変挽変格回路ある。２３
は受信データからバスフレームのスタートフレームＦと
各チャネルフレームのチャネルスタートビットＳを検出
する同期検出回路、２４は受信データから各チャネルフ
レームのパラレル指定ピッ＋−Ｐおよびチャネル使用ビ
ットＴを検出する回路（以下、Ｐ／Ｔ検出回路と称する
）である。Ｐ／Ｔ検出回路２４のパラレル指定ビット（
Ｐ）検出結果は、送受信回路２０−１〜２０−７に設け
られたＰ／Ｔ検出回路（図示せず）に共通に供給され、
この検出回路のパラレル指定ビット（Ｐ）検出結果とし
て用いられる。これは、ラインＬＯ〜Ｌ７上のチャネル
フレームのうち、ラインＬＯ上のフレームのパラレル指
定ビットＰだけが、パラレル伝送指定に用いられている
ことによる。

２５は送受信回路２０−０のＳ／Ｐ変換回路２２および
送受信回路２０−１〜２０−７に設けられた（Ｓ／Ｐ変
換回路２２と同様の）Ｓ／Ｐ変換回路（図示せず）から
それぞれ出力される１バイトのパラレルデータの第０ビ
ツトの連結情報く１バイト）またはＳ／Ｐ変挽変格回路
２２のパラレルデータのいずれか一方をＰ／Ｔ検出回路
２４のパラレル指定ビット（Ｐ）検出結果に応じて選択
するセレクタである。

２６はセレクタ２５からの出力データと自局アドレスと
を比較するアドレス比較回路、２７はアドレス比較回路
２６の比較結果に応じてＳ／Ｐ変挽変格回路２２の出力
データをラッチするデータレジスタである。

２８はデータレジスタ２７にラッチされたデータを一時
格納する受信メモリ、２９は受信メモリ２８から読出さ
れたデータ（がシリアル伝送によって伝送されたデータ
である場合に同データ）をラッチするデータレジスタ、
３０は受信メモリ２８から読出されたデータ（がパラレ
ル伝送によって伝送されたデータである場合に同データ
）をシリアルデータに変換するパラレル／シリアル変換
回路（以下、Ｐ／Ｓ変換回路と称する）である。Ｐ／Ｓ
変挽回路３０の出力は、送受信回路２０−０〜２０−１
に共通に設けられたデータレジスタ３１の入力のビット
Ｏに接続されている。このデータレジスタ３１の入力の
ビット１〜ビツト７には、送受信回路２０−１〜２０−
１に設けられた（Ｐ／Ｓ変挽回路３０と同様の）　Ｐ／
Ｓ変挽回路（図示せず）の出力が接続されている。

データレジスタ３１の出力はデータレジスタ２９の出力
と共に内部バス３２に接続されている。この内部バス３
２には、ＩＦ１３−ｉ（ｉ−１〜３）全体を制御するマ
イクロプロセッサ（図示せず）、およびマイクロプロセ
ッサから転送される（パラレルデータ伝送用）送信デー
タをラッチする（送受信回路２０−θ〜２０−７に共通
の）データレジスタ３３の入力が接続されている。

３４はデータレジスタ３３のビット０からの出力データ
を順次入力して１バイトのパラレルデータに変換するＳ
／Ｐ変挽回路、３５はマイクロプロセッサから転送され
る（シリアルデータ伝送用）送信データをラッチするデ
ータレジスタである。なお、データレジスタ３３のビッ
ト１〜とット７からの出力データは、送受信回路２０−
１〜２０−７に設けられた（Ｓ／Ｐ変換回路３４と同様
の）Ｓ／Ｐ変挽回路に供給される。データレジスタ３３
．３５には、自局アドレスを付加するアドレス付加回路
（図示せず）が接続されている。３６はＳ／Ｐ変換回路
３４またはデータレジスタ３５から出力されるパラレル
データを一時格納する送信メモリ、３７はパラレル伝送
優先制御回路である。パラレル伝送優先制卸回路３７は
、送受信回路２０−〇のＰ／Ｔ検出回路２４および送受
信回路２０−１〜２０−７に設けられたＰ／Ｔ検出回路
（図示せず）の各チャネル使用ビット（Ｔ）検出結果と
Ｐ／Ｔ検出回路２４のパラレル指定ビット（Ｐ）検出結
果とによりパラレル伝送並びにシリアル伝送の可否を判
定し、パラレル伝送可能であれば送信メモリ３６内のパ
ラレル伝送用送信データを優先的に読出すようになって
いる。３８は送信メモリ３６から読出されるデータをラ
ッチするデータレジスタである。３９はデータレジスタ
３８からの出力データをシリアルデータに変換してＤ　
／　Ｒ２１に出力するＰ／Ｓ変換回路、４０はＰ／Ｔ検
出回路２４のパラレル指定ビットＰおよびチャネル使用
ビットＴの検出結果に応じてチャネルフレームのチャネ
ル使用ビットＴをセット（オン）するチャネルビジーセ
ット回路である。このチャネルビジーセット回路４０は
、チャネルフレームのパラレル指定ビットＰをセットす
る機能も有する。なお、送受信回路２０−１〜２０−７
のチャネルビジーセット回路は、この機能を必要としな
い。

次に、この発明の一実施例の動作を説明する。

■パラレルデータ送信 今、ＣＰ　Ｕ　１１−１からＣＰ　Ｕ　１１−３へ大量
のデータを高速伝送したいものとする。この場合ＣＰＵ
１１−１は、）Ｆ１ａ−１のマイクロプロセッサ（図示
せず）に対してパラレルデータ送信を要求する。これに
よりマイクロプロセッサは、Ｉ　Ｆ　１３−１内のデー
タレジスタ３３に対し、ＣＰ　Ｕ　１１−１から与えら
れたｃ　ｐ　ｕ　１１−３への送信用データを内部バス
３２軽出で１バイト単位で転送する。この送信用データ
は、図示せぬ自局アドレス付加回路により自局アドレス
が付加された状態で、１バイト単位でデータレジスタ３
３に順次ラッチされる。データレジスタ３３の出力デー
タの第Ｏビットは送受信回路２０−０のＳ／Ｐ変換回路
３４に、第１〜第７ビツトは送受信回路２０−１〜２０
−７の図示せぬＳ／Ｐ変挽回路にそれぞれ供給され、１
バイト単位でパラレルデータに変換される。Ｓ／Ｐ変換
回路３４から変換出力されるデータは送信メモリ３６に
順次書込まれる。これは、送受信回路２０−１〜２０−
７においても同様である。

さて、１　Ｆ　１３−１の送受信回路２０−〇に設けら
れたＤ　／　Ｒ２１はラインＬＯ上のバスフレームを常
時受信してＳ／Ｐ変換回路２２に出力している。Ｓ／Ｐ
変換回路２２は、Ｄ／Ｒ２１にて受信されたバスフレー
ムをパラレル／シリアル変換する。同期検出回路２３は
、Ｓ／Ｐ変換回路２２によりパラレルデータに変換され
たバスフレームからスタートフレームＦおよびチャネル
スタートビットＳを検出し、この検出結果に応じてＳ／
Ｐ変挽変格回路２２びＰ／Ｓ変換回路３９の変換タイミ
ングを制御する。

Ｐ／Ｔ検出回路２４は、Ｓ／Ｐ変挽変格回路２２りパラ
レルデータに変換されたバスフレームを構成する各チャ
ネルフレームのパラレル指定ビットＰおよびチャネル使
用ビットＴの状態を検出する。このＰ／Ｔ検出回路２４
のＰ、Ｔ検出結果はパラレル伝送優先制御回路３７およ
びチャネルビジーセット回路４０に導かれる。パラレル
伝送優先制御回路３７には、送受信回路２０−１〜２０
−７の図示せぬＰ／Ｔ検出回路からの（ライン上１〜Ｌ
フ上のチャネルフレームを対象とする）Ｔ検出結果も供
給される。

またＰ／Ｔ検出回路２４のＰ検出結果は送受信回路２０
−１〜２０−７の図示せぬＰ／Ｔ検出回路に供給され、
同回路のＰ検出結果として送受信回路２０−１〜２０−
１の図示せぬパラレル伝送優先制御回路およびチャネル
ビジーセット回路に供給される。

送受信回路２０−０のパラレル伝送優先制御回路３１は
、ラインＬＯ上でＰ＝Ｏとなっており、且つラインＬＯ
〜Ｌ１上でＴ＝Ｏとなっているチャネルがある場合、こ
のチャネルを用いたパラレル伝送を行なうために、送信
メモリ３６を制御してパラレルデータ伝送用の送信デー
タの読出しを行なう。

この動作は、送受信回路２０−１〜２０−７においても
同様に行なわれる。送信メモリ３６から読出された送信
データはＰ／Ｓ変挽回路３９に転送される。

Ｐ／Ｓ変換回路３９は、この送信データをシリアルデー
タに変換する。この際、チャネルビジーセット回路４０
は、該当チャネルフレーム、例えばチャネルＣＨＩ用チ
ャネルフレームのパラレル指定ビットＰをセットする。

しかしてＰ／Ｓ変換回路３９から出力される送信データ
はＤ　／　Ｒ２１を介してラインＬＯに送出され、チャ
ネルＣＨ１用チャネルフレームのデータ部にのせられる
。このとき、送受信回路２０−１〜２０−７の図示せぬ
Ｄ　／’　Ｒからもデータが送出され、同じチャネルＣ
Ｈ１のチャネルフレームのデータ部にのせられる。即ち
、送信データの各バイトの第Ｏ〜第７ビツトがライン［
０〜Ｌ７に送出されてパラレルデータ転送される。

■パラレルデータ受信 Ｉ　Ｆ　１３−２．１３−３の送受信回路２０−０に設
けられたＰ／Ｔ検出回路２４は、前記したＩＦ１３−１
の送受信回路２０−θ内のＰ／Ｔ検出回路２４と同様に
、ラインＬＯ上の各チャネルフレームのパラレル指定ビ
ットＰおよびチャネル使用ビットＴの状態を常時検出し
ている。今、１Ｆ１３−１からのパラレルデータ伝送の
ために、ラインＬＯ上のＣＨ１用チャネルフレームのパ
ラレル指定ビットＰが１となっていることが検出された
ものとする。この場合、Ｉ　Ｆ　１３−２．１３−３の
送受信回路２０−０に設けられたセレクタ２５は、送受
信回路２０−ＯのＳ／Ｐ変換回路２２を始めとする送受
信回路２０−０〜２０−１のＳ／Ｐ変挽回路からの出力
データの第Ｏビットの連結情報を選択する。アドレス比
較回路２６は、セレクタ２５の選択出力データと自局ア
ドレスとを常時比較しており、一致を検出すると、即ち
送信データの宛先（送信先アドレスＤＡ）が自局を示し
ていること−１７＝ を検出すると、データレジスタ２７のラッチ動作を許可
する。ｌｌ”１３−１からのパラレル伝送データの宛先
がＣＰ　Ｌｌ　１１−３であるこの例では、ｌ　Ｆ１３
−３の送受信回路２０−０のデータレジスタ２７のラッ
チ動作が許可される。これによりＳ／Ｐ変換回路２２か
らの出力データである受信データはデータレジスタ２７
にラッチされ、しかる後に受信メモリ２８に書込まれる
。この動作は、■Ｆ　１３−３の送受信回路２０−１〜
２０−７においても同様に行なわれる。

受信メモリ２８に書込まれたラインＬＯからの受信デー
タは、この実施例のようにパラレル伝送データの場合、
Ｐ／Ｓ変挽回路３０に供給されてシリアルデータに変換
され、データレジスタ３１のビットＯに導かれる。同様
に、ライン１１〜Ｌ７からの受信データは、送受信回路
２０−１〜２０−１からデータレジスタ３１のビット１
〜ビツト７に導かれる。

そして、ラインＬＯ〜Ｌ７からの受信データは、それぞ
れビット単位でデータレジスタ３１にラッチされる。マ
イクロプロセッサは、このデータレジスタ３１の出力デ
ータをＣＰ　Ｕ　１１−３に転送する。このようにして
ＣＰ　Ｕ　１１−１からＣＰ　Ｕ　１１−３へのパラレ
ルデータ伝送が行なわれる。

■シリアルデータ送信 次に、ｃ　ｐ　ｕ　１ｉ−ｉからｃ　ｐ　Ｕ　１１−３
へのシリアルデータ伝送について説明する。この場合Ｃ
Ｐ　Ｕ　１１−１は、１Ｆ１３−１のマイクロプロセッ
サ（図示せず）に対してシリアルデータ送信を要求する
。これによりマイクロプロセッサは、１Ｆ１３−１の例
えば送受信回路２０−０に設けられたデータレジスタ３
５に対し、ＣＰ　Ｕ　１１−１から与えられたＣ　Ｐ　
Ｕ　１１−３への送信用データを内部バス３２１！由で
１バイト単位で順次転送する。この送信用データは、図
示せぬ自局アドレス付加回路により自局アドレスが付加
された状態で、１バイ１−単位でデータレジスタ３５に
順次ラッチされる。データレジスタ３５に転送されたデ
ータは送信メモリ３６に順次書込まれる。

このような状態で、Ｐ／Ｔ検出回路２４においてＰ＝Ｏ
且つＴ＝Ｏのチャネル（空きチャネル）、例えばチャネ
ルＣＨＩが検出されたものとする。

この場合、パラレル伝送優先制御回路３７は、このチャ
ネルＣＨ１を用いたシリアル伝送を行なうために、送信
メモリ３６を制御して送信データの読出しを行なう。送
信メモリ３６から読出された送信データは、データレジ
スタ３８を介してＰ／Ｓ変換回路３９に転送される。Ｐ
／Ｓ変挽変格回路３９この送信データをシリアルデータ
に変換する。この際、チャネルビジーセット回路４０は
、チャネルＣＨ１用チャネルフレームのチャネル使用ビ
ットＴをセットする。しかしてＰ／Ｓ変挽変格回路３９
出力される送信データはＤ　／　Ｒ２１を介してライン
ＬＯに送出され、チャネルＣＨＩ用チャネルフレームの
データ部にのせられる。

■シリアルデータ受信 １　Ｆ　１３−２．１３−３の送受信回路２０−０に設
けられたＰ／Ｔ検出回路２４は、ラインしθ上の各チャ
ネルフレームのパラレル指定ビットＰおよびチャネル使
用ビットＴの状態を常時検出している。今、１Ｆ１３−
１からのシリアルデータ伝送のために、ラインＬＯ上の
ＣＨＩ用チャネルフレームのパラレル指定ビットＰが０
、チャネル使用ピッｌ−Ｔが１となっていることが検出
されたものとする。この場合、Ｉ　Ｆ　１３−２．１３
−３の送受信回路２０−０に設けられたセレクタ２５は
、Ｓ／Ｐ変換回路２２からの出力データを選択する。ア
ドレス比較回路２６は、セレクタ２５の選択出力データ
と自局アドレスとを常時比較しており、一致を検出する
と、即ち送信データの宛先（送信先アドレスＤＡ）が自
局を示していることを検出すると、データレジスタ２７
のラッチ動作を許可する。ＩＦ１３−１からのシリアル
伝送データの宛先がＣＰ　Ｕ　１１−３であるこの例で
は、ＩＦ１３−３の送受信回路２０−０のデータレジス
タ２１のラッチ動作が許可される。これによりＳ／Ｐ変
挽回路２２からの出力データである受信データはデータ
レジスタ２７にラッチされ、しかる後に受信メモリ２８
に書込まれる。受信メモリ２８に書込まれたラインＬＯ
からの受信データは、この実施例のようにシリアル伝送
データの場合、データレジスタ２９にラッチされる。マ
イクロプロセッサは、このデータレジスタ２９の出力デ
ータをＣＰ　Ｕ　１１−３に転送する。このようにして
Ｑ　ｐ　ＩＪ　１１−１からＣｐ　Ｕ　１１−３へのシ
リアルデータ伝送が行なわれる。

なお、ラインＬＯ〜Ｌ７のほかにもう１つのライン（シ
リアルバス）Ｌ８を設け、このライン８をパラレル伝送
時のパリティビット伝送ラインとすることにより、パラ
レルデータにパリティビットを付加したパラレルデータ
伝送が行なえる。

［発明の効果］ 以上詳述したようにこの発明によれば、多重チャネルバ
スを用いることにより、処理機器間のデータ伝送がデー
タの性質に応じてシリアル伝送。

パラレル伝送いずれも適用可能となるため、特に大量の
且つリアルタイム性が要求されるデータの伝送の高速化
が図れ、システム性能が著しく向上する。

【図面の簡単な説明】

第１図はこの発明を適用するデータ伝送システムの一実
施例を示すブロック構成図、第２図は第１図に示す多重
チャネルバス１２のフレーム構造図、第３図は第１図に
示すＩＦ（バスインタフェース）１３−１〜１３−３の
ブロック構成図ぐある。 １１−１〜１１−３・・・ＣＰＵ、１２・・・多重チャ
ネルバス、１３−１〜１３−３・・・バスインタフェー
ス（ＩＦ）、１４・・・バス管理装置、２０−θ〜２０
−７・・・送受信回路、２４・・・Ｐ／Ｔ検出回路、２
８・・・受信メモリ、３６・・・送信メモリ、３７・・
・パラレル伝送優先制御回路、４ｏ・・・チャネルビジ
ーセット回路、ＬＯ〜Ｌ７・・・シリアルバス（ライン
）。

Claims (4)

【特許請求の範囲】
1. （１）複数のシリアルバスから成り、各シリアルバスに
   は複数のチャネルが時分割で割当てられる多重チャネル
   バスと、 所定長のチャネルフレームであって該当チャネルが使用
   中であるか否かを示すチャネル使用ビット、上記多重チ
   ャネルバス全体をパラレルバスとして使用するか否かを
   示すパラレル指定ビットおよびデータ部を含むチャネル
   フレームを上記各シリアルバス上に所定チャネル数分だ
   け一定順序で繰返し共通に送出するバス管理手段と、 上記多重チャネルバスと各処理機器との間にそれぞれ設
   けられたバスインタフェースであって、上記処理機器か
   らのパラレル伝送要求時には上記多重チャネルバス中の
   所定シリアルバス上の各チャネルフレームの上記パラレ
   ルビットおよび上記複数のシリアルバス上の各チャネル
   フレームの上記チャネル使用ビットに基づいて上記複数
   のシリアルバスのいずれにおいても空きとなっている同
   一チャネルを捜し、この同一チャネルを用いてパラレル
   データ伝送を行なう第１送信手段、および上記処理機器
   からのシリアル伝送要求時には上記多重チャネルバス中
   の所定シリアルバス上の各チャネルフレームの上記パラ
   レルビットおよび上記多重チャネルバス中の所望のシリ
   アルバス上の各チャネルフレームのチャネル使用ビット
   に基づいて上記所望のシリアルバスにおいて空きとなっ
   ているチャネルを捜し、このチャネルを用いてシリアル
   データ伝送を行なう第２送信手段を有するバスインタフ
   ェースと、 を具備し、上記多重チャネルバスをパラレル伝送路とシ
   リアル伝送路の両伝路として用いるようにしたことを特
   徴とするデータ伝送方式。
2. （２）上記第１送信手段は、パラレルデータ伝送に際し
   、上記所定シリアルバス上のデータ伝送に供されるチャ
   ネルフレームのパラレルビットをオンするように構成さ
   れていることを特徴とする特許請求の範囲第１項記載の
   データ伝送方式。
3. （３）上記第２送信手段は、シリアルデータ伝送に際し
   、上記所望シリアルバス上のデータ伝送に供されるチャ
   ネルフレームのチャネル使用ビットをオンするように構
   成されていることを特徴とする特許請求の範囲第２項記
   載のデータ伝送方式。
4. （４）上記バスインタフェースは、上記複数のシリアル
   バス上の各チャネルフレーム内の上記チャネル使用ビッ
   トおよびパラレルビットに基づいて該当チャネルフレー
   ムがパラレルまたはシリアルのいずれの伝送に供されて
   いるかを判別し、パラレルデータ伝送の場合には上記複
   数のシリアルバス上の同一チャネルの各チャネルフレー
   ムに設定されているデータをビット単位で結合して受信
   し、シリアルデータ伝送の場合には上記複数のシリアル
   バス上の各チャネルフレームに設定されているデータを
   独立に受信する受信手段を更に有していることを特徴と
   する特許請求の範囲第３項記載のデータ伝送方式。