JPS6381868A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6381868A JPS6381868A JP22733386A JP22733386A JPS6381868A JP S6381868 A JPS6381868 A JP S6381868A JP 22733386 A JP22733386 A JP 22733386A JP 22733386 A JP22733386 A JP 22733386A JP S6381868 A JPS6381868 A JP S6381868A
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- JP
- Japan
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- layer
- concentration
- epitaxial layer
- type
- semiconductor device
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 abstract description 23
- 238000000034 method Methods 0.000 abstract description 4
- 238000009826 distribution Methods 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ産業上の利用分野
この発明はＮ゛基板上にＮ型エピタキシャル層を形成し
、Ｎ型エピタキシャル層中にＰ゛拡散層を形成してダイ
オードを構成した半導体装置に関する。
、Ｎ型エピタキシャル層中にＰ゛拡散層を形成してダイ
オードを構成した半導体装置に関する。
（ｂｌ従来の技術
この種の半導体装置、すなわちＮ／Ｎ”構造のＳｔウェ
ハにＰ“導伝型層を形成したダイオード素子は、特に高
周波用のダイオード素子として使用される。第３図はこ
の高周波用ダイオード素子の従来の構成を示している。
ハにＰ“導伝型層を形成したダイオード素子は、特に高
周波用のダイオード素子として使用される。第３図はこ
の高周波用ダイオード素子の従来の構成を示している。
Ｎ゛基板１上にＮ型エピタキシャル層２が形成されこの
Ｎ型エピタキシャル層２中にＰ０拡散層３が形成される
。第４図はこの構造を備える半導体装置のＳｉ表面から
の深さ方向に対する不純物濃度を示している。
Ｎ型エピタキシャル層２中にＰ０拡散層３が形成される
。第４図はこの構造を備える半導体装置のＳｉ表面から
の深さ方向に対する不純物濃度を示している。
（Ｃ）発明が解決しようとする問題点
しかし上記のような構造の半導体装置では、高周波順抵
抗ｒ、を下げて高周波特性を向上させようとすると、逆
方向耐圧および素子電極間のキャパシタンスに悪影響を
及ぼすためにその低減化に限界がある。すなわち高周波
順抵抗ｒｒを下げるためには、Ｎ型エピタキシャル層の
濃度を高くしてそのエピタキシャル層の抵抗を下げるか
、またはエピタキシャル層の厚さを薄くして抵抗値を下
げればよいが、この場合つぎのような問題が生じる。
抗ｒ、を下げて高周波特性を向上させようとすると、逆
方向耐圧および素子電極間のキャパシタンスに悪影響を
及ぼすためにその低減化に限界がある。すなわち高周波
順抵抗ｒｒを下げるためには、Ｎ型エピタキシャル層の
濃度を高くしてそのエピタキシャル層の抵抗を下げるか
、またはエピタキシャル層の厚さを薄くして抵抗値を下
げればよいが、この場合つぎのような問題が生じる。
■エピタキシャル層の濃度を高くする方法では、逆方向
電圧印加時に空乏層がＮ″基板に達する前にアバランシ
ェブレークダウンを起こす。このため逆方向耐圧が低下
する不都合がある。また逆方向電圧印加時に空乏層が拡
がりきれないことからその空乏層域のキャパシタンスが
増大し高周波特性が劣化する問題がある。
電圧印加時に空乏層がＮ″基板に達する前にアバランシ
ェブレークダウンを起こす。このため逆方向耐圧が低下
する不都合がある。また逆方向電圧印加時に空乏層が拡
がりきれないことからその空乏層域のキャパシタンスが
増大し高周波特性が劣化する問題がある。
■エピタキシャル層の厚さを薄くする方法この方法では
逆方向電圧印加時に空乏層がＮ″基板に到達するまでに
アバランシェブレークダウンを起こすことがないが、エ
ピタキシャル層の厚さが薄い分だけ空乏層がＮ″基板に
早く到達し、その結果逆方向耐圧が低下する不都合があ
る。また厚さの薄い分だけキャパシタンスが増大して高
周波特性が劣化する欠点がある。
逆方向電圧印加時に空乏層がＮ″基板に到達するまでに
アバランシェブレークダウンを起こすことがないが、エ
ピタキシャル層の厚さが薄い分だけ空乏層がＮ″基板に
早く到達し、その結果逆方向耐圧が低下する不都合があ
る。また厚さの薄い分だけキャパシタンスが増大して高
周波特性が劣化する欠点がある。
以上のように従来の構造の半導体装置では、エピタキシ
ャル層の濃度を上げてもまたエピタキシャル層の厚さを
薄くしても逆方向耐圧および素子電極間のキャパシタン
スに悪影響を及ぼす欠点があった。
ャル層の濃度を上げてもまたエピタキシャル層の厚さを
薄くしても逆方向耐圧および素子電極間のキャパシタン
スに悪影響を及ぼす欠点があった。
この発明の目的は、Ｎ型エピタキシャル層を２段階に形
成しそれぞれの不純物濃度を変えることにより上記の欠
点をすべて解消し、逆方向耐圧を劣化させることなくま
た素子の電極間のキャパシタンスを増大させずに高周波
順抵抗ｒ、を下げて高周波特性を向上することのできる
半導体装置を提供することにある。
成しそれぞれの不純物濃度を変えることにより上記の欠
点をすべて解消し、逆方向耐圧を劣化させることなくま
た素子の電極間のキャパシタンスを増大させずに高周波
順抵抗ｒ、を下げて高周波特性を向上することのできる
半導体装置を提供することにある。
（ｄ１問題点を解決するための手段
この発明はＮ４基板上にＮ型エピタキシャル層を形成し
、Ｎ型エピタキシャル層にＰ゛拡散層を形成してダイオ
ードを構成した半導体装置において、 前記Ｎ型エピタキシャル層を、Ｎ゛基板側から上方に向
かって積層された、不純物濃度の高い高濃度層と不純物
濃度の低い低濃度層とで構成するとともに、前記Ｐ゛拡
散層を前記低濃度層中に形成したことを特徴とする。
、Ｎ型エピタキシャル層にＰ゛拡散層を形成してダイオ
ードを構成した半導体装置において、 前記Ｎ型エピタキシャル層を、Ｎ゛基板側から上方に向
かって積層された、不純物濃度の高い高濃度層と不純物
濃度の低い低濃度層とで構成するとともに、前記Ｐ゛拡
散層を前記低濃度層中に形成したことを特徴とする。
ｔｅ１作用
この発明にかかる半導体装置においては、エピタキシャ
ル層を、低濃度層と高濃度層とに分離しているために、
２つの濃度層のトータルの濃度を従来の半導体装置のエ
ピタキシャル層の濃度よりも高く設定し、且つ２層の厚
さを従来の半導体装置のエピタキシャル層の厚さとほぼ
同じに設定することが容易にできる。このように設定し
た場合、トータルの濃度が従来のエピタキシャル層の濃
度よりも高いために高周波順抵抗ｒｔが小さくなり、且
つ高濃度層の厚さが薄いために、逆方向電圧を印加した
時にこの高濃度層での空乏層域の拡がりがアバランシェ
現象を起こすまえにＮ″基板に達する。すなわちこの高
）湿度層ではバンチスルーブレークダウンが生じること
になる。なお低濃度層では勿論アバランシェブレークダ
ウンが生じることがない。
ル層を、低濃度層と高濃度層とに分離しているために、
２つの濃度層のトータルの濃度を従来の半導体装置のエ
ピタキシャル層の濃度よりも高く設定し、且つ２層の厚
さを従来の半導体装置のエピタキシャル層の厚さとほぼ
同じに設定することが容易にできる。このように設定し
た場合、トータルの濃度が従来のエピタキシャル層の濃
度よりも高いために高周波順抵抗ｒｔが小さくなり、且
つ高濃度層の厚さが薄いために、逆方向電圧を印加した
時にこの高濃度層での空乏層域の拡がりがアバランシェ
現象を起こすまえにＮ″基板に達する。すなわちこの高
）湿度層ではバンチスルーブレークダウンが生じること
になる。なお低濃度層では勿論アバランシェブレークダ
ウンが生じることがない。
この結果、２段階に形成されたＮ型エピタキシャル層で
は逆方向電圧を印加した時に空乏層がＮ゛基板面に到達
するまでにアバランシェブレークダウンを起こすことが
ない。すなわち逆方向耐圧はエピタキシャル層の厚さに
よって決定されることとなり、アバランシェブレークダ
ウンを原因とする逆方向耐圧の低下を防ぐことが出来る
。また逆方向電圧印加時に空乏層がＮ″基板面までに拡
がりきるから素子電極間のキャパシタンスを増大させる
こともない。
は逆方向電圧を印加した時に空乏層がＮ゛基板面に到達
するまでにアバランシェブレークダウンを起こすことが
ない。すなわち逆方向耐圧はエピタキシャル層の厚さに
よって決定されることとなり、アバランシェブレークダ
ウンを原因とする逆方向耐圧の低下を防ぐことが出来る
。また逆方向電圧印加時に空乏層がＮ″基板面までに拡
がりきるから素子電極間のキャパシタンスを増大させる
こともない。
＜ｎ実施例
第１図はこの発明の実施例である半導体装置の構造図で
ある。構成において第３図に示す従来の半導体装置と相
違する部分は、Ｎ型エピタキシャル層が低濃度層２０と
高湯度Ｎ２１とで構成した点である。エピタキシャル層
の厚さｔｏは第３図に示すエピタキシャル層の厚さと同
じである。本実施例においてはこのエピタキシャル層の
厚さｔ。が９μに設定されている。またＳｉ表面からの
深さ方向（矢印方向）の厚さはＰ″層の厚さｔ。
ある。構成において第３図に示す従来の半導体装置と相
違する部分は、Ｎ型エピタキシャル層が低濃度層２０と
高湯度Ｎ２１とで構成した点である。エピタキシャル層
の厚さｔｏは第３図に示すエピタキシャル層の厚さと同
じである。本実施例においてはこのエピタキシャル層の
厚さｔ。が９μに設定されている。またＳｉ表面からの
深さ方向（矢印方向）の厚さはＰ″層の厚さｔ。
が４μ、低濃度層（Ｎ、層）の厚さｔ２が２μ、高？二
度層（Ｎ、層）の厚さｔ３が３μに設定されている。な
お高濃度層Ｎ２と低濃度層Ｎ１層の接合面には約１μ程
度の濃度勾配部がある。第２図は上記矢印方向の不純物
濃度曲線を示す図である上記第２図において、Ｎは従来
の半導体装置のエピタキシャル層２の濃度を示している
。本実施例では低濃度層Ｎｌ ｌ高濃度層Ｎ２と従来の
半導体装置のエピタキシャル層の濃度Ｎとの関係を次の
ように設定している。
度層（Ｎ、層）の厚さｔ３が３μに設定されている。な
お高濃度層Ｎ２と低濃度層Ｎ１層の接合面には約１μ程
度の濃度勾配部がある。第２図は上記矢印方向の不純物
濃度曲線を示す図である上記第２図において、Ｎは従来
の半導体装置のエピタキシャル層２の濃度を示している
。本実施例では低濃度層Ｎｌ ｌ高濃度層Ｎ２と従来の
半導体装置のエピタキシャル層の濃度Ｎとの関係を次の
ように設定している。
Ｎｌ ＜Ｎ＜ＮＺ
Ｎ、＋Ｎ、＞Ｎ
不純物濃度の大小関係が上記のように設定されることか
ら、２段階エピタキシャルＷｉＮｌ、Ｎｚの不純物濃度
のトータルが従来の構造の１段階エピタキシャル層Ｎの
濃度よりも高いために、高周波順抵抗ｒｆが低下する。
ら、２段階エピタキシャルＷｉＮｌ、Ｎｚの不純物濃度
のトータルが従来の構造の１段階エピタキシャル層Ｎの
濃度よりも高いために、高周波順抵抗ｒｆが低下する。
また２段階エピタキシャル層Ｎ ｌ 、 Ｎ ｔのトー
タルの厚さが従来の構造のエピタキシャル層Ｎの厚さと
同一に設定され、さらにその厚さが低濃度層Ｎｌと高濃
度ＮＮｚにほぼ分割されているために、逆方向電圧印加
時に高濃度層Ｎ２においてアバランシェ現象が生じるま
えに空乏層がＮ３基板面に到達してしまう。すなわちア
バランシェブレークダウンを起こさずバンチスルーブレ
ークダウンを起こすようになる。
タルの厚さが従来の構造のエピタキシャル層Ｎの厚さと
同一に設定され、さらにその厚さが低濃度層Ｎｌと高濃
度ＮＮｚにほぼ分割されているために、逆方向電圧印加
時に高濃度層Ｎ２においてアバランシェ現象が生じるま
えに空乏層がＮ３基板面に到達してしまう。すなわちア
バランシェブレークダウンを起こさずバンチスルーブレ
ークダウンを起こすようになる。
この場合もし低濃度層ＮＩの濃度が高いと空乏層は高濃
度ＭＮ２の途中までしか拡がりきれずアバランシェブレ
ークダウンを起こす。本実施例では低濃度層Ｎ、の濃度
を従来のエピタキシャル層の濃度よりも低く設定してい
るために空乏層の拡がりはこの低濃度ＮＮ、を超えた時
点から制限されるようになってくる。しかし高濃度層Ｎ
２の厚さが薄いために空乏層の拡がりが制限される前に
Ｎ０基板面にまで到達することができる。
度ＭＮ２の途中までしか拡がりきれずアバランシェブレ
ークダウンを起こす。本実施例では低濃度層Ｎ、の濃度
を従来のエピタキシャル層の濃度よりも低く設定してい
るために空乏層の拡がりはこの低濃度ＮＮ、を超えた時
点から制限されるようになってくる。しかし高濃度層Ｎ
２の厚さが薄いために空乏層の拡がりが制限される前に
Ｎ０基板面にまで到達することができる。
したがってエピタキシャル層のトータルの濃度を増やし
ながら逆方向電圧印加時に空乏層をＮ゛基板面にまで拡
がりきるようにすることができる、この結果エピタキシ
ャル層のトータルの濃度が増えることによって高周波順
抵抗ｒ、が小さくなり、また逆方向電圧印加時に生じる
空乏層がＮ゛基板面にまで拡がりきることによって逆方
向耐圧の低下原因となるアバランシェブレークダウンが
生じなくなり、しかも空乏層が拡がりきれないことを原
因とするキャパシタンスの増大を防ぐことが出来、キャ
パシタンスの増大による高周波特性劣化を防止すること
ができる。
ながら逆方向電圧印加時に空乏層をＮ゛基板面にまで拡
がりきるようにすることができる、この結果エピタキシ
ャル層のトータルの濃度が増えることによって高周波順
抵抗ｒ、が小さくなり、また逆方向電圧印加時に生じる
空乏層がＮ゛基板面にまで拡がりきることによって逆方
向耐圧の低下原因となるアバランシェブレークダウンが
生じなくなり、しかも空乏層が拡がりきれないことを原
因とするキャパシタンスの増大を防ぐことが出来、キャ
パシタンスの増大による高周波特性劣化を防止すること
ができる。
（用発明の効果
以上のようにこの発明によれば、Ｎ型エピタキシャル層
を、低濃度層と高濃度層の２段で構成しＰ ４拡散層を
低濃度層中に形成しているために、エピタキシャル層全
体の層の厚さをそれほど変えずに２つの層の濃度分布を
適当に設定することによってトータルの不純物濃度を高
くしながら逆方向電圧印加時に生じる空乏層をＮ゛基板
面にまで到達させることができるようになる。このため
トータルの不純物濃度を高くすることによって高周波順
抵抗ｒｆを下げて高周波特性を向上することが出来ると
ともに、アバランシェブレークダウンが生じることによ
る逆方向耐圧の低下を防ぎ、且つ空乏層が拡がりきれな
いことを原因とするキャパシタンスの増大をも防止する
ことが出来、逆方向耐圧の低下とキャパシタンスの増大
を共に防止できる利点がある。
を、低濃度層と高濃度層の２段で構成しＰ ４拡散層を
低濃度層中に形成しているために、エピタキシャル層全
体の層の厚さをそれほど変えずに２つの層の濃度分布を
適当に設定することによってトータルの不純物濃度を高
くしながら逆方向電圧印加時に生じる空乏層をＮ゛基板
面にまで到達させることができるようになる。このため
トータルの不純物濃度を高くすることによって高周波順
抵抗ｒｆを下げて高周波特性を向上することが出来ると
ともに、アバランシェブレークダウンが生じることによ
る逆方向耐圧の低下を防ぎ、且つ空乏層が拡がりきれな
いことを原因とするキャパシタンスの増大をも防止する
ことが出来、逆方向耐圧の低下とキャパシタンスの増大
を共に防止できる利点がある。
第１図はこの発明の実施例である半導体装置の構造図、
第２図は同半導体装置の不純物濃度を示す図、第３図は
従来の半導体装置の構造図、第４図は従来の半導体装置
の不純物濃度を示す図である。 １−Ｎ″基板 ２０−低ｔａ度のエピタキシャル層、 ２１−高濃度のエピタキシャル層 ３−Ｐ゛拡散層
第２図は同半導体装置の不純物濃度を示す図、第３図は
従来の半導体装置の構造図、第４図は従来の半導体装置
の不純物濃度を示す図である。 １−Ｎ″基板 ２０−低ｔａ度のエピタキシャル層、 ２１−高濃度のエピタキシャル層 ３−Ｐ゛拡散層
Claims (1)
- （１）Ｎ＾＋基板上にＮ型エピタキシャル層を形成し、
Ｎ型エピタキシャル層にＰ＾＋拡散層を形成してダイオ
ードを構成した半導体装置において、前記Ｎ型エピタキ
シャル層を、Ｎ＾＋基板側から上方に向かって積層され
た、不純物濃度の高い高濃度層と不純物濃度の低い低濃
度層とで構成するとともに、前記Ｐ＾＋拡散層を前記低
濃度層中に形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22733386A JPS6381868A (ja) | 1986-09-25 | 1986-09-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22733386A JPS6381868A (ja) | 1986-09-25 | 1986-09-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381868A true JPS6381868A (ja) | 1988-04-12 |
Family
ID=16859162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22733386A Pending JPS6381868A (ja) | 1986-09-25 | 1986-09-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184439A (ja) * | 2006-01-10 | 2007-07-19 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| WO2010026654A1 (ja) * | 2008-09-05 | 2010-03-11 | 株式会社 東芝 | 記憶装置 |
-
1986
- 1986-09-25 JP JP22733386A patent/JPS6381868A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184439A (ja) * | 2006-01-10 | 2007-07-19 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| WO2010026654A1 (ja) * | 2008-09-05 | 2010-03-11 | 株式会社 東芝 | 記憶装置 |
| JP5454945B2 (ja) * | 2008-09-05 | 2014-03-26 | 株式会社東芝 | 記憶装置 |
| US8766225B2 (en) | 2008-09-05 | 2014-07-01 | Kabushiki Kaisha Toshiba | Storage device |
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