JPS60154681A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60154681A JPS60154681A JP59010072A JP1007284A JPS60154681A JP S60154681 A JPS60154681 A JP S60154681A JP 59010072 A JP59010072 A JP 59010072A JP 1007284 A JP1007284 A JP 1007284A JP S60154681 A JPS60154681 A JP S60154681A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、バイポーラメモリなどに用いられるショット
キーバリアダイオードに関するものである。
キーバリアダイオードに関するものである。
従来から用いられているショッＩ〜キーダイオードを使
用したバイポーラメモリーセルの回路および構造の一例
を第１図に示す。この例は１９７９年ＩＥＥＥ Ｉ ｒ
＋ｔｅｒｎａｔｉｏｎａｌ Ｓ ｏｌｉｄ Ｓ ｔａｔ
、ａｔ、ｅ Ｃ１ｒｃｕｉｔ。
用したバイポーラメモリーセルの回路および構造の一例
を第１図に示す。この例は１９７９年ＩＥＥＥ Ｉ ｒ
＋ｔｅｒｎａｔｉｏｎａｌ Ｓ ｏｌｉｄ Ｓ ｔａｔ
、ａｔ、ｅ Ｃ１ｒｃｕｉｔ。
Ｃｏｎｆｅｒｅｎｃｅにおいて発表されたものである。
（Ｍ、Ｔ ｎａｄａｔｅ ｅｔ ａｌ、ｌ５ｓｃｃ Ｄ
ｊｇｅｓｔ ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
Ｐ２Ｏ３）。
ｊｇｅｓｔ ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
Ｐ２Ｏ３）。
本例の回路図（第１図（ａ））でショッ１−キーダイオ
ード（Ｓ Ｂ Ｄ）と直列に入っている抵抗Ｒ。
ード（Ｓ Ｂ Ｄ）と直列に入っている抵抗Ｒ。
は構造図（第１図（ｂ））ではＳＢＤ接合１がら（−ラ
ンジスタ部のＮ＋埋め込み層２までの間の抵抗であり、
Ｓ Ｂ Ｄ拡散層３の抵抗Ｔｔ ９８０およびＳＢＤと
１−ランジスタ部の間のＮ＋埋め込み層４の横方向の抵
抗ＩＮＮ、から成っている。Ｒ，の変動はメモリーセル
の動作マージンを減小させるため極力小さく抑えること
が必要である。従来のメモリーセルのＳＢＤ部の深さ方
向の不純物分布を第２図（ａ）に示す。曲線５はＳＢＤ
のフォワード電圧ｖｒの制御のため導入さ］ｔだｆ１型
不純物の分布を示しており、６はｎ型埋め込み層の分布
、７はエピタキシャル層にドープされた１１型不純物を
示している。先に述べたＲ、 ｓｅｏはこのような′ａ
度分布の領域の表面とＮ゛埋め込み層の間の抵抗である
ため、第２図（ａ）に８で示す低濃度部分の抵抗がＲ、
、、に大きく影響することになる。第２図（ｂ）に破線
で示すように拡散層５の分布が変動した場合や第２図（
ｃ）に破線で示すようにエピタキシャル成長層の厚みが
変動した場合には、８の低濃度部分の抵抗が大きく変動
し、Ｒｅａａｏも大きく変動することになる。
ンジスタ部のＮ＋埋め込み層２までの間の抵抗であり、
Ｓ Ｂ Ｄ拡散層３の抵抗Ｔｔ ９８０およびＳＢＤと
１−ランジスタ部の間のＮ＋埋め込み層４の横方向の抵
抗ＩＮＮ、から成っている。Ｒ，の変動はメモリーセル
の動作マージンを減小させるため極力小さく抑えること
が必要である。従来のメモリーセルのＳＢＤ部の深さ方
向の不純物分布を第２図（ａ）に示す。曲線５はＳＢＤ
のフォワード電圧ｖｒの制御のため導入さ］ｔだｆ１型
不純物の分布を示しており、６はｎ型埋め込み層の分布
、７はエピタキシャル層にドープされた１１型不純物を
示している。先に述べたＲ、 ｓｅｏはこのような′ａ
度分布の領域の表面とＮ゛埋め込み層の間の抵抗である
ため、第２図（ａ）に８で示す低濃度部分の抵抗がＲ、
、、に大きく影響することになる。第２図（ｂ）に破線
で示すように拡散層５の分布が変動した場合や第２図（
ｃ）に破線で示すようにエピタキシャル成長層の厚みが
変動した場合には、８の低濃度部分の抵抗が大きく変動
し、Ｒｅａａｏも大きく変動することになる。
従来のＳＢＤを用いたバイポーラメモリーセルではＳＢ
Ｄの面積績が大きかったためＲ９８０はＲＮ−より充分
に小さく、その変動はＲ１−に大きな影響を与えること
はなかった。しかし最近バイポーラメモリーの高集積化
に伴い、ＳＢＤ面積は大１Ｊに縮小されてきており、変
動しゃすいＲｇ、、を低く抑え、かつ変動量を減少せし
めることがめられている。Ｒ５ｌｌｏを小さくかつ変動
も小さくするためには拡散層の不純物濃度を上げること
が考えられるが、ＳＢＤの■、は表面の不純物濃度によ
り決まるため、この方法は採用することはできない。
Ｄの面積績が大きかったためＲ９８０はＲＮ−より充分
に小さく、その変動はＲ１−に大きな影響を与えること
はなかった。しかし最近バイポーラメモリーの高集積化
に伴い、ＳＢＤ面積は大１Ｊに縮小されてきており、変
動しゃすいＲｇ、、を低く抑え、かつ変動量を減少せし
めることがめられている。Ｒ５ｌｌｏを小さくかつ変動
も小さくするためには拡散層の不純物濃度を上げること
が考えられるが、ＳＢＤの■、は表面の不純物濃度によ
り決まるため、この方法は採用することはできない。
またエピタキシャル層の厚みを減少せしめることも考え
られるが、この方法はＬＳＩのバイポーラトランジスタ
の耐圧の低下や寄生容量の減小をもたらすために採用す
ることはできない。
られるが、この方法はＬＳＩのバイポーラトランジスタ
の耐圧の低下や寄生容量の減小をもたらすために採用す
ることはできない。
このように従来の構造では微小面積で直列抵抗の低いり
、ＳＩ用ＳＢＤを作成することはできない。
、ＳＩ用ＳＢＤを作成することはできない。
本発明は以」二説明した問題を解決し、微小面積でかつ
直列抵抗の小さいＬＳＩ用ＳＢＤを提供することである
。
直列抵抗の小さいＬＳＩ用ＳＢＤを提供することである
。
本発明では、Ｓ Ｂ Ｄの■、制御のためにＳｌ基板中
に導入されるｎ型不純物を高い加速エネルギーで打ち込
むことにより、Ｓ Ｌ（Ｄ拡散層の深さ方向の濃度分布
が表面からＮ゛拡散層に向って増加する構造を実現し、
Ｒ、Ｂ、の減小および変動の抑制を行なう。
に導入されるｎ型不純物を高い加速エネルギーで打ち込
むことにより、Ｓ Ｌ（Ｄ拡散層の深さ方向の濃度分布
が表面からＮ゛拡散層に向って増加する構造を実現し、
Ｒ、Ｂ、の減小および変動の抑制を行なう。
以下、本発明を実施例に基づいて説明する。本発明の方
法および従来方法によって作成したＳＢＤの深さ方向の
濃度分布の例を第３図に示す。
法および従来方法によって作成したＳＢＤの深さ方向の
濃度分布の例を第３図に示す。
第３図において９は従来法で加速電圧１２０ＫＶでＰ″
を打ち込んだ場合のＳＢＤ拡散層の濃度分布である。１
０は本発明の方法によって形成した場合であり、１８０
ＫＶでＰ ２４″イオンを打ち込んだ場合であり、これ
はＰ”を３６０ＫＶで打ち込んだ場合に相当する。
を打ち込んだ場合のＳＢＤ拡散層の濃度分布である。１
０は本発明の方法によって形成した場合であり、１８０
ＫＶでＰ ２４″イオンを打ち込んだ場合であり、これ
はＰ”を３６０ＫＶで打ち込んだ場合に相当する。
従来法の場合にはＮ＋埋め込み層６とＳＢＤ拡散層９の
接続部には濃度が大きく落ち込んで部分がありこの部分
がＳＢＤの直列抵抗を決定づけている。さらにこの部分
でのＳＢＤ拡散層濃度分布は急峻であるためエピタキシ
ャル成長膜厚変動などにより直列抵抗が大きく変動する
ことになる。
接続部には濃度が大きく落ち込んで部分がありこの部分
がＳＢＤの直列抵抗を決定づけている。さらにこの部分
でのＳＢＤ拡散層濃度分布は急峻であるためエピタキシ
ャル成長膜厚変動などにより直列抵抗が大きく変動する
ことになる。
これに対し、本発明の方法ではＳＢＤ拡散層】０とＮ＋
埋め込み層６の間には低濃度層はなく抵抗は従来法に比
べて大ｒｌＪに低く抑えることができる。
埋め込み層６の間には低濃度層はなく抵抗は従来法に比
べて大ｒｌＪに低く抑えることができる。
さらに拡散層１０と埋め込み層６の接続部での拡散層１
０の濃度勾配はほとんどな〈従来法に比べて大巾に小さ
くなっている。このためエピタキシャル成長膜厚変動な
どによる抵抗変化も従来法よりずっと小さく抑えること
ができる。従来法を用いて作成したＳＢＤのＲ、ｇ、は
１０μｒｒｒのＳＢＤの場合３００±７０Ωであったの
に対し本発明の方法の場合は２０±１Ωと抵抗値も１桁
以上低くなり、抵抗変！ｌ！ｌＪ率も大１１］に改善さ
れた。
０の濃度勾配はほとんどな〈従来法に比べて大巾に小さ
くなっている。このためエピタキシャル成長膜厚変動な
どによる抵抗変化も従来法よりずっと小さく抑えること
ができる。従来法を用いて作成したＳＢＤのＲ、ｇ、は
１０μｒｒｒのＳＢＤの場合３００±７０Ωであったの
に対し本発明の方法の場合は２０±１Ωと抵抗値も１桁
以上低くなり、抵抗変！ｌ！ｌＪ率も大１１］に改善さ
れた。
第３図のＳＢＤ拡散層９と１０は同一の表面濃度であり
同一の■、を与えるが、拡散層１０の場合のりんの単位
面積当りの打ち込み量は従来法の拡散層９の場合より］
桁近く多くなっている。本発明ではＳＢＤ拡散層の表面
濃度が拡散層の最高′ａ度より低く抑えられるためある
一定のｖ、、に対しイン３ン打ち込み量を増すことがｅ
き、従って５口りの直列抵抗を低）威することができる
。
同一の■、を与えるが、拡散層１０の場合のりんの単位
面積当りの打ち込み量は従来法の拡散層９の場合より］
桁近く多くなっている。本発明ではＳＢＤ拡散層の表面
濃度が拡散層の最高′ａ度より低く抑えられるためある
一定のｖ、、に対しイン３ン打ち込み量を増すことがｅ
き、従って５口りの直列抵抗を低）威することができる
。
本実施例ではＰ２゛イオンを１８０ｉｃＶで打ち込むこ
とにより実効的にＰ４イオンを３６０ Ｋ Ｖで打ち込
んだ場合ど同等の効果む得ている。イオンを高い加速電
圧で打ち込むことは技術的にも大きな困イ、を伴うため
、半導体用として市販されている１″オン打ち込み装ｇ
ｊの大部分は最大加速電圧が２００ Ｋ Ｖのものであ
る。本実施例の従来法とし・では１２０ＫＶでＩ”−（
オンを打ち込んだ場合と比較し、だが、通常のイオン打
ち込み装置の最大加速電圧２ ｆ） ＯＫ Ｖで１）°
イオンを打ち込んだ場合を第３図に破線（１１）で示す
。１（の分布（よ］２０Ｋ Ｖ打ち込みした場合（９）
より改善されてはいるが、Ｓ Ｂ Ｄ拡散層（９）とＮ
゛埋め込み層６の間には低濃度部が残−）でおり、また
この部分のＳ Ｂ Ｄ拡散層濃度分布９のこの部分での
勾配もかなり急である。従ってＳＢＤの直列抵抗Ｒｓｕ
。もかなり高く、またプロセス条件変動によるＲ５ｌ１
ｏの変動も充分抑制することはできない。
とにより実効的にＰ４イオンを３６０ Ｋ Ｖで打ち込
んだ場合ど同等の効果む得ている。イオンを高い加速電
圧で打ち込むことは技術的にも大きな困イ、を伴うため
、半導体用として市販されている１″オン打ち込み装ｇ
ｊの大部分は最大加速電圧が２００ Ｋ Ｖのものであ
る。本実施例の従来法とし・では１２０ＫＶでＩ”−（
オンを打ち込んだ場合と比較し、だが、通常のイオン打
ち込み装置の最大加速電圧２ ｆ） ＯＫ Ｖで１）°
イオンを打ち込んだ場合を第３図に破線（１１）で示す
。１（の分布（よ］２０Ｋ Ｖ打ち込みした場合（９）
より改善されてはいるが、Ｓ Ｂ Ｄ拡散層（９）とＮ
゛埋め込み層６の間には低濃度部が残−）でおり、また
この部分のＳ Ｂ Ｄ拡散層濃度分布９のこの部分での
勾配もかなり急である。従ってＳＢＤの直列抵抗Ｒｓｕ
。もかなり高く、またプロセス条件変動によるＲ５ｌ１
ｏの変動も充分抑制することはできない。
これに対し本発明の方法は多価イオンを打ぢ込むことに
よりＳＢＤ拡散層の濃度分布を従来法より格段に深くす
ることができる。多価イオンを打ち込むことはイオン打
込み装置の質量電荷比の設定を変えるだけで手軽に実施
することができる。
よりＳＢＤ拡散層の濃度分布を従来法より格段に深くす
ることができる。多価イオンを打ち込むことはイオン打
込み装置の質量電荷比の設定を変えるだけで手軽に実施
することができる。
また、通常のイオン打ち込み装置ではＲ２“イオンのビ
ーム電流と、Ｐ′″イオンのビー１１電流の比は数分の
１程度であり、ＳＢＤ拡散層のイオン打ち込み量が１０
１３／ｃｎ？〜１０”／ｃｎｆ程度であるため、ＬＳＩ
製造上のスルーブツトの点からも問題はない。
ーム電流と、Ｐ′″イオンのビー１１電流の比は数分の
１程度であり、ＳＢＤ拡散層のイオン打ち込み量が１０
１３／ｃｎ？〜１０”／ｃｎｆ程度であるため、ＬＳＩ
製造上のスルーブツトの点からも問題はない。
本発明のように１．ＳＩのＳＢＤ拡散層を表面からＮ＋
埋め込み層に向って濃度が高くなる構造を用いることに
よりＳＢＤの直列抵抗の大［１］な低減と抵抗バラツキ
の大＋ｌ】な抑制をすることが可能となった。
埋め込み層に向って濃度が高くなる構造を用いることに
よりＳＢＤの直列抵抗の大［１］な低減と抵抗バラツキ
の大＋ｌ】な抑制をすることが可能となった。
また多価イオン打ち込みを用いることにより、従来半導
体工業で広く用いられている最大加速電圧２００ＫＶの
イオン打ち込み装置を用いて本発明の構造を形成するこ
とが可能となった。
体工業で広く用いられている最大加速電圧２００ＫＶの
イオン打ち込み装置を用いて本発明の構造を形成するこ
とが可能となった。
第１図（ａ）はＳＢＤを使用したバイポーラメモリーセ
ルの回路を示しており、第１図（ｂ）は第１図（ａ）の
メモリーセルの片側の構造を示している。 第２図はＬＳＩ用ＳＢＤの深さ方向濃度分布を表わして
いる。第３図は従来法および本発明の方法によるＴ、、
Ｓ Ｔ用ＳＢＤの深さ方向濃度分布を示している。 １・・・ＳＢＤ接合、２・・・１〜ランジスタ部のＮ＋
埋め込み層、３・・・ＳＢＤ拡散層、４・・・１−ラン
ジスタとＳＢＤの間のＮ＋埋め込み層、５・・・ＳＢＤ
拡散層の濃度分布、６・・・Ｎ゛埋め込み層の濃度分布
、７・・・エピタキシャル成長層の不純物の濃度づ）布
、８・・・ＳＢＤ拡散層とＮ゛埋め込み層の間の高抵抗
部、９・・・従来法により形成したＳＢＤ拡散層の濃度
分布、１０・・・本発明の方法により形成したＳＢＤ拡
散層の濃度分布、１１・・・Ｐ＋イオンを２００ＫＶで
打ち込んだ場合のＳＢＤ拡散層の濃度分布。 ■ １ 図 第 ２ 霞 ＝５デー ！ −イプ
ルの回路を示しており、第１図（ｂ）は第１図（ａ）の
メモリーセルの片側の構造を示している。 第２図はＬＳＩ用ＳＢＤの深さ方向濃度分布を表わして
いる。第３図は従来法および本発明の方法によるＴ、、
Ｓ Ｔ用ＳＢＤの深さ方向濃度分布を示している。 １・・・ＳＢＤ接合、２・・・１〜ランジスタ部のＮ＋
埋め込み層、３・・・ＳＢＤ拡散層、４・・・１−ラン
ジスタとＳＢＤの間のＮ＋埋め込み層、５・・・ＳＢＤ
拡散層の濃度分布、６・・・Ｎ゛埋め込み層の濃度分布
、７・・・エピタキシャル成長層の不純物の濃度づ）布
、８・・・ＳＢＤ拡散層とＮ゛埋め込み層の間の高抵抗
部、９・・・従来法により形成したＳＢＤ拡散層の濃度
分布、１０・・・本発明の方法により形成したＳＢＤ拡
散層の濃度分布、１１・・・Ｐ＋イオンを２００ＫＶで
打ち込んだ場合のＳＢＤ拡散層の濃度分布。 ■ １ 図 第 ２ 霞 ＝５デー ！ −イプ
Claims (1)
- 【特許請求の範囲】 １、埋め込み拡散層およびその上に形成されたエピタキ
シャル成長層を形成し、かつ素子としてショットキーバ
リアダイオードを持つ半導体装置であって、該ショク１
〜キーバリアダイオード形成領域のエピタキシャル成長
層に、基板表面から埋め込み拡散層に向って濃度が高く
なる、ショットキーバリアダイオード用拡散層を形成し
たことを特徴とする半導体装置。 ２、埋め込み拡散層およびその上に形成されたエピタキ
シャル成長層を形成する工程と、かつ素子としてショッ
トキーバリアダイオードを持つ半導体装置であって、該
ショットキーバリアダイオード形成領域のエピタキシャ
ル成長層に、基板表面から埋め込み拡散層に向って濃度
が高くなる、ショットキーバリアダイオード用拡散層を
形成する工程とからなる半導体装置の製造方法において
、上記ショットキーバリアダイオード用拡散層を形成す
るために多価イオンを打ち込む工程を具えたことを特徴
とする半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010072A JPS60154681A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010072A JPS60154681A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154681A true JPS60154681A (ja) | 1985-08-14 |
Family
ID=11740161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59010072A Pending JPS60154681A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194663A (ja) * | 1986-02-20 | 1987-08-27 | Nec Corp | 半導体記憶装置 |
| EP0545521A2 (en) * | 1991-12-06 | 1993-06-09 | National Semiconductor Corporation | Schottky diode structure and fabrication process |
-
1984
- 1984-01-25 JP JP59010072A patent/JPS60154681A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194663A (ja) * | 1986-02-20 | 1987-08-27 | Nec Corp | 半導体記憶装置 |
| EP0545521A2 (en) * | 1991-12-06 | 1993-06-09 | National Semiconductor Corporation | Schottky diode structure and fabrication process |
| EP0545521A3 (en) * | 1991-12-06 | 1994-08-24 | Nat Semiconductor Corp | Schottky diode structure and fabrication process |
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