JPS6381829A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6381829A JPS6381829A JP22669186A JP22669186A JPS6381829A JP S6381829 A JPS6381829 A JP S6381829A JP 22669186 A JP22669186 A JP 22669186A JP 22669186 A JP22669186 A JP 22669186A JP S6381829 A JPS6381829 A JP S6381829A
- Authority
- JP
- Japan
- Prior art keywords
- lsi chip
- bump electrodes
- thicknesses
- semiconductor device
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 239000011347 resin Substances 0.000 claims abstract description 16
- 229920005989 resin Polymers 0.000 claims abstract description 16
- 238000003825 pressing Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract 10
- 239000011521 glass Substances 0.000 abstract description 7
- 238000005452 bending Methods 0.000 abstract description 4
- 239000006185 dispersion Substances 0.000 abstract 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29199—Material of the matrix
- H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特にマイクロコ
ンピュータやゲートアレイ等の多電極、狭ピッチのLS
Iチップの実装に関するものである0 従来の技術 従来の技術を第2図とともに説明する。
ンピュータやゲートアレイ等の多電極、狭ピッチのLS
Iチップの実装に関するものである0 従来の技術 従来の技術を第2図とともに説明する。
まず、第2図乙に示す様に、ガラス、セラミック等よシ
なる配線基板1のQf−Au、土To等よりなる導体配
線2を有した面に、紫外線硬化あるいは熱硬化等の接続
樹脂3を塗布する。次に第2図す、cに示す様に、突起
電極5を有したLSIチップ4を突起電極5と導体配線
2が一致する様に配線基板1に加圧ツール6により加圧
する。突起電極6は、ムu、Cu等からなり、厚みは1
0〜30μ程度である。突起電極6の形成方法は通常メ
ッキにより行うか、第2図すに示す様に、突起電極5の
厚みは通常厚みの10%〜30%程度バラツク。その為
、第2図Cに示す様にLSIチップ4内の全部の突起電
極6を導体配線2に接触させるためには、大きな加圧力
が必要となり、配線基板1が破損したり、LSIチップ
6に歪が生じたりする。次に、第2図dに示す様に接続
樹脂3を硬化し、LSIチップ4を配線基板1に固着し
、LSIチップ4の突起電極6と導体配線2を電気的に
接続したものである。
なる配線基板1のQf−Au、土To等よりなる導体配
線2を有した面に、紫外線硬化あるいは熱硬化等の接続
樹脂3を塗布する。次に第2図す、cに示す様に、突起
電極5を有したLSIチップ4を突起電極5と導体配線
2が一致する様に配線基板1に加圧ツール6により加圧
する。突起電極6は、ムu、Cu等からなり、厚みは1
0〜30μ程度である。突起電極6の形成方法は通常メ
ッキにより行うか、第2図すに示す様に、突起電極5の
厚みは通常厚みの10%〜30%程度バラツク。その為
、第2図Cに示す様にLSIチップ4内の全部の突起電
極6を導体配線2に接触させるためには、大きな加圧力
が必要となり、配線基板1が破損したり、LSIチップ
6に歪が生じたりする。次に、第2図dに示す様に接続
樹脂3を硬化し、LSIチップ4を配線基板1に固着し
、LSIチップ4の突起電極6と導体配線2を電気的に
接続したものである。
発明が解決しようとする問題点
前述した従来の技術では、突起電極の厚みがばらついて
いるLSIチップを直接配線基板に押し轟て導体配線と
突起電極を接触させる為、大きな圧力が必要となり、次
に示す欠点がある。
いるLSIチップを直接配線基板に押し轟て導体配線と
突起電極を接触させる為、大きな圧力が必要となり、次
に示す欠点がある。
1)配線基板に固着したLSIチップに歪が残シ特性変
動が生じる。
動が生じる。
2)I、S+Iチップ固着時に、LSIチップ又は配線
基板に曲がりが生じ、高温時に復元力が生じ、LSIチ
ップが配線基板から剥離し、導通不良が生じる。
基板に曲がりが生じ、高温時に復元力が生じ、LSIチ
ップが配線基板から剥離し、導通不良が生じる。
3)配線基板が薄い場合は、割れや、クラック等の損傷
が生じ歩留りが悪い。
が生じ歩留りが悪い。
問題点を解決するだめの手段
本発明では、前記欠点を解決する為に、LSIチップの
突起電極を平面度の良好なガラス板等の板で加圧し、突
起電極の厚みのばらつきを小さくした後に、配線基板に
LSIチップを加圧し、小さい加圧力で突起電極と導体
配線を接触させるものである。
突起電極を平面度の良好なガラス板等の板で加圧し、突
起電極の厚みのばらつきを小さくした後に、配線基板に
LSIチップを加圧し、小さい加圧力で突起電極と導体
配線を接触させるものである。
作用
本発明では、小さい加圧力でI、SIチップを配線基板
に固着することができるため、LSIチップの歪や、基
板の損傷がなく、信頼性や歩留りが良好なものである。
に固着することができるため、LSIチップの歪や、基
板の損傷がなく、信頼性や歩留りが良好なものである。
実施例
本発明の一実施例を第1図とともに説明する。
まず第1図aに示す様な、厚みのばらついた突起電極1
6を有したLSIチップ14を第1図すに示す様に平面
度の良好なガラス板等の加圧板18に押し当て突起電極
16を塑性変形させる〇この時、加圧板18は平面度が
良好な為、突起電極15は、第1図Cに示す様に、厚み
のばらつきが非常に小さくなる。突起電極16は、ムu
、Cu等からなりメッキにより形成する。厚みは、5μ
〜30μ程度であるが、厚みのばらつきは1チツプ内で
10%〜30%程度生じる。加圧板18には、ガラス板
を光学研磨したものを用いることにより、1μ/10+
+m程度の平面度を有したものを得ることができる。加
圧板18にLSIテップ14を加圧する時は、50〜1
50g/電極程度の加圧力で、突起電極16は容易に塑
性変形し、突起電極16の厚みのばらつきを1チツプ内
で、1%〜3%程度におさえることができる。また、突
起電極15の大きさは、20μm〜100μm0程度で
あり、ピッチは、6oμm〜200μm 程度である。
6を有したLSIチップ14を第1図すに示す様に平面
度の良好なガラス板等の加圧板18に押し当て突起電極
16を塑性変形させる〇この時、加圧板18は平面度が
良好な為、突起電極15は、第1図Cに示す様に、厚み
のばらつきが非常に小さくなる。突起電極16は、ムu
、Cu等からなりメッキにより形成する。厚みは、5μ
〜30μ程度であるが、厚みのばらつきは1チツプ内で
10%〜30%程度生じる。加圧板18には、ガラス板
を光学研磨したものを用いることにより、1μ/10+
+m程度の平面度を有したものを得ることができる。加
圧板18にLSIテップ14を加圧する時は、50〜1
50g/電極程度の加圧力で、突起電極16は容易に塑
性変形し、突起電極16の厚みのばらつきを1チツプ内
で、1%〜3%程度におさえることができる。また、突
起電極15の大きさは、20μm〜100μm0程度で
あり、ピッチは、6oμm〜200μm 程度である。
次に、第1図dに示す様に、ガラス、セラミック、樹脂
等よシなる配線基板11の導体配線12を有する面の後
にLSIチップ14を固着する部分に、接続樹脂13を
塗布する。配線基板11の厚みは、0.1〜3.Omt
t程度である。導体配線12は、Or−ムU、ムu、i
To、Cu、ム1等であり、厚みは、0.1μ〜36μ
m程度である。接続樹脂13は、紫外線硬化型、熱硬化
型等であり、塗布の方法はディスペンス法等を用いる。
等よシなる配線基板11の導体配線12を有する面の後
にLSIチップ14を固着する部分に、接続樹脂13を
塗布する。配線基板11の厚みは、0.1〜3.Omt
t程度である。導体配線12は、Or−ムU、ムu、i
To、Cu、ム1等であり、厚みは、0.1μ〜36μ
m程度である。接続樹脂13は、紫外線硬化型、熱硬化
型等であり、塗布の方法はディスペンス法等を用いる。
また、接続樹脂13の塗布はLSIチップ14側に行っ
てもよい。
てもよい。
次に、第1図eに示す様に、突起電極16の厚みをそろ
えたLSIチップ14を、突起電極15と導体配線12
を一致させ配線基板11に加圧ツール16にて押し当て
る。この時、導体配線12上にある接続樹脂13は、突
起電極16により周囲に押し出され、突起電極16と導
体配線12が接触する。また、突起電極16の厚みのば
らつきは非常に小さい為、6g〜30g程度の低い圧力
で1チツプ内の全部の突起電極15が容易に導体配線1
2に接触する。次に、LSIチップ14を加圧した状態
で、接続樹脂13を硬化し、加圧ツール16を解除し、
第1図fに示す様に、LSIチップ14を配線基板11
に固着し、LSIチップの突起電極16と導体配線12
を電気的に接続するものである。接続樹脂13が紫外線
硬化の場合は、配線基板11にガラスを用い、配線基板
側から紫外線照射することにより容易に硬化することが
できる。また、熱硬化の場合は、加圧ツール16により
加熱することにより硬化する。接続樹脂13の成分は、
エポキシ、シリコーン、アクリル、ウレタン等である0
LSIチツプ14の固着時の加圧力は、6g〜30g/
電極と非常に小さい為、LSIチップ14や配線基板1
1に歪や曲りが生じることがない為、信頼性及び歩留り
の高い半導体装置を得ることができるものである。
えたLSIチップ14を、突起電極15と導体配線12
を一致させ配線基板11に加圧ツール16にて押し当て
る。この時、導体配線12上にある接続樹脂13は、突
起電極16により周囲に押し出され、突起電極16と導
体配線12が接触する。また、突起電極16の厚みのば
らつきは非常に小さい為、6g〜30g程度の低い圧力
で1チツプ内の全部の突起電極15が容易に導体配線1
2に接触する。次に、LSIチップ14を加圧した状態
で、接続樹脂13を硬化し、加圧ツール16を解除し、
第1図fに示す様に、LSIチップ14を配線基板11
に固着し、LSIチップの突起電極16と導体配線12
を電気的に接続するものである。接続樹脂13が紫外線
硬化の場合は、配線基板11にガラスを用い、配線基板
側から紫外線照射することにより容易に硬化することが
できる。また、熱硬化の場合は、加圧ツール16により
加熱することにより硬化する。接続樹脂13の成分は、
エポキシ、シリコーン、アクリル、ウレタン等である0
LSIチツプ14の固着時の加圧力は、6g〜30g/
電極と非常に小さい為、LSIチップ14や配線基板1
1に歪や曲りが生じることがない為、信頼性及び歩留り
の高い半導体装置を得ることができるものである。
発明の効果
本発明では、LSIチップの突起電極を一度加圧板で加
圧し、厚みのばらつきを小さくしておくことにより、配
線基板に固着時には、小さい圧力で、全部の突起電極を
導体配線に接触させることにより次に示す効果がある。
圧し、厚みのばらつきを小さくしておくことにより、配
線基板に固着時には、小さい圧力で、全部の突起電極を
導体配線に接触させることにより次に示す効果がある。
1)配線基板に固着したLSIチップに歪が残らないた
め信頼性の高いものである。
め信頼性の高いものである。
2)LSIチップ又は配線基板に曲りや変形が生しない
為、高温時においても、LSIチップの剥離が生じず信
頼性が高い。
為、高温時においても、LSIチップの剥離が生じず信
頼性が高い。
3)配線基板の割れや、クラック等の損傷がなく、歩留
りが高い。
りが高い。
第1図は本発明の一実施例方法の工程断面図、第2図は
従来の方法の工程断面図を示すものである。 1.11・・・・・・配線基板、2,12・・・・・・
導体配線、3.13・・・・・・接続樹脂、4,14・
・・・・・LSIチップ、5,16・・・・・・突起電
極、6,16.17・・・・・・加圧ツール、18・・
・・・・加圧板。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1を
一−−配線基板 12−−一導体配偉 第1図 I3−課地 14− LSIチップ 第1図 7−配跨
従来の方法の工程断面図を示すものである。 1.11・・・・・・配線基板、2,12・・・・・・
導体配線、3.13・・・・・・接続樹脂、4,14・
・・・・・LSIチップ、5,16・・・・・・突起電
極、6,16.17・・・・・・加圧ツール、18・・
・・・・加圧板。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1を
一−−配線基板 12−−一導体配偉 第1図 I3−課地 14− LSIチップ 第1図 7−配跨
Claims (2)
- (1)突起電極を有した半導体素子の突起電極を加圧し
前記突起電極を塑性変形せしめる工程と、次に導体配線
を有した絶縁基板の後に半導体素子を設置する部分に絶
縁性樹脂を塗布する工程と、次に前記半導体素子の突起
電極と前記絶縁基板の導体配線を一致させかつ前記突起
電極が前記導体配線に接触する様に前記半導体素子を前
記絶縁基板に加圧する工程と、次に前記半導体素子を前
記絶縁基板に加圧した状態で前記絶縁性樹脂を硬化し前
記半導体素子を前記絶縁基板に固着するとともに前記突
起電極と前記導体配線を電気的に接続する工程よりなる
半導体装置の製造方法。 - (2)導体配線を有した絶縁基板の後に半導体素子を設
置する部分に絶縁性樹脂を塗布する工程が突起電極を塑
性変形せしめた半導体素子に絶縁性樹脂を塗布する工程
である特許請求の範囲第1項記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22669186A JPS6381829A (ja) | 1986-09-25 | 1986-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22669186A JPS6381829A (ja) | 1986-09-25 | 1986-09-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6381829A true JPS6381829A (ja) | 1988-04-12 |
Family
ID=16849143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22669186A Pending JPS6381829A (ja) | 1986-09-25 | 1986-09-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6381829A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5846853A (en) * | 1991-12-11 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Process for bonding circuit substrates using conductive particles and back side exposure |
-
1986
- 1986-09-25 JP JP22669186A patent/JPS6381829A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5846853A (en) * | 1991-12-11 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Process for bonding circuit substrates using conductive particles and back side exposure |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2000045431A1 (en) | Method of packaging semiconductor device using anisotropic conductive adhesive | |
JPH04137630A (ja) | 半導体装置 | |
JP2806348B2 (ja) | 半導体素子の実装構造及びその製造方法 | |
EP0596393A1 (en) | Method of applying bumps on a semiconductor device and connecting it with a printed circuit board | |
JPS6381829A (ja) | 半導体装置の製造方法 | |
JPS63151033A (ja) | 半導体装置の製造方法 | |
JPH02285650A (ja) | 半導体装置及びその製造方法 | |
JPH012331A (ja) | 半導体装置の製造方法 | |
JPS62132331A (ja) | 半導体装置の製造方法 | |
JPH01173733A (ja) | 半導体装置の製造方法 | |
JP3051617B2 (ja) | 半導体装置の製造方法 | |
JPH01160029A (ja) | 半導体装置 | |
JPH03209831A (ja) | 半導体装置 | |
JPH02155257A (ja) | 半導体実装装置 | |
JP2822630B2 (ja) | 半導体素子への突起電極形成方法 | |
JPS62281361A (ja) | 半導体装置 | |
JP2959215B2 (ja) | 電子部品およびその実装方法 | |
JP2827565B2 (ja) | 半導体装置の製造方法 | |
JPS63227029A (ja) | 半導体装置の製造方法 | |
JPH0491447A (ja) | 半導体素子の実装方法 | |
JPH0671027B2 (ja) | 半導体素子の実装方法 | |
JP2523641B2 (ja) | 半導体装置 | |
JPH0228946A (ja) | 半導体素子の実装方法 | |
JPH0629349A (ja) | 半導体素子の実装方法 | |
JP2558512B2 (ja) | 半導体装置 |