JPS6379280A - アドレスマ−ク検出回路 - Google Patents

アドレスマ−ク検出回路

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Publication number
JPS6379280A
JPS6379280A JP22356686A JP22356686A JPS6379280A JP S6379280 A JPS6379280 A JP S6379280A JP 22356686 A JP22356686 A JP 22356686A JP 22356686 A JP22356686 A JP 22356686A JP S6379280 A JPS6379280 A JP S6379280A
Authority
JP
Japan
Prior art keywords
address mark
detection circuit
output
address
read data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22356686A
Other languages
English (en)
Inventor
Hideichi Honda
本田 日出一
Yoshinori Tokida
常田 義則
Yuji Yoshida
勇二 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Information and Telecommunication Engineering Ltd
Original Assignee
Hitachi Computer Peripherals Co Ltd
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Computer Peripherals Co Ltd, Hitachi Ltd filed Critical Hitachi Computer Peripherals Co Ltd
Priority to JP22356686A priority Critical patent/JPS6379280A/ja
Publication of JPS6379280A publication Critical patent/JPS6379280A/ja
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  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分骨〕 本発明は、データーイレーズアドレスマークを用いる磁
気記憶装置のアドレスマーク検出回路に関し、記録媒体
の欠陥部と実際のアドレスマーク部の識別、及びライト
/リードリカバリ時間における、過応答波形と実際のア
ドレスマーク部の識別に好適なアドレスマーク検出回路
に関する。
〔従来の技術〕
従来の装置は、特開昭60−660号公報に記憶のよう
に、記録媒体の欠陥部を、あらかじめ、ア。
ドレスマークと誤認しないようイレーズするもの。
であった。しかし、後になりて出来た記録媒体の欠陥に
ついては、配慮されていなかった。また、ライト/リー
ドリカバリ時間における、過応答波形とアドレスマーク
部との識別及び記録媒体の欠陥以外で生じるアドレスマ
ーク部の識別について配慮されていなかった。
〔発明が解決しようとする問題点〕      1上記
従来技術では、将来において発生するであろう記録媒体
上の欠陥、記録媒体上の欠陥以外動作仕様上のアドレス
マーク誤検出の点について配慮されておらず、アドレス
マーク誤検出のポテンシャルが残されているという問題
があった。
本発明の目的は、アドレスマーク検出回路の、信頼性を
向上させることにある。
〔問題点を解決するための手段〕
上記目的達成のため、まずアドレスi−りのデーターイ
レーズ長を固定長とし、検出回路では、データーイレー
ズ長が、ある一定の範囲内にあることをアドレスマーク
の条件とした。又、アドレスマーク検出を始める条件と
して、リードデータ検出ということを追加した。これに
より、記録媒。
体上に、欠陥が生じた場合でも、データーイレーズ長が
、アドレスマーク検出回路に検出されない範囲の欠陥で
あれば、アドレスマークとして誤認識しない。また、リ
ード/ライトリカバリ時間におけるリードデーターが出
力されない場合においても、アドレスマーク検出をスタ
ートしないので、アドレスマーク課認識とならない。
〔作用〕
第1図に本発明の回路構成を示す。
本回路は、リードデータ検出回路と、アドレスマーク検
出回路により構成されている。・リー・ドデータ検出回
路は、アドレスマークサーチ2がオンすることで動作を
始める。そしてリードデータ1が入力されると、アドレ
スマークサーチスタートストップ4がオンとなる。これ
Kより第2図に示すよ5なアドレスマークサーチのスタ
ート時のリーード波形が出力されないリード/ライトリ
カバリ時間をアドレスマークと誤検出することを防止で
きる。又リードデータ検出回路は、アドレスマークサー
チスタートストップ4がオンしている状態でリードデー
タ1がない間の長さをチェックしており、アドレスマー
ク長ではありえない長さに聚くなった場合、アドレスマ
ークサーチスタートストップをオフする。これにより、
第3図に示すような、アドレスi−りより長い欠陥部が
あった場合この欠陥部をアドレスマーク部と誤検出する
ことがない。アドレスマーク検出回路は、データーイレ
ーズ長がある一定の範囲内であることを条件として、ア
ドレスマーク部を検出している。これによって、第4図
に示すような実際のアドレスマーク部より短かい欠陥部
をアドレスマークと誤検出することがない。
〔実施例〕
以下、本発明の一実施例を第5図により説明する。
本実施例では、アドレスマークの長さを24ビ一ツト間
のデーターイレーズとした。またアドレスマークと決定
する回路は、16ビツト以上、54ビツト以下のデータ
ーイレーズをアドレスマークと認識するようにした。第
5図は、本実施例の論理回路図である。クロック−P3
8は、1周期1ビツト長のクロックパルスであり常に入
力されている。カウンタ14は、クロック−P 38を
カウントするビットカウンタであり、ノオア出力10が
ロウレベルとなるとクリアされる。すなわち、リードデ
ーターP 41又は、フリップフロップQ出力13かハ
イレベルになるとクリアされる。フリラグフロップ43
.フリツプフロツプ12は、アドレスマークサーチ−P
 42をデーターとし、リードデーターP 41をクロ
ックとするエツジトリガタイプシフトレジスタを構成し
ている。この回路の目的は、アドレスマーク検出を行な
う前にリードデータがあることを確認するものである。
すなわチ、アドレスマークサーチ−P42がハイレベル
となり、リードデーターP 41に、トリガーパルスが
2ヶ以上人力されると、フリップ70ツブQ出力16が
ロウレベルとなる。リードデーターP41とフリップフ
ロップQ出力13がロウレベルの。
状態が16ビツトの間経続すると、カウンタQ+a出力
17はハイレベルとなる。さらにインバーター191C
よりインバートされたインバート出力21はロウレベル
となり、フリップ70ツブ24をセットする。フリップ
70ツブQ出力25は、ノーイレベルとなりカウンタ2
6のクリアを解除する。
その結果、カウンタ26は、ナンド出力23のカウント
を始める。20ビツトをカウントするとカウンタQ4出
力27とカウンタQ+a出力28はノヘイレベルとなり
アンド29の出力であるアンド出力50がハイレベルと
なる。フリップ70ツブ51(7)D入力端子は、プル
アップされているためアンド出力50の立上がりエツジ
により、フリップフロップQ出力32は、ロウレベルと
なる。この結果ナツト出力26はナンド22によりハイ
レベル固定となる。このためカウンタ26は、この時点
でカウントストップとなる。またアンド出力30の立上
がりエツジ出力は、フリップ70ツブ35のトリガ一端
子にも行っている。この時カウンタQs2出力16は、
カウンタ14が34ビツトカウントする前にリードデー
ターP、41によりクリアされている。
ため、ロウレベルとなっているのでナンド53を経たナ
ンド出力34は、ハイレベルとなっている。
この結果アンド出力50の立上がりエツジによりフリッ
プフロップ35の出力アドレスマーク7アウンド−P 
56は、ハイレベルとなる。要約するとカウンタ14が
16ビツトから34ビツトカウントする間に、リードデ
ーターP 41によりクリアされれば、アドレスマーク
7アウンドーPがノ・イレベルとなる。
次忙カウンタ14が34ビツトまでカウントした場合、
カウントQ2出力、カウントQj2出力は、ハイレベル
となり、ナンド18の出力ナンド出力20は、ロウレベ
ルとなる。このためフリップ70ツブ7の出カフリップ
フロップQ出力8は、インバータ出力40の立上がりエ
ツジタイミングでロウレベルとなる。これによりフリッ
プフロップ12は、クリアされるため、フリップ70ツ
ブQ出力11は一ロウレベルとなり、さらに7リツグ7
oッグ24.。
31、カウンタ26は、クリアされる。また逆に7リツ
プ70ツブQ出力はハイレベルとなるため、カウンタ1
4は、クリアされた状態、つまりは、アドレスマーク検
出不可能状態となる。再度、アドレスマーク検出可能状
態とするには、アトレースマークサーチ−Pd2がハイ
レベルで、リードデーターP 41に、トリガーパルス
が2個以上入力されなければならない。
これら一連の動作により、第2図、第3図、第4図のタ
イムチャートの機能を満すことができる。
〔発明の効果〕
本発明によれば、アドレスマークを記録媒体上にデータ
ーイレーズとして書き込む磁気記憶装置において、記録
媒体上の欠陥をアドレスマークと誤検出すること、アド
レスマーク検出スタート時のリード波形が出力されない
、リード/ライトリカバリ時間等をアドレスマーク部と
誤検出することを防止する効果がある。
【図面の簡単な説明】
第1図は、本発明の一実施例のブロック図、第2図から
第4図は、タイムチャート、第5図は、本発明の一実施
例の論理図である。 1・・・リードデーター、2・・・アドレスマークサー
チ、6・・・リードデーター検出回路、5・・・アドレ
スマーク検出回路、6・・・アドレスマーク7アウンド
、7・・・フリップフロップ7.8・・・フリップ70
ツブQ出力、9・・・ノオア、11・・・7リツプフロ
ツグQ出力、12・・・フリップフロップ、13・・・
フリップフロップQ出力、14・・・64ビツトカウン
タ、18・・・ナンド、19・・・インバータ、22・
・・ナンド、24・・・7リツプフロツプ、26・・・
カウンタ、29・・・アンド、30・・・アンド出力、
31・・・フリップフロップ、33・・・ナンド、54
・・・ナンド出力、35・・・フリップ70ツブ、57
・・・フリップフロップQ出プハ 39・・・インバー
タ、40・・・インバータ出力、43・・・フリップフ
ロップ。 代理人弁理士 小  川  勝  再 発2図 め〕同 犯4肥

Claims (1)

    【特許請求の範囲】
  1. 1、磁気記憶装置で、アドレスマークを、記録媒体上に
    、データーイレーズとして書き込む装置において、アド
    レスマーク検出回路に、リードデータ検出回路を付加し
    、リードデータが検出されて始めて、アドレスマークの
    検出回路が動作するようにしたことを、特徴とするアド
    レスマーク検出回路。
JP22356686A 1986-09-24 1986-09-24 アドレスマ−ク検出回路 Pending JPS6379280A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22356686A JPS6379280A (ja) 1986-09-24 1986-09-24 アドレスマ−ク検出回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22356686A JPS6379280A (ja) 1986-09-24 1986-09-24 アドレスマ−ク検出回路

Publications (1)

Publication Number Publication Date
JPS6379280A true JPS6379280A (ja) 1988-04-09

Family

ID=16800167

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22356686A Pending JPS6379280A (ja) 1986-09-24 1986-09-24 アドレスマ−ク検出回路

Country Status (1)

Country Link
JP (1) JPS6379280A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10933915B2 (en) 2016-10-27 2021-03-02 Psa Automobiles Sa Reinforcement of the front structure of a motor vehicle for frontal crash with reduced overlap

Cited By (1)

* Cited by examiner, † Cited by third party
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US10933915B2 (en) 2016-10-27 2021-03-02 Psa Automobiles Sa Reinforcement of the front structure of a motor vehicle for frontal crash with reduced overlap

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