JPS637592A - メモリのリフレツシユ方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリのリフレッシュ方法に関する。

〔従来の技術〕

周知のように、ダイナミック型ランダムアクセスメモリ
（以下、ＤＲＡＭと記す）は内部記憶データの保持の為
に周期的にリフレッシュしなければならない。

第３図は従来のメモリのリフレッシュ方法を用いるリフ
レッシュ回路の一例のブロック図である。

第３図において、４′〜７′はフリップフロップ（以下
、Ｆ’Ｆと記す）でＦＦ４’及びＦＦ５’のＱ出力は高
レベル（以下、′１”と記す）に初期設定されている。

１１．１２’　、１３はインバータ（以下、ＩＮＶと記
す）、１４．１５’は否定積回路（以下、ＮＡＮＤと記
す）である。

第４図は第３図に示すリフレッシュ回路の動作を説明す
るためのタイム図であり、インストラクションフェッチ
サイクル（以下、Ｍ１サイクルと記す）の期間を示す。

以下に、第３図に示すリフレッシュ回路の動作について
第４図を参照して説明する。

２２は外部装置のマイクロプロセッサに供給する信号と
同じクロック信号、２１はクロック信号２２の２倍の周
波数の周期信号、２３はマイクロプロセッサがメモリア
クセス時に出力するメモリアクセス信号、２４はマイク
ロプロセッサがインストラクションフェッチ時に出力す
るインストラクションフェッチ信号、２５はマイクロプ
ロセッサがＤＲＡＭのリフレッシュを許可するリフレッ
シュ許可信号である。２６はＤＲＡＭのロウアドレスス
トローブ信号（以下、ＲＡＳと記す）、２７はＤＲＡＭ
へ供給するロウアドレスとカラムアドレスを切換えるア
ドレス切換信号、２８はＤＲＡＭのカラムアドレススト
ローブ信号（以下、ＣＡＳと記す）である。

Ｍ１サイクルのＴ、ステートでメモリアクセス信号２３
が低レベル（以下、“Ｏ”と記す）となると、ＦＦ５’
のＱ出力が“１”であることがらＮＡＮＤ１４の出力は
”ｏｎとなり、ＲＡＳ２６も“０”となる。又、Ｔ、ス
テートでのメモリアクセス信号２３の立下り以前にイン
ストラクションフェッチ信号２４が′°０”になってい
ることから、メモリアクセス信号２３が“０”になると
ＮＡＮＤ１５’の出力も“０”となる。

Ｔ２ステートの開始でＦＦ６′はＮＡＮＤＩ５′の出力
をラッチするため、アドレス切換信号２７は“０”とな
る、このため、Ｔ２ステートの最初の同期信号２１の立
上りでＦＦ７’はＦＦ６′のＱ出力をラッチし、ＣＡＳ
２８は“Ｏ”となる、Ｔ２ステートのクロック信号２２
の立下りでＦＦ４’のＱ出力は“１”となる。

このため、Ｔ３ステートの開始でＦＦ５’のＱ出力は“
０”となり、ＲＡＳ２６は“１”になる。又、メモリア
クセス信号２３が“１”になるとＦＦ６’及びＦＦ７’
はセットがかかるためアドレス切換信号２７及びＣＡＳ
２８も“１”となる。インストラクションフェッチ信号
２４が“１”になると、ＮＡＮＤ１５’の出力は“１”
となり、ＤＲＡＭリフレッシュ時にアドレス切換信号２
７及びＣＡＳ２８が“０”になるのを禁止する。

Ｔ３ステートでリフレッシュ信号２５が゛″００パると
、ＦＦ５’がリセットされＲＡＳ２６はメモリアクセス
信号２３に従って変化する。

〔発明が解決しようとする問題点〕

上述した従来のメモリのリフレッシュ方法では、ＤＲＡ
ＭのリフレッシュをＭ１サイクルのリフレッシュ期間中
にＲＡＳを活性化することにより行っているので、６４
ｋｂｉｔ（ただし１ｋｂｉｔは１０２４ｂｉｔ）までの
ＤＲＡＭＬかりフレッシュできないという欠点がある。

本発明の目的は、２５６ｋｂ　ｉ　ｔのＤＲＡＭのリフ
レッシュができるメモリのリフレッシュ方法を提供する
ことにある。

〔問題点を解決するための手段〕

本発明のメモリのリフレッシュ方法は、インストラクシ
ョンフェッチサイクルごとのリフレッシュ期間に外部か
ら入力されるメモリアクセス信号に応じてロウアドレス
ストローブ信号を活性化し、該ロウアドレスストローブ
信号の活性化前にカラムアドレスストローブ信号を活性
化しかつその状態をその周期の前記インストラクション
フェッチサイクルの期間保持するように構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を用いるリフレッシュ回路の
ブロック図である。

第１図において、１〜７はＦＦで、ＦＦＩ及びＦＦ２の
Ｑ出力とＦＦ５のＱ出力は“１゛′に、ＦＦ４のＱ出力
は“Ｏ”に初期設定される。１１及び１３はＩＮＶ、１
２及び１４はＮＡＮＤ、１５は論理積回路（以下、ＡＮ
Ｄと記す）、１６は否定和回路（以下、ＮＯＲと記す）
である。

第２図は第１図に示すリフレッシュ回路の動作を説明す
るためのタイム図であり、Ｍ１サイクルの期間を示す。

以下に、第１図に示すリフレッシュ回路の動作について
第２図を参照して説明する。

Ｔ！ステートで、メモリアクセス信号２３が′０°“に
なるとＦＦ７のセットが解除され、ＦＦ５のＱ出力が“
１”に初期設定されているので、ＲＡＳ２６も“０”と
なる。又、ＦＦ３のＱ出力が“１゛′であるため、メモ
リアクセス信号２３が“０“になるとＡＮＤｌ５の出力
もパ１”となる。

次に、Ｔ２ステートのクロック信号２２の立上りでＦＦ
ＩのＱ出力は０”となり、ＦＦ６もＡＮＤｌ５の出力を
ラッチするためアドレス切換信号２７も“０”となる。

Ｔ２ステート中のクロック信号２２の立下りでＦＦ４の
Ｑ出力は“１“となる。Ｔ２ステートの最初の同期信号
２１の立上りでＦＦ７の回出力は“１”となるため、Ｃ
ＡＳ２８も“′０”となる。

Ｔ３ステートのクロック信号２２の立上りでＦＦ２のＱ
出力は“Ｏ”となり、又、ＦＦ５のＱ出力も“０”とな
る。このため、ＮＡＮＤ１４の出力が“′１”となり、
ＲＡＳ２６が１”となる。

Ｔ３ステートの最初の同期信号２１の立上りでＦＦ３の
Ｑ出力は“０”となりＦＦ５をリセットし、ＡＮＤｌ　
５の出力を“０″にする。これは、次のＭ１サイクルの
開始でＦＦ２のＱ出力が“０”になりＦＦ３がリセット
されるまで解除されない。

Ｔ３ステートでメモリアクセス信号２３が立上るとＦＦ
６がリセットされるため、アドレス切換信号２７は１′
′になるが、ＦＦＩのＱ出力が“０”であるためＣＡＳ
２８は″０”のままである。

Ｔ３及びＴ４ステートでＲＡ　Ｓ’２６はＦＦ５がリセ
ットされているため、メモリアクセス信号２３に従って
変化する。又、ＣＡＳ２８は、次のＭ１サイクルの最初
のクロック信号２２の立上りでＦＦ２のＱ出力が０”に
なり、ＦＦ３がセットされるまで“Ｏ”であり続ける。

〔発明の効果〕

以上説明したように本発明のメモリリフレッシュ方法は
、Ｍ１サイクルのリフレッシュ期間にＲＡＳが活性化す
る前にＣＡＳを活性化することにより、２５６ｋｂ　ｉ
　ｔのＤＲＡＭのリフレッシュができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を用いるリフレッシュ回路の
ブロック図、第２図は第１図に示すリフレッシュ回路の
動作を説明するためのタイム図、第３図は従来のメモリ
のリフレッシュ方法を用いるリフレッシュ回路の一例の
ブロック図、第４図は第３図に示すリフレッシュ回路の
動作を説明するためのタイム図である。 １〜７．４′〜７′・・・ＦＦ、１１．１２’・・・Ｉ
ＮＶ、１２・・・ＮＡＮＤ、１３・・・ＩＮＶ、１４・
・・ＮＡＮＤ、１５・−・ＡＮＤ、１５′・・・ＮＡＮ
Ｄ、１６・・・Ｎ０Ｒ１２６・・・Ｒ，ＡＳ、２７・・
・アドレス切換信号、２８・・・ＣＡＳ。 第　２Ｔ！！ ＩＩ 第　３ＷＪ 彬　４−　圀

Claims (1)

【特許請求の範囲】
1. インストラクションフェッチサイクルごとのリフレッシ
   ュ期間に外部から入力されるメモリアクセス信号に応じ
   てロウアドレスストローブ信号を活性化し、該ロウアド
   レスストローブ信号の活性化前にカラムアドレスストロ
   ーブ信号を活性化しかつその状態をその周期の前記イン
   ストラクションフェッチサイクルの期間保持することを
   特徴とするメモリのリフレッシュ方法。