JPS637458B2 - - Google Patents

Info

Publication number
JPS637458B2
JPS637458B2 JP56137887A JP13788781A JPS637458B2 JP S637458 B2 JPS637458 B2 JP S637458B2 JP 56137887 A JP56137887 A JP 56137887A JP 13788781 A JP13788781 A JP 13788781A JP S637458 B2 JPS637458 B2 JP S637458B2
Authority
JP
Japan
Prior art keywords
deep
photoresist
layer
trenches
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56137887A
Other languages
English (en)
Other versions
JPS57107037A (en
Inventor
Jii Anansa Narashipaa
Esu Baateia Haasaran
Esu Rekaton Jon
Eru Uorushu Jeemuzu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS57107037A publication Critical patent/JPS57107037A/ja
Publication of JPS637458B2 publication Critical patent/JPS637458B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、半導体装置中の2酸化ケイ素、例え
ば半導体中の深いトレンチ(みぞ部)および浅い
トレンチ中の2酸化ケイ素を平坦化する方法に関
するものである。
発明の展開 半導体基板中/または上に複数の装置が形成さ
れる大規模集積回路技術の発展につれて、集積回
路表面、特に表面安定化、分離および電気絶縁に
使用される誘電体または電気絶縁材の平坦化技術
が、ますます実施されるようになつてきた。
誘電絶縁された集積回路は、集積回路表面から
その内部に伸びるトレンチと呼ばれる、各種の装
置または装置の部分を電気絶縁するためのパター
ンを有する。誘電体または絶縁材をかかるトレン
チ中に付着させる場合、集積回路上に高度に付規
則な表面ができることがあり、それが過度の場
合、装置表面に付着された金属化パターンの破損
や欠陥を含めて様々な問題が生じ得る。今述べた
誘電絶縁プロセスから生じる、基板の非平坦性
は、よくあるように多数の絶縁層および導体層を
その上に付着すると、一層大きくなつてくる。従
つて、重なり合つた多レベル金属パターン構造の
ために、誘電絶縁された装置を含む基板をできる
だけ平坦にすることが非常に重要である。
先行技術では、様々な種類のトレンチが知られ
ている。例えば、典型的な場合、集積回路中のあ
る装置を別の装置から絶縁するため例えばあるバ
イポーラ・トランジスタをもう1つのバイポー
ラ・トランジスタから絶縁するために、深く狭い
トレンチが使用される。
同様に、装置中の個々の素子を絶縁するため
に、例えばバイポーラ・トランジスタのベースを
コレクタから絶縁するために浅いトレンチが使用
される。
また、深く広いトレンチも先行技術では一般に
用いられ、集積回路の表面上に金属化パターンを
載せる領域として使用されている。
典型的な場合、かかるトレンチは2酸化ケイ素
または窒化ケイ素で充填され、先行技術では化学
的蒸着(CVD)によつてこれを形成することが
非常に一般的である。
かかるトレンチの深さおよび幅は非常に様々で
あり、典型的な場合にトレンチがその中に形成さ
れるエピタキシヤル層の厚さによつて影響を受け
るが、深いトレンチの深さは通常4〜6ミクロン
のオーダーで、深く狭いトレンチは幅約2〜4ミ
クロン、深い広いトレンチは幅約20〜100ミクロ
ンである。
一方、浅いトレンチは、典型的な場合、幅が1
〜2ミクロンのオーダー、深さが0.5〜2ミクロ
ンのオーダーである。
2酸化ケイ素を化学的蒸着によつて付着する場
合、J.A.Appelsらの“Local Oxidation of
Silicon and Its Applications in
Semiconductor Device Technolgy”Phillips
Research Reports25、p・118(1970)に記載さ
れている方法によると、コンフオーマルな被覆、
すなわち被覆を付着する基板の幾何的形状に基本
的に従つた被覆ができる。深く狭いトレンチまた
は浅いトレンチをCVD付着した2酸化ケイ素で
充填する際にはかかるコンフオーマルな被覆で問
題が生じることはないが、CVD付着した2酸化
ケイ素を使用して深く広いトレンチを充填する場
合には、トレンチ上に「ポケツト」ないし陥没部
が生じてそのために金属化パターンに欠陥をもた
らすことがあるため、基本的な問題に出会うこと
があり得る。
深く広いトレンチ上でのかかる「ポケツト」の
発生を回避し、装置の欠陥をもたらすことのある
不規則な集積回路表面を避けるため、平坦化の技
術が先行技術で発展してきた。
従えば、米国特許第3976524号は、フオトレジ
ストを使用して「高まつていない領域」をマスク
しながら、フオトレジストで被覆されていない
「高まつた」領域をエツチする、平坦化技術を記
載している。本発明は、フエンのこの特許で考慮
されている如き、フオトレジストの選択的除去に
関係するものではない。
米国特許第4025411号は、基板をエツチすべき
物質とほぼエツチ速度が同じ材料で被覆し、その
後望みの基板がエツチされるまでRFスパツタリ
ングなどの物理的エツチングを行なう。平坦化の
方法を記載している。本発明は、かかる材料のエ
ツチングに関係するものではない。例えば、本発
明によれば、トレンチを充填するのに使用される
材料のみが選択的にエツチされる。
米国特許第4073054号は、2つの電気絶縁体を
使用し、第2の付着電気絶縁体が付着されている
第1の電気絶縁体とほぼ同じ速度でエツチされる
点を除いては、上記の特許第4025411号と全く類
似しており、またこの特許は物理的エツチングを
使用している。
米国特許第4076860号は、写真製版による露出
およびプラズマ・エツチングを組合せて平坦化に
利用した、2つのフオトレジスト層の使用を伴な
う、平坦化の方法を記載している。本発明は、か
かる加工ステツプの組合せに関係するものではな
い。
米国特許第4089766号は、ポリマー物質の層を
半導体基板ならびに金属化パターン上に塗布し、
ポリマー層を硬化させ薄い層だけ残して取除き、
2回目の硬化の後、石英層をポリマー層に塗布
し、その後フオトレジスト層を石英層に塗布す
る、平坦化の方法を記載している。本発明は、こ
の特許の複雑な加工手順に関係するものではな
い。
T.Shibataらの“A Defect−FreeIsolation
Technolgy for High Density N−Channel
MOS LSI′s”Int.Election Devices Meeting、
Dig.Tech.Papers、p.1〜4、1978年は、フツ化
水素ガスによる2酸化ケイ素のレジスト触媒エツ
チングを記載している。しかしながら、Shibata
らは、本発明による平坦化の考え方を決して教示
してはいず、どちらかといえば全ての酸化物を除
去して、シリコン基板上の2酸化ケイ素層中に窓
を開けるだけのものである。
発明の概略 本発明は、例えば深い誘電体分離領域で使用さ
れる酸化物充填トレンチ上に形成されるもののよ
うな、厚さの不均一な酸化物を平坦化する方法を
もたらすものである。酸化物は、より厚いレジス
ト領域中ではより薄いレジスト領域中よりも遅い
速度でエツチングが進行するように、平坦化レジ
スト・エツチング・プロセスを用いることによつ
て除去される。
良好な実施例の説明 添付の図面を参照しながら、本発明について説
明する。
以下では、形成される能動装置がバイポーラ・
トランジスタである、典型的なLSI集積回路に関
して本発明を詳しく説明する。
当然のことながら、様々なドーパント、被覆
層、加工条件などを定めるが、本発明はそれに限
定されるものではなく、一般に2酸化ケイ素表面
を平坦化する際に広く応用され、誘電性2酸化ケ
イ素で充填した1つまたは多数のトレンチを含む
集積回路の平坦化に特に適用される事を指摘して
おく。
第1図には、ホウ素で約1014原子/cm3の濃度に
ドープした、P-シリコン基板の上に、約1ミク
ロンの厚さでN-エピタキシヤル層(以後単にエ
ピ層という)11を形成したものを示してある。
エピ層11は、砒素で約2×1010原子/cm3の濃度
にドープされている。基板10は、Ananthaらの
米国特許第4196440号に記載されている如き通常
の手順でドープされ、エピ層11は成長されドー
プされている。エピ層11上には、乾式(不活性
気体)−湿式(1000℃水蒸気、90分)−乾式(不活
性気体)再酸化による通常の再酸化プロセスによ
つて、合計の厚さ3000−4000ÅまでSiO2層12
が成長している。
後に述べるように、当然のことながら深く狭い
トレンチの形成後、バイポーラ・トランジスタな
どの能動装置が、通常のやり方でエピ層11中に
形成される。例として、通常のやり方で形成され
た、N+サブコレクタ14を、第1図に概略的に
示してある。(通常のイオン注入:砒素1018
子/cm3) 第2図では、SiO2層12にスピン・コーテイ
ングによつて通常のポジ・レジスト層20(シツ
プレイ・カンパニーの商品名AZ1350Jなど)を塗
布し、溶媒を駆除して約1ミクロンの乾燥時の厚
さにし、フオトレジスト層を通常のマスク(図示
せず)でマスクして通常のやり方で矢印で示すよ
うに紫外線に露光させて、露出された重合化した
エツチ可能な部分20aと、露出されず未重合の
エツチ不可能な部分20bがもたらされる。その
他の有用な通常のポジ・フオトレジストには、
AZ1350H(シツプレイ・カンパニーの商品名)ま
たはAZ111(シツプレイ・カンパニーの商品
名)が含まれる。AZ1350は、3・4ジヒドロキ
シベンゾフエン−4−〔ナフトキノン−(1・2)
ジアジド(2)〕−スルフオナートを、典型的な場合、
エチレングリコール−モノエチルエーテルアセテ
ートに溶かしたものである。
第3図では、レジスト領域20aが通常のやり
方でAZデベロツパー(シツプレイ・カンパニー
の商品名)など通常の液体現像剤で除去される。
AZ1350Jを使用する場合、装置を典型的にはAZ
デベロツパーと室温で10〜15分間接触させ、次に
水で洗浄しる。その後、フオトレジスト領域20
aの除去後に露出したSiO2層12を、CF4/H2
を使用した通常の反応性イオン・エツチングによ
つて20〜40SCCMの流速で直径11インチのシステ
ムに対して30ワツトを使用して除去する。このシ
ステムの2酸化ケイ素:フオトレジストのエツチ
比は大きいので、露光されたフオトレジスト20
aが除去された領域で優先的に2酸化ケイ素層1
2が除去される。
本発明で使用される反応性イオン・エツチング
は、Richard L.Bersinによる“A Survey of
Plasma Etching Processes Solid State
Technology、1976年5月刊、p.31〜36に詳しく
記載されている。技術の専門家には明らかなよう
に、RIE用に使用する雰囲気はエツチされる物質
の種類に応じて様々であるが、Bersinの論文は
それらについて詳しく記載している。
第4図に示すように、酸素による通常のプラズ
マ・エツチによつて領域20bでレジストを除去
した後、(レジスト層20bは単に「アツシユ」
オフする)N-エピ層11を通つてP-基板10中
にトレンチ20aおよび21bが形成される。ト
レンチ21aは、装置の絶縁用の深く狭いトレン
チであるが、トレンチ21bは、金属化パターン
を載せることになる深く広いトレンチである。ト
レンチの形成は、アルゴン中に3%の塩素を使用
して40ワツト、流速10SCCMで直径8インチの
システムでは10ミリtorrの圧力でプラズマ・エツ
チングによつて行なうことができる。エツチ速度
は、約350Å/分、Si:SiO2のエツチ比は約6:
1である。第4図で、深く狭いトレンチ21aは
深さ約4〜4.5ミクロン、幅約2〜2.5ミクロン、
深く広いトレンチ21bは、深さ約4〜4.5ミク
ロン、幅約100ミクロンである。
エツチングの後、トレンチ21aおよび21b
中にSiO2を再成長させて、厚さ約500ÅのSiO2
22aおよび22bをもたらす。SiO2の再成長
は任意であるが、後で述べるホウ素注入中の側方
拡散を防止する。再成長は酸化性気体(O2)中
で約950℃で約20分間熱酸化により、500Åの層が
形成される。
SiO2の再成長に続いて、標準的イオン注入を
行ない、分離用にホウ素をトレンチ21aおよび
21b中に拡散させる。イオン注入は、垂直方向
に高度に指向性を有し、30KEVで実施され、第
4図で23aおよび23bによつて示されるよう
に、1×1012原子/cm2のホウ素濃度をもたらす。
技術の専門家にはやはり自明の如く、深く狭い
トレンチと深く広いトレンチは、典型的な場合同
時に形成される。第4図には、浅いトレンチは示
していないが、技術の専門家にはこれも自明な如
く、第1図ないし第4図で深いトレンチを形成す
るための上記の手順と同様の手順を使用して浅い
トレンチが形成される。もとろん、実際のLSI加
工の際には、典型的な場合、深いものも浅いもの
も多数のトレンチが使用される。すなわち、各図
は本発明を概略的に表示したものにすぎないこと
を指摘しておく。
深く狭いトレンチ21aおよび深く広いトレン
チ21bを、誘電体分離材で充填するため、第5
図に示すように、通常のやり方でCVD SiO2層3
0を付着させる。CVD SiO2はコンフオーマルな
ので、CVD SiO2層30を付着すると、「ポケツ
ト」ないし陥没部分31が深く広いトレンチ21
b上に形成されるが、これは基本的な大きさであ
り、深く狭いトレンチ21a上に形成されるポケ
ツト32は非常に小さい。ポケツト31は第5図
では、深さXとして表わしてあるが、CVD SiO2
層30は、コンフオーマルなため、もちろん、深
さXは4〜4.5ミクロンのオーダーとなる。
金属化パターンを深く広いトレンチ21b上に
付着する場合、金属化パターンがポケツト31中
に沈下して金属化の破損が生じることがあるの
で、特に平坦化する必要があるのはポケツト31
である。
すなわち、第5図に示すような装置の表面を平
坦化して、基本的にCVD SiO2層が30N-エピ層
11の表面まで除去されるようにすることが必要
である。同時に、能動装置をN-エピ層11中に
形成するはずの領域を除去し始めているときに、
N-エピ層が除去されるほどエツチし過ぎること
は望ましくない。
本発明は、次に第6図に関して説明するように
簡単で実行しやすく、N-エピ層11の過剰エツ
チングがなくて正確に制御できる、かかる平坦化
を実現するための方法をもたらすものである。
第6図について、ここに示した実施例では、2
段階フオトレジスト被覆が使用されている。実際
には、2段階被覆は任意であるが、第1のフオト
レジスト「プラグ40」を使用すると第2のフオ
トレジスト「オーバーコート」50の表面を均一
に平坦にするのがより簡単になることがわかつ
た。第1のフオトレジスト・プラグ40を使用し
ない場合は、時たま単一コート・フオトレジスト
が硬化すると、深く広いトレンチ216上に陥没
が起こる。最初にプラグ40を形成することによ
り、オーバーコート50を均一に流すのがずつと
容易になる。
プラグ40がポジ・フオトレジストの場合、よ
り薄い酸化物層を処理できるようにするため、オ
ーバーコート50はネガ・フオトレジストとすべ
きである。しかしながら、後で考察するように、
プラグとオーバーコートを共にネガ・フオトレジ
ストにすることができる。
プラグ40を形成するのに使用できるポジ・フ
オトレジストには、AZ1350J、AZ1350Hおよび
AZ111(全てシツプレイ・カンパニーの商品名)
が含まれるが、AZ1350Jが最も有利である。ポジ
およびネガ・フオトレジストの性質は、特に限定
されない。
使用できるネガ・フオトレジストには、
KTFR(イーストマン・コダツク・ケミカル・カ
ンパニーの商品名)、KMER(イーストマン・コ
ダツク・ケミカル・カンパニーの商品名)、
OMR(東京オーカ・コーギヨー株式会社の商品
名)、Waycoat(フイリツプ・A・ケミカル・カ
ンパニーの商品名)など環状ポリイソプレン型の
ものが含まれる。最も有利なネガ・フオトレジス
ストはKTFRである。
良好な実施例については、第6図で先ず
AZ1350Jなどのポジ・フオトレジストを均一に塗
布して第5図に示した陥没部分31を充填し、そ
の後適当なマスクを通して露光し、通常のやり方
で現像した後、プラグ40がCVD SiO290中の
陥没部分91を充填するようにする。
上記の手順に続いてエツチすべき表面全体にネ
ガ・フオトレジストを被覆してオーバーコート5
0をもたらし、その後オーバーコート50のブラ
ンケツト露光を実施するが、全て通常のやり方で
行なう。
通常の場合、深いトレンチの幅が約25ミクロン
ないしそれ以上であれば、上記のプラグ/オーバ
ーコート手順を続けて行なう。しかしながら、幅
が約25ミクロン以下の深く広いトレンチでは単一
層フオトレジストを使用することができ、この場
合できれば上記に例を挙げたネガ・フオトレジス
トを利用するのがよい。
上記のフオトレジスト被覆などに様いて、本発
明にもとづくエツチングを実施することができ
る。
第6図について、エツチングに関する本発明の
考え方を説明する。先ず、先に示したようにエツ
チングの目的は、エツチングがN-エピ層11の
頂部で終るようにCVD SiO2層30を除去するこ
とである。エツチングを単にフオトレジストなし
で行なう場合は、第5図に示した陥没部分31の
ために第5図に示したCVD SiO230の厚さXが
取除かれると、深く広いトレンチ21b中に付着
したほぼ同じ量のCVD SiO230が除去され、そ
の際に深く広いトレンチ中のCVD SiO230は非
平坦になることが容易にわかる。
本発明の基礎は被覆30などのCVD SiO2被覆
のエツチ速度がレジストの厚さと共に変わる、す
なわちより厚いレジスト領域におけるエツチ速度
の方がより薄いレジスト領域におけるエツチ速度
よりも遅いことを見出したことである。すなわ
ち、第6図において、HFガスがフオトレジスト
層を透過する速度は薄い領域よりも厚い領域の方
が遅くなるため、プラグ40の下のCVD SiO2
0のエツチ速度は深く狭いトレンチ21aの上の
領域のCVD SiO2被覆30のエツチ速度に比べて
相対的に遅くなる。前者の場合にはフオトレジス
トの全厚にプラグ40およびオーバーコート50
が含まれているが、後者の場合にはレジストの全
厚がオーバーコート50の全厚だけであるためで
ある。
すなわち、SiO2のエツチングは深く広いトレ
ンチ21b上では、比較的遅く進行するが、深く
狭いトレンチ21a上では比較的速く進み、その
際にエツチングの終了後深いトレンチ21bでは
比較的少量のCVD SiO2被覆30のみが除去され
るが深く狭いトレンチ21a上では比較的多量の
SiO2が除去され、目的はN-エピ被覆11の頂部
で終る平坦な表面をエツチして形成することであ
る。
技術の専門家には明らかなように、レジストの
厚さは、深く狭いトレンチ上および深く広いトレ
ンチ上のCVD SiO2層30の厚さと相関させなけ
ればならず、レジストが変わるとき、レジストの
厚さおよびエツチ速度を実験的に決定しなければ
ならない。しかしながら、これは例えば使用する
レジスト系を様々な厚さで塗布し、次にエツチ速
度を同時に測定しながら下記に定める範囲内の望
みの条件でエツチングを行なうことによつて、容
易に行なうことができる。
本発明のもう1つの側面は、複数のフオトレジ
スト、すなわちエツチ速度が違う異なつたフオト
レジストの使用に関するものである。例えば、下
記のデータを参照すれば、AZ1350JをKTFRと
組合せて使用する場合、技術の専門家には自明の
如く、KTFRはAZ1350Jよりも同じ厚さで約4
−5倍も速いエツチ速度をもたらすので、例えば
深く広いトレンチ上の領域をAZ1350Jで保護し、
装置の平衡はKTFRで保護するだけの場合、
KTFRで保護した領域ではAZ1350Jで保護した
領域に対してエツチ速度が約4〜5:1である。
HFガス中で165℃で18torrで処理する際の典型
的なエツチ速度を以下に定める。
レジスト厚さ AZ1350J KTFR 0.5mm ca.2000Å/分 1.0mm ca.1600Å/分 2.0mm ca.250Å/分 ca.1000Å/分 すなわち、「プラグ」/「オーバーコート」フ
オトレジスト系では、AZ1350Jプラグの下の
CVD SiO2のエツチ速度は、KTFR領域の下側の
約20〜25℃である。これに関連して、より遅い
CVD SiO2のエツチ速度をもたらすフオトレジス
トが、その下のCVD SiO2領域に関して基本的に
エツチ速度を制御し、より速いエツチ速度をもた
らすオーバーコート・フオトレジストの効果は基
本的に無視できることがわかる。
当然のことながら、本発明は、「プラグ」/
「オーバーコート」系においてAZ1350Jおよび
KTFRの使用に限定されるものではなく、任意
のフオトレジストの組合せで実施することができ
るが、できれば深いトレンチ上での全エツチ量の
プロセス制御がより簡単になるように、2つのフ
オトレジストがもたらすエツチ速度は異なる方が
よい。技術の専門家には評価できるように、エツ
チ速度の厳密な差が決定的に重要ではなく自由に
評価できるが、典型的な現行技術のLSI装置で
は、上記のような4〜5:1のオーダーのエツチ
速度で優れた結果がもたらされる。例えば深く広
いトレンチ上で比較的少量のCVD SiO2を除去す
べき場合、より遅いエツチ速度をもたらすフオト
レジスト・プラグを使用することができる。
単層フオトレジストを使用する状況でも、同様
の考え方があてはまる。すなわち、厚さ10000Å
のCVD SiO2層を形成するものと仮定し、KTFR
が使用するフオトレジストとすると、深く狭いト
レンチ上のレジストの厚さは0.5μmのオーダーと
し、深く広いトレンチ上のレジストの厚さは2.0μ
mのオーダーとすべきである。5分間のエツチン
グで深く狭いトレンチ上のCVD SiO2は10000Å
除去されるが深く広いトレンチ上では、5000Åし
か除去されず、CVD SiO2被覆はN-エピ層の上
面の高さまで下がる。
先に示したように、必要なレジストの厚さを決
定するための最も簡単な方法は、プロセス条件を
セツトすること、すなわち使用するエツチング・
ガス、使用する温度および圧力を選択し、使用す
るレジスト系を様々な厚さで被覆し、その後エツ
チされたCVD SiO2の量を時間に対して様々なレ
ジストの厚さでプロツトすることである。その
後、この曲線からエツチ速度を容易に取出すこと
ができる。
技術の専門家には評価できるように、本発明に
よればフオトレジストの厚さおよび2酸化ケイ素
の厚さは大いに変化することができ、従つて加工
時間要件を短縮するとより薄いフオトレジスト層
の使用につながることがよくあるため、これらの
パラメータに厳密な境界を設定することは不可能
である。しかしながら、平坦化されることが非常
に多い厚さ1.5〜3.0ミクロンの2酸化ケイ素層に
ついては、0.2〜3.0ミクロンのフオトレジスト単
一層で良好な結果がもたらされるが、一方プラグ
の厚さがトレンチの深さに等しく、オーバーコー
トの厚さが0.2〜3.0ミクロンのプラグ/オーバー
コート系では、商業的スケールで全く満足できる
結果がもたらされる。
本発明で使用されるエツチング気体は、できれ
ば無水形のHFが最もよい。
エツチングの圧力は様々に変化することができ
るが、大部分の商業的用途では、約2〜18torrの
圧力が有利なことがわかつた。それより圧力がか
なり低いと、エツチ速度が遅くなりすぎ、圧力が
ずつと高ければエツチ速度は全く速くなつて、正
確なプロセス制御がより重要となる。商業的スケ
ールでは、無水HFガス雰囲気中で2〜18torrの
間で処理すると、満足できる結果が得られる。限
定的ではないが、典型的なものとして、エツチさ
れる装置上を上記に定義した圧力で無水HFガス
の気流を通すと好都合である。
エツチング温度に関しては、約150〜200℃のオ
ーダー、できれば、165〜190℃の温度で良い結果
が得られる。やはり温度が低いとエツチング速度
がより遅くなり、高温では、エツチング速度がよ
り速くなる。また非常に高い温度でフオトレジス
トが分解する可能性も存在する。極度のフオトレ
ジスト分解が起こらない限り、すなわち上記に説
明した様々なエツチ速度の概念に影響を与える分
解でない限り、より高い温度やより低い温度を使
用できるが、現在の所極度に高いあるいは低い温
度で処理することによつて、大きな利益は得られ
ないと思われる。
本発明によるエツチングおよび湿式現像装置に
よる通常のやり方でのレジスト除去に続いて、
CVD SiO2層30が深く広いトレンチ21bおよ
び深く狭いトレンチ21aの頂部まで除去され
た、すなわち、装置の平坦化が実施された、第7
図に示すような最終製品が得られる。第7図に
は、例としてベース61、エミツタ62およびコ
レクタ63を含むバイポーラ・トランジスタ60
が示してあり、金属化パターン64が深く広いト
レンチ21b中のCVD SiO2層30上に重なつて
いるが、全て通常のやり方で形成されている。
このように本発明を一般的に説明してきたが、
次に現在有利な本発明の実施方法について説明す
る。簡単にするため、以下の例では能動装置の形
成は行なわなかつた。ただし、能動装置は、本発
明の処理の間、上記のSiO2層12と類似のSiO2
層によつて保護されているため、その存否は本発
明の理解には影響がない。
かかる能動装置の形成は、先行技術における通
常の方法に従うというだけで充分である。
例 この例では、サブコレクタの形成、層22aお
よび22bを形成するための再酸化、ならびに絶
縁23aおよび23bを形成するためのホウ素注
入を、本発明を例示するのに基本的に重要ではな
いものとして省略した他は、先に述べたように第
6図に示した装置が形成された。深いトレンチ2
1aおよび21bは共に深さ4〜4.5ミクロンで、
深く狭いトレンチ21aは幅2〜2.5ミクロン、
深く広いトレンチ21bは幅100ミクロンであつ
た。
CVD SiO2層30を通常のやり方で900〜1000
℃で合計厚さ4〜4.5ミクロンに形成し、それに
よつて深く狭いトレンチ21aおよび深く広いト
レンチ21bを充填した。CVD SiO2は通常の湿
式ないし乾式雰囲気、例えばSiH4−CO2−H2系、
SiH4−N2O−N2系、SiCl2−H2−N2O系などか
ら同様にうまく付着できる。
その後、CVD、SiO2層30の表面全体に、通
常のスピン被覆によつて4〜4.5ミクロンの深さ
までAZ1350を被覆し、その後フオトレジストを
マスクし、通常のやり方で紫外線に露光し、AZ
デベロツパーで室温で10〜15分間洗浄し、その
後、第6図に示すようなプラグ40を第5図に示
すような陥没部分31中に形成した。第6図に示
すようなプラグ40は、合計厚さないし深さが約
4〜4.5ミクロンであつた。
上記の手順に続いて、装置の表面全体に
KTFRを通常のスピン被覆によつて約1ミクロ
ンの厚さに被覆し、その後通常のやり方で装置の
表面全体でKTFRを紫外線に露光して、第6図
に示すようなフオトレジスト層50を得た。
上記の手順に続いて、エツチングを行なつた。
エツチングは無水HFガス中で18torrの圧力で
165℃で50分間行なつた。この例では、HFガス
を開放系で8c.c./分の流速で装置上を連続通過さ
せた。
深く狭いトレンチ上の領域では、深く広いトレ
ンチ上の領域に対して約4〜5:1のエツチ比が
観察された。エツチ比は約4〜5:1なので、深
く狭いトレンチ21a上で5ミクロンのCVD
SiO2層が除去されたが、深く広いトレンチ21
b上では50分のエツチング中に1ミクロンの
CVD酸化物しか除去されなかつた。エツチ速度
は、深く広いトレンチ21b上では約200〜250
Å/分、深く狭いトレンチ21a上では約1200
Å/分であつた。
エツチングの後、装置の表面は金属化パターン
の付着に何の問題もないほど充分に平坦であると
考えられた。
エツチングの完了に続いて、KTFRを先ず80
%キシレン−20%シクロヘキサノン(V/V)現
像液中で現像(除去)し、次に酢酸n−ブチルで
(室温、現像に10〜15分間)洗浄し、その後AZデ
ベロツパーを使用して10〜15分間室温で、洗浄
し、次に水洗いしてAZ1350を除去した。
別の手順では、第6図に示したAZ1350Jプラグ
40は使用せず、KTFRレジスタだけを使用し
た。ただしこの例では、先に定めた条件で、平坦
化するために第6図に示すような厚さ8ミクロン
のCVD SiO2層30を使用することが必要であつ
た。これは単一フオトレジスト系を使用する際の
主な欠点の1つであり、すなわちフオトレジスト
の厚さの変化が主にエツチ速度に影響を与えるの
で、より厚いCVD SiO2厚しか使えない。
【図面の簡単な説明】
第1図ないし第7図は、本発明の手順に従つ
た、2酸化ケイ素層を平坦化するための典型的プ
ロセスを概略的に図示したものである。 30……2酸化ケイ素、31,32……陥没
部、40……フオトレジスト・プラグ、50……
フオトレジスト。

Claims (1)

    【特許請求の範囲】
  1. 1 陥没部を有する不均一な表面の2酸化ケイ素
    を平坦化するための方法にして、前記陥没部及び
    他の領域にHFガスに対して透過性を有するフオ
    トレジスト層を付着し且つ前記陥没部及び他の領
    域における2酸化ケイ素が前記フオトレジスト層
    を通してHFガスにより所定のレベルの深さまで
    エツチされる時間が実質的に等しくなるように前
    記陥没部及び他の領域における前記フオトレジス
    ト層の厚さ及び特性を選定し、前記フオトレジス
    ト層を被覆した状態で2酸化ケイ素をHFガスに
    よりエツチすることを特徴とする2酸化ケイ素を
    平坦化するための方法。
JP56137887A 1980-12-16 1981-09-03 Method for flattening silicon dioxide Granted JPS57107037A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/217,077 US4389281A (en) 1980-12-16 1980-12-16 Method of planarizing silicon dioxide in semiconductor devices

Publications (2)

Publication Number Publication Date
JPS57107037A JPS57107037A (en) 1982-07-03
JPS637458B2 true JPS637458B2 (ja) 1988-02-17

Family

ID=22809590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56137887A Granted JPS57107037A (en) 1980-12-16 1981-09-03 Method for flattening silicon dioxide

Country Status (4)

Country Link
US (1) US4389281A (ja)
EP (1) EP0054164B1 (ja)
JP (1) JPS57107037A (ja)
DE (1) DE3162991D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02167671A (ja) * 1988-12-21 1990-06-28 Disco Abrasive Syst Ltd カーボン入り電着砥石
JPH04223876A (ja) * 1990-12-26 1992-08-13 Mitsubishi Materials Corp レンズ研削用砥石

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4576900A (en) * 1981-10-09 1986-03-18 Amdahl Corporation Integrated circuit multilevel interconnect system and method
US4511430A (en) * 1984-01-30 1985-04-16 International Business Machines Corporation Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process
JPS60214532A (ja) * 1984-04-11 1985-10-26 Nippon Telegr & Teleph Corp <Ntt> パタ−ン形成方法
US4574469A (en) * 1984-09-14 1986-03-11 Motorola, Inc. Process for self-aligned buried layer, channel-stop, and isolation
US4583282A (en) * 1984-09-14 1986-04-22 Motorola, Inc. Process for self-aligned buried layer, field guard, and isolation
JPS61144639A (ja) * 1984-12-19 1986-07-02 Hitachi Ltd 放射線感応性組成物及びそれを用いたパタ−ン形成法
US4662986A (en) * 1985-06-27 1987-05-05 Signetics Corporation Planarization method and technique for isolating semiconductor islands
US4655874A (en) * 1985-07-26 1987-04-07 Advanced Micro Devices, Inc. Process for smoothing a non-planar surface
US4665007A (en) * 1985-08-19 1987-05-12 International Business Machines Corporation Planarization process for organic filling of deep trenches
US4749440A (en) * 1985-08-28 1988-06-07 Fsi Corporation Gaseous process and apparatus for removing films from substrates
US4654120A (en) * 1985-10-31 1987-03-31 International Business Machines Corporation Method of making a planar trench semiconductor structure
US5324536A (en) * 1986-04-28 1994-06-28 Canon Kabushiki Kaisha Method of forming a multilayered structure
JPS6377122A (ja) * 1986-09-19 1988-04-07 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
EP0312965B1 (de) * 1987-10-23 1992-12-30 Siemens Aktiengesellschaft Verfahren zur Herstellung eines planaren selbstjustierten Heterobipolartransistors
US4836885A (en) * 1988-05-03 1989-06-06 International Business Machines Corporation Planarization process for wide trench isolation
DE4239075C1 (de) * 1992-11-20 1994-04-07 Itt Ind Gmbh Deutsche Verfahren zur globalen Planarisierung von Oberflächen integrierter Halbleiterschaltungen
US5275973A (en) * 1993-03-01 1994-01-04 Motorola, Inc. Method for forming metallization in an integrated circuit
JP3072876B2 (ja) * 1993-09-17 2000-08-07 日曹エンジニアリング株式会社 エッチング液の精製方法
JPH08250486A (ja) * 1996-03-08 1996-09-27 Semiconductor Energy Lab Co Ltd 半導体装置
KR100242466B1 (ko) * 1996-06-27 2000-02-01 김영환 채널스탑이온주입에 따른 좁은폭효과 방지를 위한 소자분리 구조를 갖는 반도체장치 및 그 제조방법
US7323417B2 (en) * 2004-09-21 2008-01-29 Molecular Imprints, Inc. Method of forming a recessed structure employing a reverse tone process
US7205244B2 (en) * 2004-09-21 2007-04-17 Molecular Imprints Patterning substrates employing multi-film layers defining etch-differential interfaces
US7547504B2 (en) * 2004-09-21 2009-06-16 Molecular Imprints, Inc. Pattern reversal employing thick residual layers
US7259102B2 (en) * 2005-09-30 2007-08-21 Molecular Imprints, Inc. Etching technique to planarize a multi-layer structure
JP4645492B2 (ja) * 2006-03-17 2011-03-09 セイコーエプソン株式会社 金属パターン形成方法
JP2009302222A (ja) * 2008-06-12 2009-12-24 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
JP2010021532A (ja) * 2008-06-12 2010-01-28 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
US10879108B2 (en) * 2016-11-15 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Topographic planarization method for lithography process
JP2023009762A (ja) * 2021-07-08 2023-01-20 東京エレクトロン株式会社 エッチング方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3976524A (en) * 1974-06-17 1976-08-24 Ibm Corporation Planarization of integrated circuit surfaces through selective photoresist masking
GB1539700A (en) * 1976-05-14 1979-01-31 Int Plasma Corp Process for etching sio2
JPS5456985A (en) * 1977-10-14 1979-05-08 Mitsubishi Chem Ind Ltd Gas-separaing membrane
US4307179A (en) * 1980-07-03 1981-12-22 International Business Machines Corporation Planar metal interconnection system and process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02167671A (ja) * 1988-12-21 1990-06-28 Disco Abrasive Syst Ltd カーボン入り電着砥石
JPH04223876A (ja) * 1990-12-26 1992-08-13 Mitsubishi Materials Corp レンズ研削用砥石

Also Published As

Publication number Publication date
EP0054164B1 (en) 1984-04-04
DE3162991D1 (en) 1984-05-10
JPS57107037A (en) 1982-07-03
US4389281A (en) 1983-06-21
EP0054164A1 (en) 1982-06-23

Similar Documents

Publication Publication Date Title
JPS637458B2 (ja)
US4222792A (en) Planar deep oxide isolation process utilizing resin glass and E-beam exposure
US6255022B1 (en) Dry development process for a bi-layer resist system utilized to reduce microloading
US4502914A (en) Method of making structures with dimensions in the sub-micrometer range
US5518950A (en) Spin-on-glass filled trench isolation method for semiconductor circuits
EP0046501B1 (en) Process of forming recessed dielectric regions in a silicon substrate
EP0036573A2 (en) Method for making a polysilicon conductor structure
EP0098687A2 (en) Method of manufacturing a semiconductor device including burying an insulating film
JPH0329172B2 (ja)
US4950618A (en) Masking scheme for silicon dioxide mesa formation
US6103596A (en) Process for etching a silicon nitride hardmask mask with zero etch bias
US3767492A (en) Semiconductor masking
Lussow The Influence of Thermal SiO2 Surface Constitution on the Adherence of Photoresists
US5989979A (en) Method for controlling the silicon nitride profile during patterning using a novel plasma etch process
US4662986A (en) Planarization method and technique for isolating semiconductor islands
KR0151267B1 (ko) 반도체장치의 제조방법
KR100338091B1 (ko) 반도체소자제조방법
JPH0239428A (ja) 半導体装置のエッチング方法
JPS59208744A (ja) 半導体装置
KR930008845B1 (ko) 반도체소자의 소자 격리방법
KR100253268B1 (ko) 반도체 소자 절연방법
JPH0427703B2 (ja)
JPH07106411A (ja) 半導体装置の製造方法
KR20000014700A (ko) 반도체 소자의 소자 분리막 형성방법
KR100701687B1 (ko) 게이트전극 식각방법