JPS636894B2 - - Google Patents
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Description
この発明は分散信号処理システムに関する。
多くの現代の検出、通信および制御システムへ
の応用に対し信号処理量の大きい信号処理装置が
必要とされる。前記信号処理装置は、信号処理装
置の設計、製造および維持費用を減らすために、
同じ構造であるかまたは少ない種類のいくつかの
信号処理要素の並列または分散した組合せとして
実現されることがしばしばある。並列または分散
型の構成型の実現は、また、必要とされる合計の
信号処理容量が設計の初めの時点で正確には知ら
れていないかまたは設備に対する変更または応用
の変更のために設備の有効寿命中に変更すること
を予期される応用に対しても好ましい。これらの
応用では、その応用の要件に対して利用可能な信
号処理容量を調整するために必要に応じて信号処
理要素が付加されたり削除されたりする場合があ
る。 従来技術は予備システム要素の自動的置換の利
用によつて高度に信頼性ある自己修復性システム
をつくることを試みている。しかしながら、予備
要素置換を行なうのに必要とされる複雑なスイツ
チング回路網または再構成制御ハードウエアは、
高価な検査回路に加えて、一般にはもう１つの故
障源を与え、これにより企図した耐故障能力の目
標をうちくだいてしまう。能動システム要素と別
にスイツチングおよび検査回路を使用することは
システム要素が後に付加されたり削除されたりす
る場合は一般に回路について費用のかかる再設計
を必要とし、これにより並行性によつて融通性あ
るシステムを達成する企図をうちくだいてしま
う。 システムの高信頼性を達成する他の従来技術
は、各要素が３重またはそれ以上に重複させられ
呼掛けポーリングがこれらの要素間からとられる
ようになつた３重またはそれ以上のモジユール的
冗長性を含ませるものであつた。複数の要素間で
の多数決投票が正しい出力であるとしてとられ
る。これらの試みは１つの要素が故障してもシス
テム全体の性能に対して何らの影響も与えない無
故障システムを与え、システムが比較的に短い期
間にわたつてエラーを生じさせない応用に対して
は好ましいものかも知れない。しかしながら、多
数の要素の故障の可能性が大きくなるときは、こ
のようなシステムの信頼性は長期間にわたれば減
少してしまう。これらの試みは無故障システムで
はなくて単に自己修復性を必要とする場合には多
数の特別の構成要素が必要とされるという点で特
に不利である。これら特別の構成要素はシステム
の最初の費用のみではなくてシステムの維持費用
も増してしまう。前記特別の構成要素によつて必
要とされる付加的な寸法、重量およびエネルギは
耐故障能力を有するシステムに対する航空機搭載
および宇宙への応用においては特に負担の大きい
ものである。 この発明は耐故障能力を有し、自己修復性をも
ち、再構成可能な分散信号処理システム
（Distributed Signal Processing Systemの頭文
字をとつてDSPSと略記される）を開示する。前
記システムは信号処理装置（Signal Processorの
頭文字をとつてSPと略記される）、大容量記憶装
置（Mass Memoryの頭文字をとつてMMと略記
される）、および入出力制御装置（Input―
Output Controllerの頭文字をとつてIOCと略記
される）からなる。これらの要素は少なくとも１
本の母線BUSによつて相互接続されてシステム
を形成し、そしてこれらは故障耐性の分散オペー
レーテイングシステム（Distributed Operating
Systemの頭文字をとつてDOSと略記される）に
よつて制御される。この発明はシステム内の単一
点故障の源となるかも知れない特別のハードウエ
アスイツチング要素なしに予備的サブシステム要
素の自動的置換により新規で改良された耐故障能
力をもつ分散信号処理システムを提供する。加う
るに、中央母線仲裁（バス・アービタ）装置に対
する必要を除去する母線仲裁の分散方法が各要素
内に設けられる。前記母線仲裁の方法は各要素に
よつて発生される要素仲裁（エレメント優先順
位）コードから成る複合コードの解読に基いてい
る。 多数の同じ構成で、相互接続されたサブシステ
ム要素が処理タスク全体を共有する分散アーキテ
クチヤを用いる新規で改良された耐故障能力をも
つ信号処理システムが開示される。この技術はサ
ブシステム要素の数を変えることによつて信号処
理装置が多くの応用に対しアドレスするのを充分
に一般的なものにするのを可能ならしめる。多く
のレーダー信号の応用において、遂行されるべき
タスクの性質は２つ以上の分散信号処理システム
の相互接続を必要とする。この発明はまた多数の
システムを相互接続して分散信号処理システム回
路網を形成することも開示する。 この発明は単一要素再構成により耐故障能力を
達成する方法を開示する。故障は故障検出ハード
ウエアと分散オペレーテイングシステムDOSソ
フトウエアの組合せによつて検出される。パリテ
イ検査と監視用タイマーからなる故障検出ハード
ウエアが全ての母線インターフエイスに含まされ
ている。この信号処理装置は範囲外の記憶アドレ
スおよびマイクロプログラム化された診断ルーチ
ンの広範囲にわたる組に対する検査手段とともに
無効または特権を与えられたオペレーシヨンコー
ドに対する検査手段を有する。MOS RAM技術
で実施しうる大容量記憶装置は検出されたビツト
誤りがあつたとき内部記憶装置再編成を与えるた
め各記憶ワード内に３つの予備ビツトを有する。
このDOSソフトウエアはサブシステム要素の状
態のポーリング（呼掛・応答動作）およびこれら
の要素の予備要素の交替を行なう。故障が発見さ
れたときはDOSはシステムを再編成してその故
障した要素をサービスから取り除きそしてタスク
を予備の要素に再割当てする。 システム内の各要素はハードウエアシステム内
のそれの物理的位置に基づくアドレスを有する。
しかしながら、電源投入初期設定手順の後に、
DOSは前記要素の任意のもののアドレスをその
要素に対し“見掛け上のアドレス”を割当てるこ
とによつて変更することができる。分散信号処理
システムのこの特徴は再編成プロセスのための手
段を与える。 この分散オペレーテイングシステムDOSは複
数の要素を制御し、管理し、再編成する手段を与
える。これは個々の信号処理装置管理および故障
監視を遂行するためのローカルレベルセグメント
DOS―０とシステムタスク管理、故障監視およ
び再編成を遂行するためのシステムレベルセグメ
ントDOS―１とを含む。ローカルレベルセグメ
ントDOS―０は各信号処理装置内に冗長的に分
散させられている複数の読出専用記憶装置ROM
を有する。システムレベルセグメントDOS―１
は電源投入初期設定シーケンスの後に１つまたは
それ以上の信号処理装置のRAM（ランダムアク
セス記憶装置型）記憶装置内に配置された監視プ
ログラムである。 信号処理装置要素の制御装置内における特別の
「操作」命令が開示される。前記「操作」命令は、
アプリケーシヨンプログラムと分散オペレーテイ
ングシステムのローカルレベルセグメントDOS
―０との間の通信を行ない、２つの複素マトリツ
クスの乗算の信号処理動作を行ない、物標検出お
よびクラツタ図表更新を行ない、そして特権を与
えられた信号処理装置の資源を管理するための手
段を与える。前記信号処理命令の速度および効率
は信号処理装置要素の演算装置内で１クロツクサ
イクル内に乗算および加算を遂行する手段によつ
て与えられる。 この発明においては、システム内のどの信号処
理装置が実行状態になることにより電源が最初に
加えられたときDOS―１を含むようになつてい
るかを決定する方法が開示される。各信号処理装
置は故障が存在しないことを検証するための自己
検査プログラムを遂行する。この自己検査プログ
ラムが成功裡に完了したときは、「準備完了状態
で実行権のある状態の要求」のメツセージが信号
処理装置から特別のアドレスをもつ１つの大容量
記憶装置に送られる。しかしながら、２つ以上の
信号処理装置が前記メツセージを送るため母線を
同時に使用しようと試みたときは、母線仲裁の方
法が生ずる。最高優先順位のアドレスをもつ信号
処理装置がこの仲裁に勝つて母線を最初に使用す
る。アドレスされた特定の大容量記憶内の実行を
要求する最初の信号処理装置は前記大容量記憶装
置のアドレスを変更させて、他の信号処理装置は
もはや存在しないアドレスに対してメツセージを
送るようにさせる。このときにはこれら他の信号
処理装置はDOS―１監視プログラムにより遂行
すべきタスクを割当てられるまで遊び状態に入
る。 この発明は予備の要素、冗長的な母線、要素の
見掛け上のアドレス、分散オペレーテイングシス
テム、分散母線中裁装置および多重システム回路
網再編成の新規な組合せによつて耐故障能力を有
し、自己修復能力を有する改良された分散信号処
理システムを提供する。 以下図面を参照しながらこの発明を説明する。
システムの説明： 第１図を参照すれば、分散信号処理システム
DSPSのブロツク図が示されている。このシステ
ムは同じ構成の入出力制御装置IOC１０、信号処
理装置SP１２、および大容量記憶装置MM１４
を要素（エレメント）として、複数の要素を含
む。これらの要素は、冗長性を有するように２本
の母線（バス）、母線１６及び１８によつて、各
要素が各母線に接続される形態で相互接続され、
それによつて仮に１母線が動作しなくなつても
DSPSは動作を継続させることができる。第１図
には示されていないが、電源は公知の方法に従つ
て２重の冗長性電力分散システムによりシステム
内の各要素に対して加えられる。 第１図の要素１０，１２および１４の各々は、
要素間で通信を行なう手段を与える母線送受信回
路２０、および他の要素から母線を使用すること
の同時的要求があるときどの要素が母線に対して
アクセスを得るかを決定する手段を与える仲裁装
置２０を含む。中裁を分散させる方法は中央の母
線仲裁装置またはデイジーチエーンの母線要求線
路に対する必要性を取り除きそして従来技術にお
けるこのような仲裁に本来設けられる単一点故障
モードを避ける。 入出力制御装置要素１０は第１図に示されたよ
うに母線１６および母線１８に加えて２本の付加
的母線、すなわち母線２２および母線２４ならび
に関連する母線送受信および仲裁装置回路２１を
含み、これらはシステムを母線３８および母線４
１により図示されているように入出力データ装置
２６および２８に接続する手段を与える。加うる
に、母線２２および母線２４はより複雑なレーダ
ー信号処理への応用を解決することのできる
DSPS回路網システムを形成するように多数のシ
ステムを相互接続する（第２図に示されているよ
うに）母線拡張手段を与えるのに用いることがで
きる。 第１図のシステムの全ての要素は第１図に示さ
れた信号処理装置１２，１３および１５に配置さ
れた分散オペレーテイングシステムDOS３０に
よつて制御され、これは割当てられたタスクの順
序づけられた動作を可能ならしめるように全ての
DSPS要素の管理に対して責任をもつ。信号処理
システムのこの分散させられた性質によれば、こ
のオペレーテイングシステムは、信号処理装置資
源の局部的制御と管理が各信号処理装置１２，１
３および１５内のROM中に冗長的に存在するロ
ーカルレベルセグメントDOS―０によつて遂行
される分散機能としても組織化される。分散信号
処理システム全体の高レベルシステム制御は、大
容量記憶装置１４内に記憶され動作的には例えば
第１の信号処理装置１２内に存在するシステムレ
ベルセグメントDOS―１によつて行なわれる。
耐故障能力を保証するため、第２の信号処理装置
１３は第２図に示されたシステム３２内に示され
ている別の監視プログラムADOS―１を用いて前
記DOS―１監視プログラムを監視するのに割当
てられている。DOS―１が故障した場合は
ADOS―１が引継ぎ、それ自体の実行監視タスク
をもう１つの信号処理装置に割当てる。 第１図に示されたように少なくとも１本の母線
によつて相互接続されている複数の分散信号処理
要素はシステムと呼ばれる。相互接続されるべき
システムの数は特定の応用に対する信号処理の要
求によつて決定される。第２図は例示的な４シス
テム型信号処理回路網を示すが、しかしながら他
の形状も等しく用いうる。このようなシステムは
次にあげる要素の各々の少なくとも１つからな
る。すなわち、入出力制御装置IOC、信号処理装
置SP、および大容量記憶装置MMである。シス
テム３２はシステム３６内のIOC１０から母線３
１までの母線２４、およびシステム３６内で母線
３３に接続するIOC４６の母線４０によつてシス
テム３６に冗長的に接続されている。同様にシス
テム３２はシステム３５内で母線４７に接続され
るIOC１０からの母線２２およびシステム３５内
で母線４８に接続されるIOC４６の母線４３によ
つてシステム３５に冗長的に接続されている。シ
ステム３２内のもう１つのIOC４２は入出力周辺
装置３９に接続するための手段を与える。入出力
装置３９との通信もシステム３６内のIOC５１か
らの母線５７によつて与えられる。システム３６
はシステム３７内で母線４４に接続するIOC５０
からの母線４９およびシステム３７内で母線４５
に接続するIOC５１からの母線５５を通してシス
テム３７に冗長的に接続されている。システム３
６はIOC51を介しかつシステム３５内で母線４８
に接続される母線５３を通してシステム３５への
通信路も与える。 第２図に示されたような回路網構成で耐故障能
力を維持するために、個々のICOを介して各シス
テムに対し少なくとも２つの通信路が存在する。
一般に、これは完全な多重システム回路網内にシ
ステムの合計数よりも１つ多いICOを使用するこ
とを必要とする。例えば、第２図に示された回路
網では４つのシステムが設けられ、これらのシス
テムを相互接続するのに５つのIOC１０，４２，
４６，５０および５１が用いられる。システム間
の通信の管理および多重システム回路網の管理は
分散オペレーテイングシステムの制御下にある。
すなわち、システムレベルセグメントDOS―１
は回路網に対するシステム管理を行ないそしてこ
れは第２図に示されたようにシステム３２内に配
置されている。 第１図に示されたDSPSの動作および使用なら
びにそれにおけるこの発明の方法は下記の通りで
ある。 電源が分布信号処理システム３２に加えられた
ときまたはリセツト動作の後は、信号処理装置１
２の各々内のDOS―０セグメントは自己検査プ
ログラムを遂行する。信号処理装置内におけるこ
のプログラムの実行の結果が成功のものであると
きは、それは母線を使用することを試みる。２つ
の信号処理装置が母線を同時に使用することを試
みたときは、入出力制御装置部について述べたよ
うにして母線仲裁の方法が遂行されてどの信号処
理装置が母線を得るかを決定する。最初は、各要
素はシステム内における要素の物理的位置に基づ
く「ソケツトアドレス」を有し、優先は最高数の
アドレスをもつ要素に行く。しかしながら、信号
処理装置１２，１３または１５がエグゼクテイブ
（監視プログラム）をタスクとして割当てられる
と、DOS―１を含む場合は、そのエグセクテイ
ブは要素のアドレスを変更して仲裁が行なわれる
とき要素の重要度すなわち優先順位にを決定する
「見掛け上のアドレス（仮想アドレス）」を割当て
ることができる。この要素アドレス変更の方法は
また故障した要素が検出されてその故障した要素
のアドレスを割当てられた予備の要素によつて置
き換えるときの再編成を行なう手段を与える。タ
スクは他のタスク、入出力ポート、および監視プ
ログラムと前記の「見掛け上のアドレス」によつ
て通信し、タスクソフトウエアまたはシステム形
状情報が特定の要素タスク割当てに依存しないよ
うにしてある。「見掛け上のアドレス」を記憶す
る各要素に対する要素アドレスレジスタは第３，
４および５図に示されている。 第１の信号処理装置が母線を占めるときは、そ
れはメツセージを特定の要素アドレスをもつ大容
量記憶装置１４に送る。信号処理装置から最初の
メツセージを受取ると、この大容量記憶装置はそ
の要素アドレスを変更して、他の信号処理装置が
それらの自己検査プログラムを完了しメツセージ
送出のため母線を占有しようと試みたときそのメ
ツセージを受けるべきその特定のアドレスをもつ
要素が存在せず信号処理装置は単に遊びモードに
入るだけであるようにする。しかしながら、大容
量記憶装置は監視プログラムDOS―１を最初の
「準備完了」メツセージを送つた信号処理装置要
素中にロードする。このときには監視プログラム
はシステム内の他の要素に呼掛けを行なう動作に
進んでどの要素が利用可能であるかを決定し、そ
してそれは種々の要素に対しワークタスクを割当
てる動作に進む。タスクを割当てられた各要素は
それのRAM記憶装置に大容量記憶装置１４から
のタスクプログラムをロードする動作に進む。こ
の手順はシステムが１つの動作状態の信号処理装
置、１つの大容量記憶装置および１本の母線とい
う最小数の構成要素をもつて低下動作モードで起
動できるようにする。 一たびこの分散信号処理システムDSPSが機能
し始めると、故障検出ハードウエアおよび分布オ
ペレーテイングシステムDOSソフトウエアの組
合せによりシステムの耐故障能力が達成される。
この耐故障能力を与える方法は故障が生じてそれ
が発見されたときその故障した要素をサービスか
ら取り除くことおよび何ら特別の切換或いは再編
成ハードウエアなしに予備の要素と置き換えるこ
とによつて自己修復が行なわれる。第１図に示さ
れたように信号処理装置RAM７６内に配置され
るDOS―１監視プログラムはシステムにおける
要素の付加または削除がシステム内における何ら
の再設計も必要とすることなしに行なわれるよう
な方法で自己修復を行なう手段を与える。マイク
ロプログラム化された診断、パリテイ検査および
監視用タイマーを用いる個別的ハードウエア故障
検出法はありふれたものである。例えば、送信用
要素が母線の使用のための仲裁または情報の送信
のために過剰な時間を必要とする場合は、送信は
中断させられ、故障フラツグがシステムの各要素
内に配置された図示しない状態レジスタ中にセツ
トされる。他の検査用ハードウエアが無効または
特権を与えられたオペレーシヨンコードおよび範
囲外の記憶アドレスに対する検査を行なう。 状態の呼掛・応答動作（ポーリング）および予
備の交替などの２つの故障検出方法がDOS―１
監視ハードウエアで実現される。DOS―１はシ
ステム状態要求メツセージによつてプログラム可
能な頻度で全ての活動中の要素に対するポーリン
グを行なう。前記メツセージの形式が第８図およ
び第１表に示されている。第８図の下側部分に示
されているのは見出しの型式であり、第１表はビ
ツト番号０から３までのメツセージコードの内容
を示す。無応答または誤りの返答を伴つた入出力
状態ワード応答は故障した要素をサービスから取
り除きそしてそれを予備の要素で置き換えること
によつて、DOS―１をしてDSPSシステムを再編
成させる。第９図および第２表は入出力状態ワー
ドの形式を示し、そのうち第９図は形式を、第２
表はビツトが特定する内容を示す。新しく挿入さ
れた要素を発見するために全ての可能な要素アド
レスがポーリングを受ける。この特徴はシステム
を停止させることなしに要素を修理するのを可能
ならしめる。予備の要素は全ての機能を全部検査
するため自己検査タスクを割当てられる。予備お
よび活動中の要素を周期的に交替することによつ
て、DOS―１は全ての要素が自己検査タスクを
実行するのを確保し、これはより捕えにくい故障
を検出する手段を与える。
の応用に対し信号処理量の大きい信号処理装置が
必要とされる。前記信号処理装置は、信号処理装
置の設計、製造および維持費用を減らすために、
同じ構造であるかまたは少ない種類のいくつかの
信号処理要素の並列または分散した組合せとして
実現されることがしばしばある。並列または分散
型の構成型の実現は、また、必要とされる合計の
信号処理容量が設計の初めの時点で正確には知ら
れていないかまたは設備に対する変更または応用
の変更のために設備の有効寿命中に変更すること
を予期される応用に対しても好ましい。これらの
応用では、その応用の要件に対して利用可能な信
号処理容量を調整するために必要に応じて信号処
理要素が付加されたり削除されたりする場合があ
る。 従来技術は予備システム要素の自動的置換の利
用によつて高度に信頼性ある自己修復性システム
をつくることを試みている。しかしながら、予備
要素置換を行なうのに必要とされる複雑なスイツ
チング回路網または再構成制御ハードウエアは、
高価な検査回路に加えて、一般にはもう１つの故
障源を与え、これにより企図した耐故障能力の目
標をうちくだいてしまう。能動システム要素と別
にスイツチングおよび検査回路を使用することは
システム要素が後に付加されたり削除されたりす
る場合は一般に回路について費用のかかる再設計
を必要とし、これにより並行性によつて融通性あ
るシステムを達成する企図をうちくだいてしま
う。 システムの高信頼性を達成する他の従来技術
は、各要素が３重またはそれ以上に重複させられ
呼掛けポーリングがこれらの要素間からとられる
ようになつた３重またはそれ以上のモジユール的
冗長性を含ませるものであつた。複数の要素間で
の多数決投票が正しい出力であるとしてとられ
る。これらの試みは１つの要素が故障してもシス
テム全体の性能に対して何らの影響も与えない無
故障システムを与え、システムが比較的に短い期
間にわたつてエラーを生じさせない応用に対して
は好ましいものかも知れない。しかしながら、多
数の要素の故障の可能性が大きくなるときは、こ
のようなシステムの信頼性は長期間にわたれば減
少してしまう。これらの試みは無故障システムで
はなくて単に自己修復性を必要とする場合には多
数の特別の構成要素が必要とされるという点で特
に不利である。これら特別の構成要素はシステム
の最初の費用のみではなくてシステムの維持費用
も増してしまう。前記特別の構成要素によつて必
要とされる付加的な寸法、重量およびエネルギは
耐故障能力を有するシステムに対する航空機搭載
および宇宙への応用においては特に負担の大きい
ものである。 この発明は耐故障能力を有し、自己修復性をも
ち、再構成可能な分散信号処理システム
（Distributed Signal Processing Systemの頭文
字をとつてDSPSと略記される）を開示する。前
記システムは信号処理装置（Signal Processorの
頭文字をとつてSPと略記される）、大容量記憶装
置（Mass Memoryの頭文字をとつてMMと略記
される）、および入出力制御装置（Input―
Output Controllerの頭文字をとつてIOCと略記
される）からなる。これらの要素は少なくとも１
本の母線BUSによつて相互接続されてシステム
を形成し、そしてこれらは故障耐性の分散オペー
レーテイングシステム（Distributed Operating
Systemの頭文字をとつてDOSと略記される）に
よつて制御される。この発明はシステム内の単一
点故障の源となるかも知れない特別のハードウエ
アスイツチング要素なしに予備的サブシステム要
素の自動的置換により新規で改良された耐故障能
力をもつ分散信号処理システムを提供する。加う
るに、中央母線仲裁（バス・アービタ）装置に対
する必要を除去する母線仲裁の分散方法が各要素
内に設けられる。前記母線仲裁の方法は各要素に
よつて発生される要素仲裁（エレメント優先順
位）コードから成る複合コードの解読に基いてい
る。 多数の同じ構成で、相互接続されたサブシステ
ム要素が処理タスク全体を共有する分散アーキテ
クチヤを用いる新規で改良された耐故障能力をも
つ信号処理システムが開示される。この技術はサ
ブシステム要素の数を変えることによつて信号処
理装置が多くの応用に対しアドレスするのを充分
に一般的なものにするのを可能ならしめる。多く
のレーダー信号の応用において、遂行されるべき
タスクの性質は２つ以上の分散信号処理システム
の相互接続を必要とする。この発明はまた多数の
システムを相互接続して分散信号処理システム回
路網を形成することも開示する。 この発明は単一要素再構成により耐故障能力を
達成する方法を開示する。故障は故障検出ハード
ウエアと分散オペレーテイングシステムDOSソ
フトウエアの組合せによつて検出される。パリテ
イ検査と監視用タイマーからなる故障検出ハード
ウエアが全ての母線インターフエイスに含まされ
ている。この信号処理装置は範囲外の記憶アドレ
スおよびマイクロプログラム化された診断ルーチ
ンの広範囲にわたる組に対する検査手段とともに
無効または特権を与えられたオペレーシヨンコー
ドに対する検査手段を有する。MOS RAM技術
で実施しうる大容量記憶装置は検出されたビツト
誤りがあつたとき内部記憶装置再編成を与えるた
め各記憶ワード内に３つの予備ビツトを有する。
このDOSソフトウエアはサブシステム要素の状
態のポーリング（呼掛・応答動作）およびこれら
の要素の予備要素の交替を行なう。故障が発見さ
れたときはDOSはシステムを再編成してその故
障した要素をサービスから取り除きそしてタスク
を予備の要素に再割当てする。 システム内の各要素はハードウエアシステム内
のそれの物理的位置に基づくアドレスを有する。
しかしながら、電源投入初期設定手順の後に、
DOSは前記要素の任意のもののアドレスをその
要素に対し“見掛け上のアドレス”を割当てるこ
とによつて変更することができる。分散信号処理
システムのこの特徴は再編成プロセスのための手
段を与える。 この分散オペレーテイングシステムDOSは複
数の要素を制御し、管理し、再編成する手段を与
える。これは個々の信号処理装置管理および故障
監視を遂行するためのローカルレベルセグメント
DOS―０とシステムタスク管理、故障監視およ
び再編成を遂行するためのシステムレベルセグメ
ントDOS―１とを含む。ローカルレベルセグメ
ントDOS―０は各信号処理装置内に冗長的に分
散させられている複数の読出専用記憶装置ROM
を有する。システムレベルセグメントDOS―１
は電源投入初期設定シーケンスの後に１つまたは
それ以上の信号処理装置のRAM（ランダムアク
セス記憶装置型）記憶装置内に配置された監視プ
ログラムである。 信号処理装置要素の制御装置内における特別の
「操作」命令が開示される。前記「操作」命令は、
アプリケーシヨンプログラムと分散オペレーテイ
ングシステムのローカルレベルセグメントDOS
―０との間の通信を行ない、２つの複素マトリツ
クスの乗算の信号処理動作を行ない、物標検出お
よびクラツタ図表更新を行ない、そして特権を与
えられた信号処理装置の資源を管理するための手
段を与える。前記信号処理命令の速度および効率
は信号処理装置要素の演算装置内で１クロツクサ
イクル内に乗算および加算を遂行する手段によつ
て与えられる。 この発明においては、システム内のどの信号処
理装置が実行状態になることにより電源が最初に
加えられたときDOS―１を含むようになつてい
るかを決定する方法が開示される。各信号処理装
置は故障が存在しないことを検証するための自己
検査プログラムを遂行する。この自己検査プログ
ラムが成功裡に完了したときは、「準備完了状態
で実行権のある状態の要求」のメツセージが信号
処理装置から特別のアドレスをもつ１つの大容量
記憶装置に送られる。しかしながら、２つ以上の
信号処理装置が前記メツセージを送るため母線を
同時に使用しようと試みたときは、母線仲裁の方
法が生ずる。最高優先順位のアドレスをもつ信号
処理装置がこの仲裁に勝つて母線を最初に使用す
る。アドレスされた特定の大容量記憶内の実行を
要求する最初の信号処理装置は前記大容量記憶装
置のアドレスを変更させて、他の信号処理装置は
もはや存在しないアドレスに対してメツセージを
送るようにさせる。このときにはこれら他の信号
処理装置はDOS―１監視プログラムにより遂行
すべきタスクを割当てられるまで遊び状態に入
る。 この発明は予備の要素、冗長的な母線、要素の
見掛け上のアドレス、分散オペレーテイングシス
テム、分散母線中裁装置および多重システム回路
網再編成の新規な組合せによつて耐故障能力を有
し、自己修復能力を有する改良された分散信号処
理システムを提供する。 以下図面を参照しながらこの発明を説明する。
システムの説明： 第１図を参照すれば、分散信号処理システム
DSPSのブロツク図が示されている。このシステ
ムは同じ構成の入出力制御装置IOC１０、信号処
理装置SP１２、および大容量記憶装置MM１４
を要素（エレメント）として、複数の要素を含
む。これらの要素は、冗長性を有するように２本
の母線（バス）、母線１６及び１８によつて、各
要素が各母線に接続される形態で相互接続され、
それによつて仮に１母線が動作しなくなつても
DSPSは動作を継続させることができる。第１図
には示されていないが、電源は公知の方法に従つ
て２重の冗長性電力分散システムによりシステム
内の各要素に対して加えられる。 第１図の要素１０，１２および１４の各々は、
要素間で通信を行なう手段を与える母線送受信回
路２０、および他の要素から母線を使用すること
の同時的要求があるときどの要素が母線に対して
アクセスを得るかを決定する手段を与える仲裁装
置２０を含む。中裁を分散させる方法は中央の母
線仲裁装置またはデイジーチエーンの母線要求線
路に対する必要性を取り除きそして従来技術にお
けるこのような仲裁に本来設けられる単一点故障
モードを避ける。 入出力制御装置要素１０は第１図に示されたよ
うに母線１６および母線１８に加えて２本の付加
的母線、すなわち母線２２および母線２４ならび
に関連する母線送受信および仲裁装置回路２１を
含み、これらはシステムを母線３８および母線４
１により図示されているように入出力データ装置
２６および２８に接続する手段を与える。加うる
に、母線２２および母線２４はより複雑なレーダ
ー信号処理への応用を解決することのできる
DSPS回路網システムを形成するように多数のシ
ステムを相互接続する（第２図に示されているよ
うに）母線拡張手段を与えるのに用いることがで
きる。 第１図のシステムの全ての要素は第１図に示さ
れた信号処理装置１２，１３および１５に配置さ
れた分散オペレーテイングシステムDOS３０に
よつて制御され、これは割当てられたタスクの順
序づけられた動作を可能ならしめるように全ての
DSPS要素の管理に対して責任をもつ。信号処理
システムのこの分散させられた性質によれば、こ
のオペレーテイングシステムは、信号処理装置資
源の局部的制御と管理が各信号処理装置１２，１
３および１５内のROM中に冗長的に存在するロ
ーカルレベルセグメントDOS―０によつて遂行
される分散機能としても組織化される。分散信号
処理システム全体の高レベルシステム制御は、大
容量記憶装置１４内に記憶され動作的には例えば
第１の信号処理装置１２内に存在するシステムレ
ベルセグメントDOS―１によつて行なわれる。
耐故障能力を保証するため、第２の信号処理装置
１３は第２図に示されたシステム３２内に示され
ている別の監視プログラムADOS―１を用いて前
記DOS―１監視プログラムを監視するのに割当
てられている。DOS―１が故障した場合は
ADOS―１が引継ぎ、それ自体の実行監視タスク
をもう１つの信号処理装置に割当てる。 第１図に示されたように少なくとも１本の母線
によつて相互接続されている複数の分散信号処理
要素はシステムと呼ばれる。相互接続されるべき
システムの数は特定の応用に対する信号処理の要
求によつて決定される。第２図は例示的な４シス
テム型信号処理回路網を示すが、しかしながら他
の形状も等しく用いうる。このようなシステムは
次にあげる要素の各々の少なくとも１つからな
る。すなわち、入出力制御装置IOC、信号処理装
置SP、および大容量記憶装置MMである。シス
テム３２はシステム３６内のIOC１０から母線３
１までの母線２４、およびシステム３６内で母線
３３に接続するIOC４６の母線４０によつてシス
テム３６に冗長的に接続されている。同様にシス
テム３２はシステム３５内で母線４７に接続され
るIOC１０からの母線２２およびシステム３５内
で母線４８に接続されるIOC４６の母線４３によ
つてシステム３５に冗長的に接続されている。シ
ステム３２内のもう１つのIOC４２は入出力周辺
装置３９に接続するための手段を与える。入出力
装置３９との通信もシステム３６内のIOC５１か
らの母線５７によつて与えられる。システム３６
はシステム３７内で母線４４に接続するIOC５０
からの母線４９およびシステム３７内で母線４５
に接続するIOC５１からの母線５５を通してシス
テム３７に冗長的に接続されている。システム３
６はIOC51を介しかつシステム３５内で母線４８
に接続される母線５３を通してシステム３５への
通信路も与える。 第２図に示されたような回路網構成で耐故障能
力を維持するために、個々のICOを介して各シス
テムに対し少なくとも２つの通信路が存在する。
一般に、これは完全な多重システム回路網内にシ
ステムの合計数よりも１つ多いICOを使用するこ
とを必要とする。例えば、第２図に示された回路
網では４つのシステムが設けられ、これらのシス
テムを相互接続するのに５つのIOC１０，４２，
４６，５０および５１が用いられる。システム間
の通信の管理および多重システム回路網の管理は
分散オペレーテイングシステムの制御下にある。
すなわち、システムレベルセグメントDOS―１
は回路網に対するシステム管理を行ないそしてこ
れは第２図に示されたようにシステム３２内に配
置されている。 第１図に示されたDSPSの動作および使用なら
びにそれにおけるこの発明の方法は下記の通りで
ある。 電源が分布信号処理システム３２に加えられた
ときまたはリセツト動作の後は、信号処理装置１
２の各々内のDOS―０セグメントは自己検査プ
ログラムを遂行する。信号処理装置内におけるこ
のプログラムの実行の結果が成功のものであると
きは、それは母線を使用することを試みる。２つ
の信号処理装置が母線を同時に使用することを試
みたときは、入出力制御装置部について述べたよ
うにして母線仲裁の方法が遂行されてどの信号処
理装置が母線を得るかを決定する。最初は、各要
素はシステム内における要素の物理的位置に基づ
く「ソケツトアドレス」を有し、優先は最高数の
アドレスをもつ要素に行く。しかしながら、信号
処理装置１２，１３または１５がエグゼクテイブ
（監視プログラム）をタスクとして割当てられる
と、DOS―１を含む場合は、そのエグセクテイ
ブは要素のアドレスを変更して仲裁が行なわれる
とき要素の重要度すなわち優先順位にを決定する
「見掛け上のアドレス（仮想アドレス）」を割当て
ることができる。この要素アドレス変更の方法は
また故障した要素が検出されてその故障した要素
のアドレスを割当てられた予備の要素によつて置
き換えるときの再編成を行なう手段を与える。タ
スクは他のタスク、入出力ポート、および監視プ
ログラムと前記の「見掛け上のアドレス」によつ
て通信し、タスクソフトウエアまたはシステム形
状情報が特定の要素タスク割当てに依存しないよ
うにしてある。「見掛け上のアドレス」を記憶す
る各要素に対する要素アドレスレジスタは第３，
４および５図に示されている。 第１の信号処理装置が母線を占めるときは、そ
れはメツセージを特定の要素アドレスをもつ大容
量記憶装置１４に送る。信号処理装置から最初の
メツセージを受取ると、この大容量記憶装置はそ
の要素アドレスを変更して、他の信号処理装置が
それらの自己検査プログラムを完了しメツセージ
送出のため母線を占有しようと試みたときそのメ
ツセージを受けるべきその特定のアドレスをもつ
要素が存在せず信号処理装置は単に遊びモードに
入るだけであるようにする。しかしながら、大容
量記憶装置は監視プログラムDOS―１を最初の
「準備完了」メツセージを送つた信号処理装置要
素中にロードする。このときには監視プログラム
はシステム内の他の要素に呼掛けを行なう動作に
進んでどの要素が利用可能であるかを決定し、そ
してそれは種々の要素に対しワークタスクを割当
てる動作に進む。タスクを割当てられた各要素は
それのRAM記憶装置に大容量記憶装置１４から
のタスクプログラムをロードする動作に進む。こ
の手順はシステムが１つの動作状態の信号処理装
置、１つの大容量記憶装置および１本の母線とい
う最小数の構成要素をもつて低下動作モードで起
動できるようにする。 一たびこの分散信号処理システムDSPSが機能
し始めると、故障検出ハードウエアおよび分布オ
ペレーテイングシステムDOSソフトウエアの組
合せによりシステムの耐故障能力が達成される。
この耐故障能力を与える方法は故障が生じてそれ
が発見されたときその故障した要素をサービスか
ら取り除くことおよび何ら特別の切換或いは再編
成ハードウエアなしに予備の要素と置き換えるこ
とによつて自己修復が行なわれる。第１図に示さ
れたように信号処理装置RAM７６内に配置され
るDOS―１監視プログラムはシステムにおける
要素の付加または削除がシステム内における何ら
の再設計も必要とすることなしに行なわれるよう
な方法で自己修復を行なう手段を与える。マイク
ロプログラム化された診断、パリテイ検査および
監視用タイマーを用いる個別的ハードウエア故障
検出法はありふれたものである。例えば、送信用
要素が母線の使用のための仲裁または情報の送信
のために過剰な時間を必要とする場合は、送信は
中断させられ、故障フラツグがシステムの各要素
内に配置された図示しない状態レジスタ中にセツ
トされる。他の検査用ハードウエアが無効または
特権を与えられたオペレーシヨンコードおよび範
囲外の記憶アドレスに対する検査を行なう。 状態の呼掛・応答動作（ポーリング）および予
備の交替などの２つの故障検出方法がDOS―１
監視ハードウエアで実現される。DOS―１はシ
ステム状態要求メツセージによつてプログラム可
能な頻度で全ての活動中の要素に対するポーリン
グを行なう。前記メツセージの形式が第８図およ
び第１表に示されている。第８図の下側部分に示
されているのは見出しの型式であり、第１表はビ
ツト番号０から３までのメツセージコードの内容
を示す。無応答または誤りの返答を伴つた入出力
状態ワード応答は故障した要素をサービスから取
り除きそしてそれを予備の要素で置き換えること
によつて、DOS―１をしてDSPSシステムを再編
成させる。第９図および第２表は入出力状態ワー
ドの形式を示し、そのうち第９図は形式を、第２
表はビツトが特定する内容を示す。新しく挿入さ
れた要素を発見するために全ての可能な要素アド
レスがポーリングを受ける。この特徴はシステム
を停止させることなしに要素を修理するのを可能
ならしめる。予備の要素は全ての機能を全部検査
するため自己検査タスクを割当てられる。予備お
よび活動中の要素を周期的に交替することによつ
て、DOS―１は全ての要素が自己検査タスクを
実行するのを確保し、これはより捕えにくい故障
を検出する手段を与える。
【表】
【表】
【表】
信号処理装置：
ここで第３図を参照すれば、分散信号処理シス
テムの信号処理装置SP１２要素が示されている。
これは母線インターフエイス装置５２、記憶装置
５４、演算装置５６、および制御装置５８からな
り、これらはSPデータ母線７２および制御母線
８０によつて相互接続されている。この信号処理
装置は並列型16ビツトマイクロプログラム化ミニ
コンピユータとして動作し、実時間データの効率
良い処理を行なうための特別の操作命令を与えら
れている。 第３図に示された母線インターフエイス装置は
母線送信器６０および母線送受信器６２によつて
示されている２つのポートを有する。これらの入
出力ポートはプログラム命令およびデータを記憶
装置５４中にロードするための冗長路を与える。
送受信回路６０および６２は制御論理回路６４と
母線１６または母線１８によりDSPS内の他の要
素にデータを送信しまたはそれからデータを受信
する。母線１６および１８の各々はオープンコレ
クタ・ワイヤオアド（wire ORed）形状に16本
のデータ線路、パリテイ線路および４本の制御線
路を含む。要素アドレスレジスタ６３は信号処理
装置要素のアドレスを記憶するための手段を与
え、そしてこれはまた故障した要素が検出された
とき要素のアドレスを変更するのを可能ならしめ
る。パリテイ回路７０は送信されるデータに対し
て奇数パリテイを生じさせ、受信されるデータに
対しパリテイ線路を検査する。データは制御論理
回路６４によつて256ワードまでのブロツクの形
で送信および受信される。１ブロツクのデータが
母線１６または母線１８から受信されたときは、
それは記憶装置５４が前記データを受けとる準備
をすませるまで入力バツフア６６に置かれる。１
ブロツクのデータが送信されたときは、それは記
憶装置５４から取り出されてSPデータ母線７２
を通して出力バツフア６８中に入れられる。いく
つかの要素内のいくつかの送受信器が同じ時点で
母線１６または母線１８を使用しようと試みるこ
とがあるので、どの送信器がその母線を制御する
かを決定するために中裁手段６０が用いられる。
１母線に取り付けられた各送信用要素はその母線
上の送信器の優先順位を決定する独特の中裁コー
ドを発生する。優先順位が低い方の送信器は最高
優先順位の要素のみが維持されるまで母線を離れ
ている。この仲裁手段は入出力制御装置要素の項
で後に更に詳しく説明する。 第３図の記憶装置は読出専用記憶装置ROM７
４、ランダムアクセス記憶装置７６、および記憶
装置制御装置７８を含む。ROM７４または
RAM７６から命令またはデータを読出すかまた
はRAM７６中に命令またはデータを書込む目的
で演算装置５６から記憶装置制御装置７８に記憶
位置アドレスが送られる。それぞれ16ビツトから
なる4096ワードに構成されたありふれた設計の
ROM７４は分散オペレーテイングシステムの
DOS―０ 75セグメントを含み、このオペレー
テイングシステムは電源投入初期設定シーケン
ス、故障監視、割込みローデイング、違法なオペ
レーシヨン、入出力サービス要求、および、シス
テム管理の役目を果す信号処理装置内に置かれた
分散オペレーテイングシステムのシステムレベル
監視セグメントDOS―１に対し状態の情報を提
供することなどの信号処理装置１２の局部的制御
および管理を行なう。RAM７６は当該技術分野
でよく知られている複数の16Kダイナミツク
MOS RAMおよび16ビツトワード長をもつ例示
的具体形でつくられているが、これの詳細はこの
発明を理解するのに必要ない。 第３図に示された制御装置５８は当該技術分野
でよく知られたありふれたマイクロプログラム設
計のものであつてマクロ命令レジスタ９４、マツ
ピングROM９６、アドレスシーケンサ９８、マ
ルチプレクサ１００、マイクロプログラムROM
１０２、マイクロ命令レジスタ１０４、およびデ
コーダ１０６からなる。マクロ命令がSPデータ
母線７２を通してマクロ命令レジスタ９４中にロ
ードされたときは、そのマクロ命令を実行するた
めに一連の１つまたはそれ以上のマイクロ命令が
生ずる。マイクロプログラムROM１０２からの
マイクロ命令のシーケンシングはマツピング
ROM９６、アドレスシーケンサ９８およびマル
チプレクサ１００によつて制御される。個々のマ
イクロ命令はそれぞれ80ビツトからなる2048ワー
ドをもつ例示的具体形に構成されたマイクロプロ
グラムROM１０２から読出され、これらはマイ
クロ命令レジスタ１０４中にロードされる。マイ
クロ命令レジスタ１０４の出力ビツトは前記マク
ロ命令の実行を生じさせるのに必要な制御機能ま
たはマイクロオペレーシヨンを遂行するため信号
処理装置１２内の制御母線８０を通して分配され
る。デコーダ１０６はマイクロ命令ビツトのもう
１つのレベルの解読に対し付加的マイクロオペレ
ーシヨンを生じさせるための手段を与える。 第１０図および第３表に示されているように基
本アドレスモード（Basic Address Modeの頭文
字をとつてBAMと略記される）および拡張型ア
ドレスモード（Extended Address Modeの頭文
字をとつてEAMと略記される）を含めて２つの
型のマクロ命令の型式が存在する。なお、第３表
は第１０図のＲ１およびＲ２に対するレジスタコ
ードを示す。 第３表（第１０図と関連しマクロ命令の型式に
関する） Ｒ１およびＲ２に対するレジスタコード 000＝Ｐ 100＝Ａ 001＝Ｓ 101＝Ｅ 010＝Ｂ 110＝Ｉ 011＝Ｘ 111＝Ｗ BAMはマクロ命令型式の８つの最下位のビツ
トを１つまたはそれ以上のレジスタの内容と組合
されるべき符号付きの整数置換量として用いるこ
とによつてオペランドの実効アドレスを形成す
る。EAMは前記型式のＲ１フイールド内で指定
されるレジスタの内容を用いることによつて実効
アドレスを形成する。 第３図に示されたマイクロプログラム化制御装
置５８により実現される命令は第４表に示された
ありふれたデータ処理命令の組および第５表に示
された「操作」命令を含む。
テムの信号処理装置SP１２要素が示されている。
これは母線インターフエイス装置５２、記憶装置
５４、演算装置５６、および制御装置５８からな
り、これらはSPデータ母線７２および制御母線
８０によつて相互接続されている。この信号処理
装置は並列型16ビツトマイクロプログラム化ミニ
コンピユータとして動作し、実時間データの効率
良い処理を行なうための特別の操作命令を与えら
れている。 第３図に示された母線インターフエイス装置は
母線送信器６０および母線送受信器６２によつて
示されている２つのポートを有する。これらの入
出力ポートはプログラム命令およびデータを記憶
装置５４中にロードするための冗長路を与える。
送受信回路６０および６２は制御論理回路６４と
母線１６または母線１８によりDSPS内の他の要
素にデータを送信しまたはそれからデータを受信
する。母線１６および１８の各々はオープンコレ
クタ・ワイヤオアド（wire ORed）形状に16本
のデータ線路、パリテイ線路および４本の制御線
路を含む。要素アドレスレジスタ６３は信号処理
装置要素のアドレスを記憶するための手段を与
え、そしてこれはまた故障した要素が検出された
とき要素のアドレスを変更するのを可能ならしめ
る。パリテイ回路７０は送信されるデータに対し
て奇数パリテイを生じさせ、受信されるデータに
対しパリテイ線路を検査する。データは制御論理
回路６４によつて256ワードまでのブロツクの形
で送信および受信される。１ブロツクのデータが
母線１６または母線１８から受信されたときは、
それは記憶装置５４が前記データを受けとる準備
をすませるまで入力バツフア６６に置かれる。１
ブロツクのデータが送信されたときは、それは記
憶装置５４から取り出されてSPデータ母線７２
を通して出力バツフア６８中に入れられる。いく
つかの要素内のいくつかの送受信器が同じ時点で
母線１６または母線１８を使用しようと試みるこ
とがあるので、どの送信器がその母線を制御する
かを決定するために中裁手段６０が用いられる。
１母線に取り付けられた各送信用要素はその母線
上の送信器の優先順位を決定する独特の中裁コー
ドを発生する。優先順位が低い方の送信器は最高
優先順位の要素のみが維持されるまで母線を離れ
ている。この仲裁手段は入出力制御装置要素の項
で後に更に詳しく説明する。 第３図の記憶装置は読出専用記憶装置ROM７
４、ランダムアクセス記憶装置７６、および記憶
装置制御装置７８を含む。ROM７４または
RAM７６から命令またはデータを読出すかまた
はRAM７６中に命令またはデータを書込む目的
で演算装置５６から記憶装置制御装置７８に記憶
位置アドレスが送られる。それぞれ16ビツトから
なる4096ワードに構成されたありふれた設計の
ROM７４は分散オペレーテイングシステムの
DOS―０ 75セグメントを含み、このオペレー
テイングシステムは電源投入初期設定シーケン
ス、故障監視、割込みローデイング、違法なオペ
レーシヨン、入出力サービス要求、および、シス
テム管理の役目を果す信号処理装置内に置かれた
分散オペレーテイングシステムのシステムレベル
監視セグメントDOS―１に対し状態の情報を提
供することなどの信号処理装置１２の局部的制御
および管理を行なう。RAM７６は当該技術分野
でよく知られている複数の16Kダイナミツク
MOS RAMおよび16ビツトワード長をもつ例示
的具体形でつくられているが、これの詳細はこの
発明を理解するのに必要ない。 第３図に示された制御装置５８は当該技術分野
でよく知られたありふれたマイクロプログラム設
計のものであつてマクロ命令レジスタ９４、マツ
ピングROM９６、アドレスシーケンサ９８、マ
ルチプレクサ１００、マイクロプログラムROM
１０２、マイクロ命令レジスタ１０４、およびデ
コーダ１０６からなる。マクロ命令がSPデータ
母線７２を通してマクロ命令レジスタ９４中にロ
ードされたときは、そのマクロ命令を実行するた
めに一連の１つまたはそれ以上のマイクロ命令が
生ずる。マイクロプログラムROM１０２からの
マイクロ命令のシーケンシングはマツピング
ROM９６、アドレスシーケンサ９８およびマル
チプレクサ１００によつて制御される。個々のマ
イクロ命令はそれぞれ80ビツトからなる2048ワー
ドをもつ例示的具体形に構成されたマイクロプロ
グラムROM１０２から読出され、これらはマイ
クロ命令レジスタ１０４中にロードされる。マイ
クロ命令レジスタ１０４の出力ビツトは前記マク
ロ命令の実行を生じさせるのに必要な制御機能ま
たはマイクロオペレーシヨンを遂行するため信号
処理装置１２内の制御母線８０を通して分配され
る。デコーダ１０６はマイクロ命令ビツトのもう
１つのレベルの解読に対し付加的マイクロオペレ
ーシヨンを生じさせるための手段を与える。 第１０図および第３表に示されているように基
本アドレスモード（Basic Address Modeの頭文
字をとつてBAMと略記される）および拡張型ア
ドレスモード（Extended Address Modeの頭文
字をとつてEAMと略記される）を含めて２つの
型のマクロ命令の型式が存在する。なお、第３表
は第１０図のＲ１およびＲ２に対するレジスタコ
ードを示す。 第３表（第１０図と関連しマクロ命令の型式に
関する） Ｒ１およびＲ２に対するレジスタコード 000＝Ｐ 100＝Ａ 001＝Ｓ 101＝Ｅ 010＝Ｂ 110＝Ｉ 011＝Ｘ 111＝Ｗ BAMはマクロ命令型式の８つの最下位のビツ
トを１つまたはそれ以上のレジスタの内容と組合
されるべき符号付きの整数置換量として用いるこ
とによつてオペランドの実効アドレスを形成す
る。EAMは前記型式のＲ１フイールド内で指定
されるレジスタの内容を用いることによつて実効
アドレスを形成する。 第３図に示されたマイクロプログラム化制御装
置５８により実現される命令は第４表に示された
ありふれたデータ処理命令の組および第５表に示
された「操作」命令を含む。
【表】
【表】
【表】
【表】
前記「操作」命令は制御操作および慣習化され
た信号処理操作を遂行し、そしてこれらはマイク
ロプログラムROM１０２の操作発生器１０３に
よつて実行される。アプリケーシヨンプログラム
「操作」命令、システムプログラミング「操作」
命令、および、特別の目的用の信号処理「操作」
命令が存在する。 このアプリケーシヨンプログラム「操作」命令
は前記アプリケーシヨンプログラムと分散オペレ
ーテイングシステムのローカルセグメントDOS
―０の間の通信を行なわしめる。これらはサブル
ーチンからの復帰、割込み可能化／不能化、再開
オペレーシヨン、読出し実時間クロツク、およ
び、システム呼出しなどの命令を含む。このシス
テム呼出し命令は第６表に示されたような特別の
サービス機能を果すため設計プログラマがDOS
―０を要求するのを可能ならしめる。
た信号処理操作を遂行し、そしてこれらはマイク
ロプログラムROM１０２の操作発生器１０３に
よつて実行される。アプリケーシヨンプログラム
「操作」命令、システムプログラミング「操作」
命令、および、特別の目的用の信号処理「操作」
命令が存在する。 このアプリケーシヨンプログラム「操作」命令
は前記アプリケーシヨンプログラムと分散オペレ
ーテイングシステムのローカルセグメントDOS
―０の間の通信を行なわしめる。これらはサブル
ーチンからの復帰、割込み可能化／不能化、再開
オペレーシヨン、読出し実時間クロツク、およ
び、システム呼出しなどの命令を含む。このシス
テム呼出し命令は第６表に示されたような特別の
サービス機能を果すため設計プログラマがDOS
―０を要求するのを可能ならしめる。
【表】
システムプログラミング「操作」命令は信号処
理装置資源を操作および管理し、前記の命令の大
多数はそれらが第１１図および第７表に示された
ように特権を与えられたプログラム状態ワードで
開始させられるプログラムによつてのみ実行され
うるという点で、第５表に示されたように特権を
与えられている。
理装置資源を操作および管理し、前記の命令の大
多数はそれらが第１１図および第７表に示された
ように特権を与えられたプログラム状態ワードで
開始させられるプログラムによつてのみ実行され
うるという点で、第５表に示されたように特権を
与えられている。
【表】
【表】
特権を与えられないプログラムによつての特権を
与えられた命令を実行しようとするいかなる試み
も誤りの割込みおよびプログラムの終了を生じさ
せる。論理診断検査および記憶診断検査命令は特
権を与えられていないシステムプログラミング
「操作」命令の例である。 特別の目的用の信号処理「操作」命令は、例え
ば、マトリツクス乗算命令および検出およびマツ
プ更新命令を含み、これらの命令は各レーダー距
離、方位角およびドプラーセルに対して独立に検
出しきい値を確立するためクラツタ図表を用いる
ドプラーレーダーデータの信号処理に対して特に
有効である。第５表には示されていない他の特別
の目的用の「操作」命令は高速フーリエ変換
FFTおよびベクトル操作を遂行する。分散信号
処理システムの他の応用に対しては、特別の目的
用の「操作」命令はマイクロプログラム化制御装
置内で容易に実行することができる。 演算装置５６は第３図に示され、そしてこれは
演算論理装置ALU８２、乗算器８４、マルチプ
レクサ８６、フアイル記憶装置８８、アドレス発
生器９０、および、ALUデータ母線９２からな
る。ALU８２は記憶装置５４、フアイル記憶装
置８８または乗算器８４などの種々の源から受信
したオペランドに対して演算および論理操作を遂
行する。ALU８２は次にあげる４つのレジスタ
を含む。すなわち、プログカウンタ８１は記憶装
置５４からの次のマクロ命令のアドレスを決定す
る。データポインタ８３は演算を行なわれるべき
データがロードされる位置のアドレスを決定す
る。ACC1レジスタ８５およびACC2レジスタ８
７は繰返し的演算操作に対するワーキング累算器
であり、またはこれらは中間オペランドに対する
一時的保持レジスタとして作用する。乗算器８４
は処理装置の１クロツクサイクル時間内に高速度
で16ビツト掛ける16ビツトの乗算を遂行する。 マルチプレクサ８６はと乗算が乗算器８４内で
行なわれると同じ処理装置クロツクサイクル時間
中にALU内の加算が生じるようにするために乗
算器８４からALU８２までデータ転送を行なう
手段を与える。典型的には、乗算器によつて形成
された前の積は前記ALU内に前に累積された積
と加算されるべくALU８２に転送される。同時
に、フアイル記憶装置８８および記憶装置５４か
らのデータは前記クロツクサイクル時間中に乗算
器８４内で乗算される。この方法は特別の信号処
理「操作」命令によるデータに対しての計算が他
のありふれた方法よりも高速に遂行されるように
する。マルチプレクサ８６はまたフアイル記憶装
置８８からALU８２までのデータ転送のための
直接路を与える。 アドレス発生器９０は特別のマクロ命令実行中
に用いられるべきフアイル記憶装置８８内の位置
を決定するため制御装置５８から情報を受取る。
AUデータ母線はありふれた入出力３状態装置を
備えた16本の線路を含み、そしてこれはフアイル
記憶装置８８、アドレス発生器９０、ALU９２、
乗算器８４またはマルチプレクサ８６にデータま
たはアドレスを転送するための有効な装置を提供
する。 演算装置５６内のフアイル記憶装置８８は各レ
ジスタの組が８ワードを含む状態にて８つのレジ
スタの組を記憶する手段を与える。これらのレジ
スタは構造的には全て一般目的用累算器である
が、制御装置５８のマイクロコードによつて定め
られる特別の用途を有し、プログラムカウンタ、
スタツクポインタ、累算器、、および指標レジス
タのような機能をもつ。各レジスタの組は該レジ
スタの組で実行するプログラムに関連する情報を
含む関連したプログラム状態ワードPSWを有す
る。このPSWは前記フアイル記憶装置内の１ワ
ードの８つの最下位のビツトを有し、そして第１
１図および第７表に示されたような情報を含む。
フアイル記憶装置の残りの部分はありふれた内部
信号処理装置ハウスキーピング機能および信号処
理「操作」命令に対するスクラツチパツト記憶装
置用として用いられる。 信号処理装置１２内の種々の装置の相互関係は
更に詳しくは次の通りである。ALU８２内のプ
ログラムカウンタは記憶装置５４内でROM７４
またはRAM７６からの次のマクロ命令を取り出
すべき位置のアドレスを決定する。この命令は
SPデータ母線を経て制御装置５８内のマクロ命
令レジスタ９４に転送される。マツピングROM
９６はマイクロ命令を得るマイクロプログラム
ROM１０２をアクセスする出発アドレスまたは
アドレスモードを決定する。このときには実効ア
ドレスがフアイル記憶装置８８およびALU８２
により計算される。この実効アドレスはマクロ命
令の実行に必要な記憶装置５４内のデータをアク
セスするためALUデータポインタ８２に記憶さ
れる。 大容量記憶装置： この分散信号処理システムの大容量記憶装置
MM要素が第４図に示されており、これは母線イ
ンターフエイス装置１１０、記憶装置１２２、制
御装置１２４、および、記憶データ母線１２６か
らなる。母線インターフエイス装置１１０内に
は、母線送受信及び仲裁装置１１２及び１１６、
制御論理回路１１４、要素アドレスレジスタ１１
５、およびパリテイ回路網１１８が設けられてい
る。これらの構成要素は第３図の信号処理装置１
２の母線インターフエイス装置５２内の等価な機
能を有する構成要素と同じ構成を有する。母線イ
ンターフエイス装置１１０も第３図の信号処理装
置１２の入力および出力バツフア６６および６８
の代りとなるバツフア記憶装置１２０を含む。こ
の大容量記憶装置に書込まれまたはそれから読出
される全ての情報は記憶データ母線１２６を経て
バツフア記憶装置１２０を通過する。バツフア記
憶装置１２０は記憶装置１２２よりも５倍速く動
作し、これは母線１６および１８のデータ速度で
情報ブロツクを受信したり送信したりするのを可
能ならしめる。大容量記憶装置１４内の全ての情
報転送はありふれた２方向３状態装置を備えてい
る16本の線路からなる記憶データ母線１２６を通
して生ずる。この好ましい具体例では、バツフア
記憶装置はそれぞれが16ビツトからなる4096ワー
ドの最小値をもつて構成されている。情報は制御
装置１２４の制御の下に記憶データ母線１２６を
通して記憶装置１２２に出入りするように転送さ
れる。 この好ましい具体例における記憶装置１２２は
それぞれが19ビツトからなる128K（128×1000）
ワードの合計値に対してそれぞれが16Kワードか
らなる８つのセグメントとして構成されている。
信頼性を増すため各ワードに対し３つの予備ビツ
トが設けられている。データは240ワードの各ペ
ージ内において記憶装置１２２に出入りするよう
に移動させられる。データは256ワード単一メツ
セージパケツト（Packets）の形で大容量記憶装
置１４に出入りするように送信される。16ワード
までからなる見出し情報が外出する情報に対し制
御装置１２４によつて240ワードの各ページに対
して付加される。データが大容量記憶装置１４に
入来したときは、パケツト内の見出し情報が制御
装置１２４によつて解釈されて、定常の命令取出
しが行なわれるべきか或いは記憶動作が行なわれ
るべきか、または、状態要求、リセツトおよび電
源投入、或いは電源オフなどの制御動作が要求さ
れているか否かを決定する。データの１パケツト
は最大256ワードからなるようにすることができ
るが、しかし単一ワードの見出し情報というよう
な小さなものにすることもできる。大容量記憶装
置１４はこの分散信号処理システム内の受動要素
として機能し、なぜならそれは動作を開始させる
ことはなく単にシステム内の他の要素からのメツ
セージに応答するだけだからである。 入出力制御装置： 第５図はこの分散信号処理システムの入出力制
御装置IOC１０要素を示す。このIOCはルーチン
グ、制御および誤り検査能力をもつ前記システム
内のメツセージセンターとして機能する。これら
は各IOC内の４つの独立した入出力母線送受信ポ
ートであつて母線１６、母線１８、母線２２また
は母線２４に接続する手段を与える。これらの母
線の各々はオープンコレクタ・ワイヤオアド形状
にある16本のデータ線路、１本のパリテイ線路、
および４本の制御線路を含む。各母線は他のシス
テム要素に対して先に述べた母線送受信回路と同
じ構成である互に同じ構成の４つの母線送受信回
路１３０，１３２，１３４および１３６のうちの
１つに接続する。 第５図の母線送信回路１３０および１３２は第
１図に示されたようにIOCが配置されるシステム
母線１６および１８に常に接続されている。多重
システム回路網では、第２図示されたように、
IOC１０内の母線送受信回路はブロツク制御装置
１５２によつて設定される母線拡張モードで動作
し、これによりシステム３２内の母線２２および
２４はそれぞれシステム３５内の母線４７および
システム３６内の母線３１に接続する。IOCが周
辺入出力データ装置へ、およびそれから情報を送
信するのに用いられるときは、該IOCは第２図に
システム３２内のIOC４２によつて示されたよう
にブロツク制御装置１５２によつて設定されるダ
イナミツク入出力モードで動作する。選択信号１
３９及び１４１は第５図に示されるように出力さ
れ、これらの出力の各々は１母線に接続された１
６までの周辺装置のうちの１つを選択するための
４ビツトコードを含む。ありふれたパリテイ回路
網１３８がIOCによつて受信されたデータに対し
パリテイ線路を検査しそしてIOCによつて送信さ
れるデータに対しパリテイを発生する。 第５図のIOCは個々の母線ポートを通し256ワ
ードデータブロツク全体の同時的送信および受信
を行なうための２つのバツフア１４６および１４
８を有する。Ｘバツフア１４６は受信制御論理回
路１４０の制御の下に１つの母線からデータを受
信し、この間に送信制御論理回路１４０はもう１
つの母線からデータを送り出す。第５図の入力母
線１４２および出力母線１４４はIOC１０内にデ
ータの転送のための路を与える。 第５図のブロツク制御装置１５２は受信および
送信制御論理回路１４０のための制御信号を発生
し、そしてこれは第２図に示された信号処理装置
１２に置かれた分散オペレーテイングシステム監
視手段DOS―１のために第１および第２表なら
びに第１２図および第８表に示されたように制御
および状態メツセージをサービスする。 第８表（第１２図と関連し監視手段からのIOC
制御ワードDOS―１に関する。 ワード １ モード：00―オフ 01―予備 10―母線拡張―ワード２要求―見掛け
上のアドレス 11―ダイナミツク入出力―周辺装置 送信母線： ビツト１３ ０―母線１６、１―母線
１８ ビツト１２ ０―母線２２、１―母線
２４ 受信母線 ビツト１１ ０―母線２２不能化、１
―母線２２可能化 ビツト１０ ０―母線２４不能化、１
―母線２４不能化 ワード ２ 多重システム形状における母線拡張モードに対
する母線によつて見られるIOCの見掛け上のアド
レス。 ブロツク制御装置１５２は第８表に示されたよ
うにIOC制御ワードをもつ監視信号によつて指令
される４つのモードのうちの１つのモードでIOC
を設定する。IOC制御ワードは母線送受信回路１
３０または母線送受信回路１３２を経てIOCに入
り、そして入力母線１４２によつてブロツク制御
装置に転送される。これら４つのモードのうちの
２つは単に「オフ」モードおよび「予備」モード
である。他の２つの機能モードはIOCを多重シス
テム回路網動作のための母線拡張装置として機能
させるように形づくることおよびIOCを周辺デー
タ装置制御装置として機能させるように形づくる
ことである。IOCは多重モードで同時に機能する
ことはできない。全ての動作モードにおいて、
IOCブロツク制御装置は「状態復帰」メツセージ
を形づくつて送ることにより監視信号処理装置か
らの第８図および第１表に示したような「状態要
求」メツセージに応答しなければならない。この
「状態要求」メツセージは図示されていないいく
つかのワードを有しており、最後の呼掛けからの
誤りの数、誤りの型、現在の動作モード、選択さ
れている入出力ポート、選択されている現在の母
線、および、IOCの見掛け上のアドレスなどの情
報を含む。 他の要素について先に述べたように、分散信号
処理システム内の各要素は要素ハードウエアの物
理的位置に基いて明確に区別されるソケツトアド
レスを有し、これは電源がオンに切換えられたと
き第５図に示されている要素アドレスレジスタ１
５０中にロードされる。しかしながら、各要素は
前記ソケツトアドレスを置き換えるところの「見
掛け上のアドレス」と称される別個のアドレスを
監視信号によつて割当てられるようになつてい
る。この要素アドレス変更の方法は故障した要素
が検出されて予備の要素によつて置き換えられた
とき再編成を行なう手段を与える。しかしなが
ら、IOC要素は他の要素内のものに比較される２
つのアドレスレジスタを有する。一方のアドレス
レジスタは母線送受信回路１３０の動作のための
ものであり、もう１つのアドレスレジスタは他の
２つの母線送受信回路１３４および１３６の動作
のためのものである。 情報が分散信号処理システム内のIOC１０また
は他の任意の要素から送信されなければならない
ときはいつでも、送信用要素はまず母線の制御を
得なければならない。前記システム内の各送信用
要素はオープンコレクタワイヤオアド母線上に独
特の要素仲裁コード１７０（第６図に示されてい
るような）を出力することによつて第５図の母線
１６のような母線の占有を開始する。前記中裁コ
ードは母線の使用を要求する要素のアドレスに基
礎をおく。それは合計16ビツトに対し要素アドレ
スの８ビツト（Ｅ０ないしＥ７）と要素アドレス
の補数の８ビツト（Ｅ０ＮないしＥ７Ｎ）からな
る。いくつかの要素が同時にその母線を使用しよ
うと試みたときは、どの要素がその母線を使用す
るかを決定するために各要素内で中裁の方法が用
いられる。 仲裁装置は第６図に示されており、そしてこれ
は分散信号処理システムの各要素内に存在する。
要素アドレスレジスタおよび仲裁コード発生器１
５０は１つの８ビツト型レジスタまたは複数のレ
ジスタ（IOCに対しては２つ）であつて、このレ
ジスタは二者択一解読方法と一緒になつて256ま
でのアドレスを仲裁するのを可能ならしめる。そ
れはロード要素アドレス１５７の入力によつてそ
れにロードされてしまつている１つの８ビツト型
アドレスを発生するとともに前述した要素仲裁コ
ード１７０を発生する。要素アドレスレジスタお
よび仲裁コード発生器１５０に加えて、８つの
ANDゲート１６１ないし１６８、優先順位エン
コーダ１５８および競合マルチプレクサ１６０を
含むIOC１０内の中裁論理回路１３１の残りのも
のは複合的要素仲裁コード１６９の解読を遂行
し、そしてそれは第５図の母線送受信回路１３０
のような母線送受信回路インターフエイス内にお
かれる。 共通の１母線上の各要素からの16ビツトからな
る第６図の要素仲裁コード１７０は母線送受信回
路（前述した）によつて複合的要素仲裁コードと
して１母線上で検出され、そして二者択一の解読
方法が遂行される。信号Ｃ０ないしＣ７およびＣ
０ＮないしＣ７Ｎはその母線を使用することを欲
する全ての要素に対するワイヤ・オアド（wire
ORed：論理和機能をとられた）複合要素仲裁コ
ード１６９を表わす。ANDゲート１６１の入力
における２つの論理値“１”は、そのアドレスビ
ツトに対して“１”の値を有する１要素および同
じアドレスビツトに対し“０”の値を有するもう
１つの要素がその母線上にあつて優先順位につい
ての競合を生じていることを意味する。しかしな
がら、優先順位エンコーダ１５８に接続する８つ
のAND出力の全てが低レベル（論理値０）の場
合は、ただ１つの要素仲裁コードのみが母線上に
あつて仲裁は勝つてしまつておりWIN信号を発
生させるという理由で競合はない。このWIN信
号は優先順位エンコーダ１５８の零検出部１５６
によつて発生されてその母線を要求する要素をし
てその母線を占有せしめるとともに送信に進むの
を許容する。 母線を同時に占有することを欲する２つ以上の
要素が存在するために競合がある場合は、優先順
位エンコーダ１５８は第６図の信号線路Ｐ０，Ｐ
１およびＰ２に３ビツト型の信号を発生する。こ
の信号は８つのANDゲード１６１ないし１６８
のうちの１つのANDゲートの入力によつて定め
られるような競合が存在する最上位の要素アドレ
スビツトに対応するものである。競合マルチプレ
クサ１６０は前記３ビツト型コードを受取り、そ
してその要素のアドレスＥ０ないしＥ７ 159の
ビツト１５９を調べる。優先順位エンコーダ１５
８からの３ビツト型コードによつて指定される８
本のアドレスビツト線路のうちの１本のアドレス
ビツト線路における特定のビツトが０のときは、
競合マルチプレクサ１６０はこの要素は仲裁に負
けてしまつたことを意味する信号を発生す
る。この信号は要素アドレスおよび仲裁コ
ード発生器１５０に結合されてこの要素アドレス
コードを母線から取り除くようにする。これは同
じアドレスビツト競合を有すると決定された全て
の要素に生ずる。要素仲裁コードを用いるアドレ
スビツト競合検出方法は最高優先順位の要素のみ
がその母線に残されるまで繰返される。最高の数
値アドレスをもつ要素が常に母線を使用する優先
順位を得る。 別の具体例の説明： 分散信号処理システムの各要素に対する分散母
線仲裁装置の別の具体例が第７図に示されてい
る。第６図に示された分散母線仲裁装置の好まし
い具体例は256アドレスまでをもつシステム内の
要素に対する仲裁能力を与えるのに対し、この別
の具体例は少数の要素を仲裁しているとき比較的
に遅が仲裁方法であることに加えて64アドレスま
での要素の仲裁に制限される。 第７図を参照すれば、６ビツト型要素アドレス
が仲裁の前に要素アドレスレジスタ１２９中にロ
ードされる。仲裁の初めの時点において、要素ア
ドレスレジスタの３つの最上位のビツトAU１９
１が８つの最上位の要素仲裁コード線路Ｅ８ない
しＥ１５の１つに論理値“０”を置くために３か
ら８への線路デコーダ１８８によつて解読され
る。同様に、要素アドレスの３つの最下位のビツ
トAL１９３が８つの最下位の要素仲裁コード線
路Ｅ０ないしＥ７の１つに論理値０を置くために
３から８への線路デコーダ１９０によつて解読さ
れる。結果として生ずる16ビツト型要素中裁コー
ド１９６が母線上に置かれる。 母線からの８つの最上位の複合的要素仲裁コー
ド１７２線路Ｃ８ないしＣ１５は優先順位デコー
ダ１７４によつて解読されて論理値０をもつ最高
番号の要素仲裁コード線路を表わす３ビツト型数
CU１７９を発生し、そして単一零検出器１７５
は、ただ１本の線路だけが論理値０を有するなら
ば指示を生じさせる。同様に、８つの最下位の複
合的要素仲裁コード線路Ｃ０ないしＣ７は優先順
位エンコーダ１７６によつて解読されて３ビツト
型数CL１８１を発生し、単一零検出器１７７は、
ただ１本の線路だけが論理値０を有するならば、
指示を生じさせる。 要素アドレスAU１９１および符号化された複
合的要素仲裁コードCU１７９の３つの最上位の
ビツトはCU１７９およびAU１９１が等しいか
否かの条件およびCUがAUよりも大きいという
条件を検出するために第７図の比較器１７８によ
つて比較される。CUがAUよりも大きい場合は、
別の１つの要素が仲裁に勝つてしまい、そして
LOSE信号がNORゲート１８６によつて発生さ
れ、これは要素仲裁コード１９６を母線から取り
除く。 Ｃ８ないしＣ１５の１つの線路のみが論理値０
を有しかつCU１７９がAU１９１に等しい場合
は、ANDゲート１８２は比較器１８０をして優
先順位エンコーダ１７６からの複合的要素仲裁コ
ードの符号化された３つの最下位のビツトCL１
８１を要素アドレスレジスタの３つの最下位のビ
ツトAL１９３と比較させる。CLがALよりも大
きい場合は、別の１つの要素が仲裁に勝つてしま
い、そして信号がNORゲート１８６によ
つて発生され、これは要素仲裁コード１９６を母
線から取り除く。 Ｃ０ないしＣ７の１つの線路のみが論理値０を
有しかつCL１８１がAL１９３に等しい場合は、
その要素が仲裁に勝つてしまい、そしてWIN信
号がANDゲート１８４によつて発生されてその
要素を母線の使用に進ませる。 これでこの発明の実施例の説明を終る。しかし
ながら、この発明の範囲内で種々の変形、改変が
可能なことは当業者には明らかであろう。例え
ば、信号処理装置１２の制御装置５６および記憶
装置５４内の読出専用装置の代りにプログラム可
能な読出専用記憶装置を用いることもできる。第
２図に示された回路網形状において、各システム
を複数の型の要素からなるようにすることもで
き、システム３７をシステム３６を介してシステ
ム３２と通信させる代りにシステム１２と直接に
接続することもできる。
与えられた命令を実行しようとするいかなる試み
も誤りの割込みおよびプログラムの終了を生じさ
せる。論理診断検査および記憶診断検査命令は特
権を与えられていないシステムプログラミング
「操作」命令の例である。 特別の目的用の信号処理「操作」命令は、例え
ば、マトリツクス乗算命令および検出およびマツ
プ更新命令を含み、これらの命令は各レーダー距
離、方位角およびドプラーセルに対して独立に検
出しきい値を確立するためクラツタ図表を用いる
ドプラーレーダーデータの信号処理に対して特に
有効である。第５表には示されていない他の特別
の目的用の「操作」命令は高速フーリエ変換
FFTおよびベクトル操作を遂行する。分散信号
処理システムの他の応用に対しては、特別の目的
用の「操作」命令はマイクロプログラム化制御装
置内で容易に実行することができる。 演算装置５６は第３図に示され、そしてこれは
演算論理装置ALU８２、乗算器８４、マルチプ
レクサ８６、フアイル記憶装置８８、アドレス発
生器９０、および、ALUデータ母線９２からな
る。ALU８２は記憶装置５４、フアイル記憶装
置８８または乗算器８４などの種々の源から受信
したオペランドに対して演算および論理操作を遂
行する。ALU８２は次にあげる４つのレジスタ
を含む。すなわち、プログカウンタ８１は記憶装
置５４からの次のマクロ命令のアドレスを決定す
る。データポインタ８３は演算を行なわれるべき
データがロードされる位置のアドレスを決定す
る。ACC1レジスタ８５およびACC2レジスタ８
７は繰返し的演算操作に対するワーキング累算器
であり、またはこれらは中間オペランドに対する
一時的保持レジスタとして作用する。乗算器８４
は処理装置の１クロツクサイクル時間内に高速度
で16ビツト掛ける16ビツトの乗算を遂行する。 マルチプレクサ８６はと乗算が乗算器８４内で
行なわれると同じ処理装置クロツクサイクル時間
中にALU内の加算が生じるようにするために乗
算器８４からALU８２までデータ転送を行なう
手段を与える。典型的には、乗算器によつて形成
された前の積は前記ALU内に前に累積された積
と加算されるべくALU８２に転送される。同時
に、フアイル記憶装置８８および記憶装置５４か
らのデータは前記クロツクサイクル時間中に乗算
器８４内で乗算される。この方法は特別の信号処
理「操作」命令によるデータに対しての計算が他
のありふれた方法よりも高速に遂行されるように
する。マルチプレクサ８６はまたフアイル記憶装
置８８からALU８２までのデータ転送のための
直接路を与える。 アドレス発生器９０は特別のマクロ命令実行中
に用いられるべきフアイル記憶装置８８内の位置
を決定するため制御装置５８から情報を受取る。
AUデータ母線はありふれた入出力３状態装置を
備えた16本の線路を含み、そしてこれはフアイル
記憶装置８８、アドレス発生器９０、ALU９２、
乗算器８４またはマルチプレクサ８６にデータま
たはアドレスを転送するための有効な装置を提供
する。 演算装置５６内のフアイル記憶装置８８は各レ
ジスタの組が８ワードを含む状態にて８つのレジ
スタの組を記憶する手段を与える。これらのレジ
スタは構造的には全て一般目的用累算器である
が、制御装置５８のマイクロコードによつて定め
られる特別の用途を有し、プログラムカウンタ、
スタツクポインタ、累算器、、および指標レジス
タのような機能をもつ。各レジスタの組は該レジ
スタの組で実行するプログラムに関連する情報を
含む関連したプログラム状態ワードPSWを有す
る。このPSWは前記フアイル記憶装置内の１ワ
ードの８つの最下位のビツトを有し、そして第１
１図および第７表に示されたような情報を含む。
フアイル記憶装置の残りの部分はありふれた内部
信号処理装置ハウスキーピング機能および信号処
理「操作」命令に対するスクラツチパツト記憶装
置用として用いられる。 信号処理装置１２内の種々の装置の相互関係は
更に詳しくは次の通りである。ALU８２内のプ
ログラムカウンタは記憶装置５４内でROM７４
またはRAM７６からの次のマクロ命令を取り出
すべき位置のアドレスを決定する。この命令は
SPデータ母線を経て制御装置５８内のマクロ命
令レジスタ９４に転送される。マツピングROM
９６はマイクロ命令を得るマイクロプログラム
ROM１０２をアクセスする出発アドレスまたは
アドレスモードを決定する。このときには実効ア
ドレスがフアイル記憶装置８８およびALU８２
により計算される。この実効アドレスはマクロ命
令の実行に必要な記憶装置５４内のデータをアク
セスするためALUデータポインタ８２に記憶さ
れる。 大容量記憶装置： この分散信号処理システムの大容量記憶装置
MM要素が第４図に示されており、これは母線イ
ンターフエイス装置１１０、記憶装置１２２、制
御装置１２４、および、記憶データ母線１２６か
らなる。母線インターフエイス装置１１０内に
は、母線送受信及び仲裁装置１１２及び１１６、
制御論理回路１１４、要素アドレスレジスタ１１
５、およびパリテイ回路網１１８が設けられてい
る。これらの構成要素は第３図の信号処理装置１
２の母線インターフエイス装置５２内の等価な機
能を有する構成要素と同じ構成を有する。母線イ
ンターフエイス装置１１０も第３図の信号処理装
置１２の入力および出力バツフア６６および６８
の代りとなるバツフア記憶装置１２０を含む。こ
の大容量記憶装置に書込まれまたはそれから読出
される全ての情報は記憶データ母線１２６を経て
バツフア記憶装置１２０を通過する。バツフア記
憶装置１２０は記憶装置１２２よりも５倍速く動
作し、これは母線１６および１８のデータ速度で
情報ブロツクを受信したり送信したりするのを可
能ならしめる。大容量記憶装置１４内の全ての情
報転送はありふれた２方向３状態装置を備えてい
る16本の線路からなる記憶データ母線１２６を通
して生ずる。この好ましい具体例では、バツフア
記憶装置はそれぞれが16ビツトからなる4096ワー
ドの最小値をもつて構成されている。情報は制御
装置１２４の制御の下に記憶データ母線１２６を
通して記憶装置１２２に出入りするように転送さ
れる。 この好ましい具体例における記憶装置１２２は
それぞれが19ビツトからなる128K（128×1000）
ワードの合計値に対してそれぞれが16Kワードか
らなる８つのセグメントとして構成されている。
信頼性を増すため各ワードに対し３つの予備ビツ
トが設けられている。データは240ワードの各ペ
ージ内において記憶装置１２２に出入りするよう
に移動させられる。データは256ワード単一メツ
セージパケツト（Packets）の形で大容量記憶装
置１４に出入りするように送信される。16ワード
までからなる見出し情報が外出する情報に対し制
御装置１２４によつて240ワードの各ページに対
して付加される。データが大容量記憶装置１４に
入来したときは、パケツト内の見出し情報が制御
装置１２４によつて解釈されて、定常の命令取出
しが行なわれるべきか或いは記憶動作が行なわれ
るべきか、または、状態要求、リセツトおよび電
源投入、或いは電源オフなどの制御動作が要求さ
れているか否かを決定する。データの１パケツト
は最大256ワードからなるようにすることができ
るが、しかし単一ワードの見出し情報というよう
な小さなものにすることもできる。大容量記憶装
置１４はこの分散信号処理システム内の受動要素
として機能し、なぜならそれは動作を開始させる
ことはなく単にシステム内の他の要素からのメツ
セージに応答するだけだからである。 入出力制御装置： 第５図はこの分散信号処理システムの入出力制
御装置IOC１０要素を示す。このIOCはルーチン
グ、制御および誤り検査能力をもつ前記システム
内のメツセージセンターとして機能する。これら
は各IOC内の４つの独立した入出力母線送受信ポ
ートであつて母線１６、母線１８、母線２２また
は母線２４に接続する手段を与える。これらの母
線の各々はオープンコレクタ・ワイヤオアド形状
にある16本のデータ線路、１本のパリテイ線路、
および４本の制御線路を含む。各母線は他のシス
テム要素に対して先に述べた母線送受信回路と同
じ構成である互に同じ構成の４つの母線送受信回
路１３０，１３２，１３４および１３６のうちの
１つに接続する。 第５図の母線送信回路１３０および１３２は第
１図に示されたようにIOCが配置されるシステム
母線１６および１８に常に接続されている。多重
システム回路網では、第２図示されたように、
IOC１０内の母線送受信回路はブロツク制御装置
１５２によつて設定される母線拡張モードで動作
し、これによりシステム３２内の母線２２および
２４はそれぞれシステム３５内の母線４７および
システム３６内の母線３１に接続する。IOCが周
辺入出力データ装置へ、およびそれから情報を送
信するのに用いられるときは、該IOCは第２図に
システム３２内のIOC４２によつて示されたよう
にブロツク制御装置１５２によつて設定されるダ
イナミツク入出力モードで動作する。選択信号１
３９及び１４１は第５図に示されるように出力さ
れ、これらの出力の各々は１母線に接続された１
６までの周辺装置のうちの１つを選択するための
４ビツトコードを含む。ありふれたパリテイ回路
網１３８がIOCによつて受信されたデータに対し
パリテイ線路を検査しそしてIOCによつて送信さ
れるデータに対しパリテイを発生する。 第５図のIOCは個々の母線ポートを通し256ワ
ードデータブロツク全体の同時的送信および受信
を行なうための２つのバツフア１４６および１４
８を有する。Ｘバツフア１４６は受信制御論理回
路１４０の制御の下に１つの母線からデータを受
信し、この間に送信制御論理回路１４０はもう１
つの母線からデータを送り出す。第５図の入力母
線１４２および出力母線１４４はIOC１０内にデ
ータの転送のための路を与える。 第５図のブロツク制御装置１５２は受信および
送信制御論理回路１４０のための制御信号を発生
し、そしてこれは第２図に示された信号処理装置
１２に置かれた分散オペレーテイングシステム監
視手段DOS―１のために第１および第２表なら
びに第１２図および第８表に示されたように制御
および状態メツセージをサービスする。 第８表（第１２図と関連し監視手段からのIOC
制御ワードDOS―１に関する。 ワード １ モード：00―オフ 01―予備 10―母線拡張―ワード２要求―見掛け
上のアドレス 11―ダイナミツク入出力―周辺装置 送信母線： ビツト１３ ０―母線１６、１―母線
１８ ビツト１２ ０―母線２２、１―母線
２４ 受信母線 ビツト１１ ０―母線２２不能化、１
―母線２２可能化 ビツト１０ ０―母線２４不能化、１
―母線２４不能化 ワード ２ 多重システム形状における母線拡張モードに対
する母線によつて見られるIOCの見掛け上のアド
レス。 ブロツク制御装置１５２は第８表に示されたよ
うにIOC制御ワードをもつ監視信号によつて指令
される４つのモードのうちの１つのモードでIOC
を設定する。IOC制御ワードは母線送受信回路１
３０または母線送受信回路１３２を経てIOCに入
り、そして入力母線１４２によつてブロツク制御
装置に転送される。これら４つのモードのうちの
２つは単に「オフ」モードおよび「予備」モード
である。他の２つの機能モードはIOCを多重シス
テム回路網動作のための母線拡張装置として機能
させるように形づくることおよびIOCを周辺デー
タ装置制御装置として機能させるように形づくる
ことである。IOCは多重モードで同時に機能する
ことはできない。全ての動作モードにおいて、
IOCブロツク制御装置は「状態復帰」メツセージ
を形づくつて送ることにより監視信号処理装置か
らの第８図および第１表に示したような「状態要
求」メツセージに応答しなければならない。この
「状態要求」メツセージは図示されていないいく
つかのワードを有しており、最後の呼掛けからの
誤りの数、誤りの型、現在の動作モード、選択さ
れている入出力ポート、選択されている現在の母
線、および、IOCの見掛け上のアドレスなどの情
報を含む。 他の要素について先に述べたように、分散信号
処理システム内の各要素は要素ハードウエアの物
理的位置に基いて明確に区別されるソケツトアド
レスを有し、これは電源がオンに切換えられたと
き第５図に示されている要素アドレスレジスタ１
５０中にロードされる。しかしながら、各要素は
前記ソケツトアドレスを置き換えるところの「見
掛け上のアドレス」と称される別個のアドレスを
監視信号によつて割当てられるようになつてい
る。この要素アドレス変更の方法は故障した要素
が検出されて予備の要素によつて置き換えられた
とき再編成を行なう手段を与える。しかしなが
ら、IOC要素は他の要素内のものに比較される２
つのアドレスレジスタを有する。一方のアドレス
レジスタは母線送受信回路１３０の動作のための
ものであり、もう１つのアドレスレジスタは他の
２つの母線送受信回路１３４および１３６の動作
のためのものである。 情報が分散信号処理システム内のIOC１０また
は他の任意の要素から送信されなければならない
ときはいつでも、送信用要素はまず母線の制御を
得なければならない。前記システム内の各送信用
要素はオープンコレクタワイヤオアド母線上に独
特の要素仲裁コード１７０（第６図に示されてい
るような）を出力することによつて第５図の母線
１６のような母線の占有を開始する。前記中裁コ
ードは母線の使用を要求する要素のアドレスに基
礎をおく。それは合計16ビツトに対し要素アドレ
スの８ビツト（Ｅ０ないしＥ７）と要素アドレス
の補数の８ビツト（Ｅ０ＮないしＥ７Ｎ）からな
る。いくつかの要素が同時にその母線を使用しよ
うと試みたときは、どの要素がその母線を使用す
るかを決定するために各要素内で中裁の方法が用
いられる。 仲裁装置は第６図に示されており、そしてこれ
は分散信号処理システムの各要素内に存在する。
要素アドレスレジスタおよび仲裁コード発生器１
５０は１つの８ビツト型レジスタまたは複数のレ
ジスタ（IOCに対しては２つ）であつて、このレ
ジスタは二者択一解読方法と一緒になつて256ま
でのアドレスを仲裁するのを可能ならしめる。そ
れはロード要素アドレス１５７の入力によつてそ
れにロードされてしまつている１つの８ビツト型
アドレスを発生するとともに前述した要素仲裁コ
ード１７０を発生する。要素アドレスレジスタお
よび仲裁コード発生器１５０に加えて、８つの
ANDゲート１６１ないし１６８、優先順位エン
コーダ１５８および競合マルチプレクサ１６０を
含むIOC１０内の中裁論理回路１３１の残りのも
のは複合的要素仲裁コード１６９の解読を遂行
し、そしてそれは第５図の母線送受信回路１３０
のような母線送受信回路インターフエイス内にお
かれる。 共通の１母線上の各要素からの16ビツトからな
る第６図の要素仲裁コード１７０は母線送受信回
路（前述した）によつて複合的要素仲裁コードと
して１母線上で検出され、そして二者択一の解読
方法が遂行される。信号Ｃ０ないしＣ７およびＣ
０ＮないしＣ７Ｎはその母線を使用することを欲
する全ての要素に対するワイヤ・オアド（wire
ORed：論理和機能をとられた）複合要素仲裁コ
ード１６９を表わす。ANDゲート１６１の入力
における２つの論理値“１”は、そのアドレスビ
ツトに対して“１”の値を有する１要素および同
じアドレスビツトに対し“０”の値を有するもう
１つの要素がその母線上にあつて優先順位につい
ての競合を生じていることを意味する。しかしな
がら、優先順位エンコーダ１５８に接続する８つ
のAND出力の全てが低レベル（論理値０）の場
合は、ただ１つの要素仲裁コードのみが母線上に
あつて仲裁は勝つてしまつておりWIN信号を発
生させるという理由で競合はない。このWIN信
号は優先順位エンコーダ１５８の零検出部１５６
によつて発生されてその母線を要求する要素をし
てその母線を占有せしめるとともに送信に進むの
を許容する。 母線を同時に占有することを欲する２つ以上の
要素が存在するために競合がある場合は、優先順
位エンコーダ１５８は第６図の信号線路Ｐ０，Ｐ
１およびＰ２に３ビツト型の信号を発生する。こ
の信号は８つのANDゲード１６１ないし１６８
のうちの１つのANDゲートの入力によつて定め
られるような競合が存在する最上位の要素アドレ
スビツトに対応するものである。競合マルチプレ
クサ１６０は前記３ビツト型コードを受取り、そ
してその要素のアドレスＥ０ないしＥ７ 159の
ビツト１５９を調べる。優先順位エンコーダ１５
８からの３ビツト型コードによつて指定される８
本のアドレスビツト線路のうちの１本のアドレス
ビツト線路における特定のビツトが０のときは、
競合マルチプレクサ１６０はこの要素は仲裁に負
けてしまつたことを意味する信号を発生す
る。この信号は要素アドレスおよび仲裁コ
ード発生器１５０に結合されてこの要素アドレス
コードを母線から取り除くようにする。これは同
じアドレスビツト競合を有すると決定された全て
の要素に生ずる。要素仲裁コードを用いるアドレ
スビツト競合検出方法は最高優先順位の要素のみ
がその母線に残されるまで繰返される。最高の数
値アドレスをもつ要素が常に母線を使用する優先
順位を得る。 別の具体例の説明： 分散信号処理システムの各要素に対する分散母
線仲裁装置の別の具体例が第７図に示されてい
る。第６図に示された分散母線仲裁装置の好まし
い具体例は256アドレスまでをもつシステム内の
要素に対する仲裁能力を与えるのに対し、この別
の具体例は少数の要素を仲裁しているとき比較的
に遅が仲裁方法であることに加えて64アドレスま
での要素の仲裁に制限される。 第７図を参照すれば、６ビツト型要素アドレス
が仲裁の前に要素アドレスレジスタ１２９中にロ
ードされる。仲裁の初めの時点において、要素ア
ドレスレジスタの３つの最上位のビツトAU１９
１が８つの最上位の要素仲裁コード線路Ｅ８ない
しＥ１５の１つに論理値“０”を置くために３か
ら８への線路デコーダ１８８によつて解読され
る。同様に、要素アドレスの３つの最下位のビツ
トAL１９３が８つの最下位の要素仲裁コード線
路Ｅ０ないしＥ７の１つに論理値０を置くために
３から８への線路デコーダ１９０によつて解読さ
れる。結果として生ずる16ビツト型要素中裁コー
ド１９６が母線上に置かれる。 母線からの８つの最上位の複合的要素仲裁コー
ド１７２線路Ｃ８ないしＣ１５は優先順位デコー
ダ１７４によつて解読されて論理値０をもつ最高
番号の要素仲裁コード線路を表わす３ビツト型数
CU１７９を発生し、そして単一零検出器１７５
は、ただ１本の線路だけが論理値０を有するなら
ば指示を生じさせる。同様に、８つの最下位の複
合的要素仲裁コード線路Ｃ０ないしＣ７は優先順
位エンコーダ１７６によつて解読されて３ビツト
型数CL１８１を発生し、単一零検出器１７７は、
ただ１本の線路だけが論理値０を有するならば、
指示を生じさせる。 要素アドレスAU１９１および符号化された複
合的要素仲裁コードCU１７９の３つの最上位の
ビツトはCU１７９およびAU１９１が等しいか
否かの条件およびCUがAUよりも大きいという
条件を検出するために第７図の比較器１７８によ
つて比較される。CUがAUよりも大きい場合は、
別の１つの要素が仲裁に勝つてしまい、そして
LOSE信号がNORゲート１８６によつて発生さ
れ、これは要素仲裁コード１９６を母線から取り
除く。 Ｃ８ないしＣ１５の１つの線路のみが論理値０
を有しかつCU１７９がAU１９１に等しい場合
は、ANDゲート１８２は比較器１８０をして優
先順位エンコーダ１７６からの複合的要素仲裁コ
ードの符号化された３つの最下位のビツトCL１
８１を要素アドレスレジスタの３つの最下位のビ
ツトAL１９３と比較させる。CLがALよりも大
きい場合は、別の１つの要素が仲裁に勝つてしま
い、そして信号がNORゲート１８６によ
つて発生され、これは要素仲裁コード１９６を母
線から取り除く。 Ｃ０ないしＣ７の１つの線路のみが論理値０を
有しかつCL１８１がAL１９３に等しい場合は、
その要素が仲裁に勝つてしまい、そしてWIN信
号がANDゲート１８４によつて発生されてその
要素を母線の使用に進ませる。 これでこの発明の実施例の説明を終る。しかし
ながら、この発明の範囲内で種々の変形、改変が
可能なことは当業者には明らかであろう。例え
ば、信号処理装置１２の制御装置５６および記憶
装置５４内の読出専用装置の代りにプログラム可
能な読出専用記憶装置を用いることもできる。第
２図に示された回路網形状において、各システム
を複数の型の要素からなるようにすることもで
き、システム３７をシステム３６を介してシステ
ム３２と通信させる代りにシステム１２と直接に
接続することもできる。
第１図は分散信号処理システムを構成するこの
発明の機能ブロツク図、第２図は分散信号処理シ
ステム回路網を示すこの発明の機能ブロツク図で
あつてこの回路網におけるシステム監視プログラ
ムDOS―１および監視プログラムADOS―１の
位置を区別せしめる図、第３図は分信号処理シス
テムの信号処理装置要素の機能ブロツク図、第４
図は分散信号処理システムの大容量記憶装置要素
の機能ブロツク図、第５図は分散信号処理システ
ムの入出力制御要素の機能ブロツク図、第６図は
分散信号処理システムの各要素内に組み込まれて
いる分散母線仲裁装置の機能ブロツク図、第７図
は分散信号処理システムの各要素内に組み込まれ
ている分散母線仲裁装置の別の具体例の機能ブロ
ツク図、第８図はシステムメツセージの型式を示
す図、第９図は入出力状態ワードの型式を示す
図、第１０図はマクロ命令の形式を示す図、第１
１図はプログラム状態ワードを示す図、第１２図
は入出力制御装置ワードを示す図である。 １０：入出力制御装置、１２，１３，１５：信
号処理装置、１４：大容量記憶装置、１６，１
８：母線、２０，２１：母線送受信および仲裁回
路、２６，２８：入出力データ装置、３０：分散
オペレーテイングシステム、３２：分散信号処理
システム、４２，４６：入出力制御装置。
発明の機能ブロツク図、第２図は分散信号処理シ
ステム回路網を示すこの発明の機能ブロツク図で
あつてこの回路網におけるシステム監視プログラ
ムDOS―１および監視プログラムADOS―１の
位置を区別せしめる図、第３図は分信号処理シス
テムの信号処理装置要素の機能ブロツク図、第４
図は分散信号処理システムの大容量記憶装置要素
の機能ブロツク図、第５図は分散信号処理システ
ムの入出力制御要素の機能ブロツク図、第６図は
分散信号処理システムの各要素内に組み込まれて
いる分散母線仲裁装置の機能ブロツク図、第７図
は分散信号処理システムの各要素内に組み込まれ
ている分散母線仲裁装置の別の具体例の機能ブロ
ツク図、第８図はシステムメツセージの型式を示
す図、第９図は入出力状態ワードの型式を示す
図、第１０図はマクロ命令の形式を示す図、第１
１図はプログラム状態ワードを示す図、第１２図
は入出力制御装置ワードを示す図である。 １０：入出力制御装置、１２，１３，１５：信
号処理装置、１４：大容量記憶装置、１６，１
８：母線、２０，２１：母線送受信および仲裁回
路、２６，２８：入出力データ装置、３０：分散
オペレーテイングシステム、３２：分散信号処理
システム、４２，４６：入出力制御装置。
Claims (1)
- 【特許請求の範囲】 １ 信号処理装置、大容量記憶装置、及び入出力
制御装置をエレメントとして、複数のエレメント
を少なくとも２つの第１バスによつて共通に相互
接続して形成される分散信号処理システムを複数
設けて回路網を形成し、 前記回路網における前記入出力制御装置の数を
前記システムの数よりも多くし、各システムの前
記２つの第１バスを別のシステムの異なる入出力
制御装置に接続し、それによつて前記複数のシス
テム間を少なくとも２つの分離した第２バスによ
り連絡し、 前記複数のシステムが少なくとも１つのエレメ
ントの中に回路網の自己修復を行う手段を有する
分散信号処理システム回路網。 ２ 特許請求の範囲第１項記載の回路網におい
て、前記入出力制御装置の数が前記システムの数
より１つ多い、分散信号処理システム回路網。 ３ 特許請求の範囲第１項記載の回路網におい
て、前記エレメントの各々が故障エレメントを検
出する手段を有する、分散信号処理システム回路
網。 ４ 特許請求の範囲第３項記載の回路網におい
て、前記自己修復を行う手段が前記検出された故
障エレメントを動作からはずし類似の予備エレメ
ントと置換する、分散信号処理システム回路網。 ５ 特許請求の範囲第４項記載の回路網におい
て、前記自己修復を行う手段が予備エレメントの
アドレスを故障エレメントのアドレスに変更する
手段を有する、分散信号処理システム回路網。 ６ 特許請求の範囲第１項記載の回路網におい
て、前記分散信号処理システムに複数の信号処理
装置が含まれ、該信号処理装置が前記複数のエレ
メントを管理する分散オペレーテイング・システ
ムを有する、分散信号処理システム回路網。 ７ 特許請求の範囲第６項記載の回路網におい
て、前記分散オペレーテイング・システムが、
個々の信号処理装置の管理及び故障監視を行うロ
ーカル・レベル・セグメントDOS―０と、シス
テム・タスク管理、故障監視及び自己修復を行う
システム・レベル・セグメントDOS―１と、か
ら成る、分散信号処理システム回路網。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/168,899 US4412281A (en) | 1980-07-11 | 1980-07-11 | Distributed signal processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750064A JPS5750064A (en) | 1982-03-24 |
| JPS636894B2 true JPS636894B2 (ja) | 1988-02-12 |
Family
ID=22613415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108772A Granted JPS5750064A (en) | 1980-07-11 | 1981-07-11 | Distribution signal processing system |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4412281A (ja) |
| JP (1) | JPS5750064A (ja) |
| CA (1) | CA1176337A (ja) |
| DE (1) | DE3127349A1 (ja) |
| FR (1) | FR2486682B1 (ja) |
| GB (2) | GB2079997B (ja) |
| NL (1) | NL8103136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10798886B2 (en) | 2010-01-21 | 2020-10-13 | Austin Russell | Systems and methods for water harvesting and recycling |
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