JPS6366957A - 半導体集積回路のパツケ−ジ - Google Patents
半導体集積回路のパツケ−ジInfo
- Publication number
- JPS6366957A JPS6366957A JP21117986A JP21117986A JPS6366957A JP S6366957 A JPS6366957 A JP S6366957A JP 21117986 A JP21117986 A JP 21117986A JP 21117986 A JP21117986 A JP 21117986A JP S6366957 A JPS6366957 A JP S6366957A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- sized
- package
- short
- long
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 210000001331 nose Anatomy 0.000 abstract 3
- 239000000758 substrate Substances 0.000 abstract 1
- 230000009977 dual effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
- H05K3/308—Adaptations of leads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路装置に関し、特にそのパッケー
ジ形状に関する。
ジ形状に関する。
［従来の技術］
従来、この種の半導体集積回路のパッケージ（以後単に
パッケージと略す）は、リード数の少ないものは第３図
（ａ）、 （ｂ）に示すデュアル・インライン・パッケ
ージが、また、リード数の多いものは第４図（ａ）、
（ｂ）に示すフラット・パッケージがそれぞれ多く使わ
れていた。
パッケージと略す）は、リード数の少ないものは第３図
（ａ）、 （ｂ）に示すデュアル・インライン・パッケ
ージが、また、リード数の多いものは第４図（ａ）、
（ｂ）に示すフラット・パッケージがそれぞれ多く使わ
れていた。
［発明が解決しようとする問題点］
上述した従来のパッケージは、デュアル・インライン・
パッケージではり一ド１が規格上の間隔（一般に２．５
１１ａｎ）に揃っているため、規格品のプリント基板上
に容易に実装できるが、リード数が多くなると、外形が
大型となり、製造が困難となるという欠点がある。また
フラット・パッケージではリードを設けるにあたってリ
ードの間隔については特に規格がないため、リード本数
の異なるパッケージ毎に専用のプリント基板または専用
のソケット等を製作する必要があった。
パッケージではり一ド１が規格上の間隔（一般に２．５
１１ａｎ）に揃っているため、規格品のプリント基板上
に容易に実装できるが、リード数が多くなると、外形が
大型となり、製造が困難となるという欠点がある。また
フラット・パッケージではリードを設けるにあたってリ
ードの間隔については特に規格がないため、リード本数
の異なるパッケージ毎に専用のプリント基板または専用
のソケット等を製作する必要があった。
本発明の目的は前記問題点を解消した半導体集積回路の
パッケージを提供することにある。
パッケージを提供することにある。
Ｕ問題点を解決するための手段］
本発明はパッケージ本体から複数本のリードを突出させ
てなる半導体集積回路のパンケージにおいて、前記リー
ドはパッケージ本体に対し斜めに突出した長さの異なる
長短リードの組合せからなリ、各リードの先端位置を、
同一平面上に設定した縦横等間隔の格子点に整列させた
ことを特徴とする半導体集積回路のパッケージである。
てなる半導体集積回路のパンケージにおいて、前記リー
ドはパッケージ本体に対し斜めに突出した長さの異なる
長短リードの組合せからなリ、各リードの先端位置を、
同一平面上に設定した縦横等間隔の格子点に整列させた
ことを特徴とする半導体集積回路のパッケージである。
［実施例］
以下、本発明の一実施例を図により説明する。
第１図に示すように、本実施例はパッケージ本体の端縁
°から複数本のリードを突設してなる半導体集積回路の
パッケージにおいて、前記リードは長さの異なる複数本
の長短リード１ａ、 ｌａ・・・と１ｂ。
°から複数本のリードを突設してなる半導体集積回路の
パッケージにおいて、前記リードは長さの異なる複数本
の長短リード１ａ、 ｌａ・・・と１ｂ。
１ｂ・・・からなり、該長短リードｉａ、 ｉｂを交互
にパッケージ本体２の端縁２ａに斜めに配設し、各長短
リードｉａ、 ｉｂの先端部分を下向きに直角にそれぞ
れ折曲してその先端１ａ’、 １ｂ’の位置を、同一平
面上に設定した縦横等間隔の格子点Ｐ１．Ｐ２・・・Ｐ
ｎに整列させたものである。
にパッケージ本体２の端縁２ａに斜めに配設し、各長短
リードｉａ、 ｉｂの先端部分を下向きに直角にそれぞ
れ折曲してその先端１ａ’、 １ｂ’の位置を、同一平
面上に設定した縦横等間隔の格子点Ｐ１．Ｐ２・・・Ｐ
ｎに整列させたものである。
したがって、本実施例によれば、各リード１ａ。
１ｂノ先端１ａ’、 ｌｂ’を整列させた格子点Ｐ１．
Ｐ２・・・Ｐｎに合せてスルーホール４をプリント基板
３に開口しておくことにより、プリント基板３のスルー
ホール４にパッケージ本体２のリードｌａ、 ｌｂを挿
通して半田付けして接続することができる。
Ｐ２・・・Ｐｎに合せてスルーホール４をプリント基板
３に開口しておくことにより、プリント基板３のスルー
ホール４にパッケージ本体２のリードｌａ、 ｌｂを挿
通して半田付けして接続することができる。
この場合、格子点Ｐ１．Ｐ２・・・の間隔をリードの間
隔の規格、例えば２．５４＃に設定すれば、デュアル・
インライン・パッケージは言うに及ばず、フラット・パ
ッケージにおいてもリード間隔を規格化することができ
る。また、長短リードを斜めに引き出しているから、端
縁からのリードの突出量を短く抑えることができ、リー
ド本数が増加したとしても外形が大型化することがない
。
隔の規格、例えば２．５４＃に設定すれば、デュアル・
インライン・パッケージは言うに及ばず、フラット・パ
ッケージにおいてもリード間隔を規格化することができ
る。また、長短リードを斜めに引き出しているから、端
縁からのリードの突出量を短く抑えることができ、リー
ド本数が増加したとしても外形が大型化することがない
。
尚、実施例においては、第１図に示すように各長短リー
ド１ａ、 １ｂを、その基部１Ｃから直接折曲し、端縁
２ａに対し斜め方向に配設したが、あるいはリードｌａ
、 ｉｂの基部１Ｃから一定長さの範囲は端縁に対し直
角に突出させ、端縁２ａから一定距離はなれた位置より
リードｌａ、 ｌｂを斜め方向に折曲してその各リード
ｌａ、 ｌｂの先端位置を同一平面上に設定された等間
隔の格子点に整列させてもよい。
ド１ａ、 １ｂを、その基部１Ｃから直接折曲し、端縁
２ａに対し斜め方向に配設したが、あるいはリードｌａ
、 ｉｂの基部１Ｃから一定長さの範囲は端縁に対し直
角に突出させ、端縁２ａから一定距離はなれた位置より
リードｌａ、 ｌｂを斜め方向に折曲してその各リード
ｌａ、 ｌｂの先端位置を同一平面上に設定された等間
隔の格子点に整列させてもよい。
［発明の効果］
本発明は以上説明したように半導体集積回路のパッケー
ジをデュアル・インライン・パッケージに比べ外形を小
さくすることができ、製造を容易にし、またリードの先
端位置を整列させる格子点を一般の規格、例えば２．５
４Ｍ間隔に設定することにより、フラット・パッケージ
についても専用のプリント基板及び専用のソケット等を
製作する必要がなくなり、特に試作時における人手を大
幅に削減することができる効果を有するものである。
ジをデュアル・インライン・パッケージに比べ外形を小
さくすることができ、製造を容易にし、またリードの先
端位置を整列させる格子点を一般の規格、例えば２．５
４Ｍ間隔に設定することにより、フラット・パッケージ
についても専用のプリント基板及び専用のソケット等を
製作する必要がなくなり、特に試作時における人手を大
幅に削減することができる効果を有するものである。
第１図は本発明の一実施例を示す平面図、第２図は第１
図のパッケージをプリント基板に実装した状態を示す断
面図、第３図（ａ）はデュアル・インライン・パッケー
ジの一例を示す平面図、第３図（ｂ）は同側面図、第４
図（ａ）はフラット・パッケージの一例を示す平面図、
第４図（ｂ）は同側面図である。 ｌａ、 ｌｂ・・・長短リード ２・・・パッケージ
本体２ａ・・・端縁 Ｐ１〜Ｐｎ・・・格
子点ハ 第２図 （α） 第３図 （ａ） （ｂ） 第４図
図のパッケージをプリント基板に実装した状態を示す断
面図、第３図（ａ）はデュアル・インライン・パッケー
ジの一例を示す平面図、第３図（ｂ）は同側面図、第４
図（ａ）はフラット・パッケージの一例を示す平面図、
第４図（ｂ）は同側面図である。 ｌａ、 ｌｂ・・・長短リード ２・・・パッケージ
本体２ａ・・・端縁 Ｐ１〜Ｐｎ・・・格
子点ハ 第２図 （α） 第３図 （ａ） （ｂ） 第４図
Claims (1)
- （１）パッケージ本体から複数本のリードを突出させて
なる半導体集積回路のパッケージにおいて、前記リード
はパッケージ本体に対し斜めに突出した長さの異なる長
短リードの組合せからなり、各リードの先端位置を、同
一平面上に設定した縦横等間隔の格子点に整列させたこ
とを特徴とする半導体集積回路のパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21117986A JPS6366957A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路のパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21117986A JPS6366957A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路のパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6366957A true JPS6366957A (ja) | 1988-03-25 |
Family
ID=16601719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21117986A Pending JPS6366957A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路のパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053161A (ko) * | 2001-12-22 | 2003-06-28 | 삼성전자주식회사 | 반도체 디바이스 및 그 제조방법 |
| DE102016212360A1 (de) | 2015-07-27 | 2017-02-02 | Mitsubishi Electric Corporation | Halbleiteranordnung |
-
1986
- 1986-09-08 JP JP21117986A patent/JPS6366957A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053161A (ko) * | 2001-12-22 | 2003-06-28 | 삼성전자주식회사 | 반도체 디바이스 및 그 제조방법 |
| DE102016212360A1 (de) | 2015-07-27 | 2017-02-02 | Mitsubishi Electric Corporation | Halbleiteranordnung |
| DE102016212360B4 (de) | 2015-07-27 | 2022-04-28 | Mitsubishi Electric Corporation | Halbleiteranordnung |
| US11323041B2 (en) | 2015-07-27 | 2022-05-03 | Mitsubishi Electric Corporation | Semiconductor device |
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