JPS6366645A - 実効アドレス計算回路 - Google Patents
実効アドレス計算回路Info
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- JPS6366645A JPS6366645A JP21236686A JP21236686A JPS6366645A JP S6366645 A JPS6366645 A JP S6366645A JP 21236686 A JP21236686 A JP 21236686A JP 21236686 A JP21236686 A JP 21236686A JP S6366645 A JPS6366645 A JP S6366645A
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- Japan
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- QQODLKZGRKWIFG-UHFFFAOYSA-N cyfluthrin Chemical compound CC1(C)C(C=C(Cl)Cl)C1C(=O)OC(C#N)C1=CC=C(F)C(OC=2C=CC=CC=2)=C1 QQODLKZGRKWIFG-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は実効アドレス計算回路に関する。
従来、この種の実効アドレス計算回路では、汎用レジス
タから読出した値をテンポラリレジスタに一時的に蓄え
、実効アドレス計算のたｇ要素として用いている。汎用
レジスタが保持する値が、主記憶装置のアクセス単位未
満のデータを単位こている。この時の右方向シフトによ
ってシフトアウトされたビット・は主記憶のアクセス単
位内の変位を示す。
タから読出した値をテンポラリレジスタに一時的に蓄え
、実効アドレス計算のたｇ要素として用いている。汎用
レジスタが保持する値が、主記憶装置のアクセス単位未
満のデータを単位こている。この時の右方向シフトによ
ってシフトアウトされたビット・は主記憶のアクセス単
位内の変位を示す。
また、汎用レジスタをプリデクリメントして実効アドレ
ス計算する場合は、実効アドレス計算に先立って、汎用
レジスタの内容を予め決められた値だけ減じたあとにそ
の結果をテンポラリレジスタに一時的に蓄えて使用する
代わシに、汎用レジスタの内容をそのま筐テンポラリレ
ジスタに一時的に蓄え、その他に減じるべき補正値を実
効アドレス計算時に加えている。この場合には、アドレ
ス計算に用いた汎用レジスタの内容を演算実行時に改め
て減じている。
ス計算する場合は、実効アドレス計算に先立って、汎用
レジスタの内容を予め決められた値だけ減じたあとにそ
の結果をテンポラリレジスタに一時的に蓄えて使用する
代わシに、汎用レジスタの内容をそのま筐テンポラリレ
ジスタに一時的に蓄え、その他に減じるべき補正値を実
効アドレス計算時に加えている。この場合には、アドレ
ス計算に用いた汎用レジスタの内容を演算実行時に改め
て減じている。
しかし、主記憶装置のアクセス単位未満のデータを単位
とする実効アドレス計算において汎用レジスタのプリデ
クリメントを行う場合には、補正値が主記憶装置のアク
セス単位を単位とするために、この補正値の決定が難し
くなるという欠点がある。これは、汎用レジスタの内容
の元の値によっては補正が必要な場合と不要な場合とが
あるためである。
とする実効アドレス計算において汎用レジスタのプリデ
クリメントを行う場合には、補正値が主記憶装置のアク
セス単位を単位とするために、この補正値の決定が難し
くなるという欠点がある。これは、汎用レジスタの内容
の元の値によっては補正が必要な場合と不要な場合とが
あるためである。
本発明の回路は、それぞれ固有のアドレスが割り当てら
れそれぞれ複数ビットからなる複数の記憶場所を有する
記憶手段をアクセスするための実効アドレスを計算する
実効アドレス計算回路において、 前記記憶場所を指定する第１のフィールドおよび前記記
憶場所内のビット位置を指定する第２のフィールドを含
むアドレス値のうちの該第２のフィールドが与えられ該
第２のフィールドの値が零であるか否かを判定する判定
手段と。
れそれぞれ複数ビットからなる複数の記憶場所を有する
記憶手段をアクセスするための実効アドレスを計算する
実効アドレス計算回路において、 前記記憶場所を指定する第１のフィールドおよび前記記
憶場所内のビット位置を指定する第２のフィールドを含
むアドレス値のうちの該第２のフィールドが与えられ該
第２のフィールドの値が零であるか否かを判定する判定
手段と。
該判定手段により前記第２のフィールドの値が零と判定
されたときには前記第１のフィールドの値から１を減じ
、また、前該第２のフィールドの値が零と判定されなか
ったときには前記第１のフィールドの値に零を加算する
演算手段とから構成される。
されたときには前記第１のフィールドの値から１を減じ
、また、前該第２のフィールドの値が零と判定されなか
ったときには前記第１のフィールドの値に零を加算する
演算手段とから構成される。
次に本発明について図面を参照し１詳細に説明する。
第１図は本発明の一実施例のブロック図である。
本実施例では、主記憶装置のアクセス単位が１バイトす
なわち８ビツトであシ、実効アドレスを計算する対象が
単一のビットである場合の汎用レジスタ間接プリデクリ
メントアドレシングが命令により指定されたときの実効
アドレス計算の例を示す。
なわち８ビツトであシ、実効アドレスを計算する対象が
単一のビットである場合の汎用レジスタ間接プリデクリ
メントアドレシングが命令により指定されたときの実効
アドレス計算の例を示す。
テンポ２リレジスタ１には、命令により指定された汎用
レジスタ（図示せず）からｍ（４以上の整数）本の信号
線からなる信号線群１００を介して読み出したｍビット
の値のうちの下位３ビツトを除いた上位（ｍ−３）ビッ
トの値が設定される。
レジスタ（図示せず）からｍ（４以上の整数）本の信号
線からなる信号線群１００を介して読み出したｍビット
の値のうちの下位３ビツトを除いた上位（ｍ−３）ビッ
トの値が設定される。
テンポラリレジスタ１の出力は信号線群１０１を介して
加算器２の第１の入力部へ与えられる。この結果、前記
汎用レジスタから読み出した値を右へ３ビツトシフトし
た値すなわち８分の１にスケ１７７グされた値が加算器
２の第１の入力部に与えられたことになる。
加算器２の第１の入力部へ与えられる。この結果、前記
汎用レジスタから読み出した値を右へ３ビツトシフトし
た値すなわち８分の１にスケ１７７グされた値が加算器
２の第１の入力部に与えられたことになる。
オフセットレジスタ３には、前記汎用レジスタから信号
線群１００を介して読み出した値のうちの下位３ビツト
の値が設定される。オフセットレジスタ３の３ビツト出
力は信号線群１０２を介して論理和ゲート４に与えられ
る。論理和ゲート４の１ビツト出力は信号線１０３を介
して補正ＲＯＭ（読出し専用メモリ）５のアドレス入力
端子に与えられる。
線群１００を介して読み出した値のうちの下位３ビツト
の値が設定される。オフセットレジスタ３の３ビツト出
力は信号線群１０２を介して論理和ゲート４に与えられ
る。論理和ゲート４の１ビツト出力は信号線１０３を介
して補正ＲＯＭ（読出し専用メモリ）５のアドレス入力
端子に与えられる。
補正ＲＯＭ５のアドレス入力端子に論Ｗ ” １ ’信
号（以下単に１１″と略す）が与えられた場合には、そ
の出力は０であシ、前記アドレス入力端子にｌ ＯＨが
与えられた場合には、その出力は−１である。補正ＲＯ
ｂｉ ５の出力は信号線群１０４を介して加算器２の第
２の入力端子に与えられる。
号（以下単に１１″と略す）が与えられた場合には、そ
の出力は０であシ、前記アドレス入力端子にｌ ＯＨが
与えられた場合には、その出力は−１である。補正ＲＯ
ｂｉ ５の出力は信号線群１０４を介して加算器２の第
２の入力端子に与えられる。
加算器２の出力は信号線群１０５を介して主記憶をアク
セスするための実効アドレスとなる。
セスするための実効アドレスとなる。
例えは、アドレス計算のために前記汎用レジスタから読
み出した値す力わち信号線群１００上の値が（１２３）
１０（添字は進数を示す）である場合には、プリデクリ
メントアドレシングの作用によって、０番地目から数え
て１２２番目（最初のビットをＯ番目とする）のビット
を含むバイトをアクセスする。テンポラリレジスタ１に
は、前記汎用レジスタから読出した値のうちの下位３ビ
ツトを除く値すなわち（１２３）ｌｏを（８１１ｏで割
った藺である（１５ ）１０が設定される。オフセット
レジスタ３には、前記汎用レジスタから読出した値のり
ちの下位３ビツトすなわち（１２３）ｌｏを（８）ｔｏ
で割った剰余である（３）ｌｏ （＝（０１１） ＊
）が設定される。
み出した値す力わち信号線群１００上の値が（１２３）
１０（添字は進数を示す）である場合には、プリデクリ
メントアドレシングの作用によって、０番地目から数え
て１２２番目（最初のビットをＯ番目とする）のビット
を含むバイトをアクセスする。テンポラリレジスタ１に
は、前記汎用レジスタから読出した値のうちの下位３ビ
ツトを除く値すなわち（１２３）ｌｏを（８１１ｏで割
った藺である（１５ ）１０が設定される。オフセット
レジスタ３には、前記汎用レジスタから読出した値のり
ちの下位３ビツトすなわち（１２３）ｌｏを（８）ｔｏ
で割った剰余である（３）ｌｏ （＝（０１１） ＊
）が設定される。
この結果、論理和ゲート４の出力は１１”となシ。
補正ＲＯＭ５の出力は（０）１ｏである。したがって、
実効アドレスは、加算器２により（１５）ｗｏに（０）
ｔ。
実効アドレスは、加算器２により（１５）ｗｏに（０）
ｔ。
を加えた（１５）１６となる。このことは、１２２番目
のビットは１５番地に記憶された１バイト内に含まれる
ことを示す。
のビットは１５番地に記憶された１バイト内に含まれる
ことを示す。
また、前記汎用レジスタから読出した値が（１２０）ｔ
ｏである場合は、プリデクリメントアドレシングの作用
によって、０番地から数えて１１９番目のビットを含む
バイトをアクセスする。テンポラリレジスタ１には（１
２０） ｌｏを（８Ｌ１ｏで割った商である（ １５
）１０が設定される。オフセットレジスタ３には（１２
０）ｌｅを（８Ｌｌｏで割った剰余である（０）１゜（
＝（０００）鵞）が設定される。この結果、論理和ゲー
ト４の出力は′０”となシ、補正ＲＯＭ５の出力は（−
１）１（１となる。したがって、実効アドレスは、加算
器２により（１５）１０に（１）ｔｏを加えた（１４）
１６となる。このことは、１９９番目のビットは１４番
地に記憶された１バイト内に含まれることを示す。
ｏである場合は、プリデクリメントアドレシングの作用
によって、０番地から数えて１１９番目のビットを含む
バイトをアクセスする。テンポラリレジスタ１には（１
２０） ｌｏを（８Ｌ１ｏで割った商である（ １５
）１０が設定される。オフセットレジスタ３には（１２
０）ｌｅを（８Ｌｌｏで割った剰余である（０）１゜（
＝（０００）鵞）が設定される。この結果、論理和ゲー
ト４の出力は′０”となシ、補正ＲＯＭ５の出力は（−
１）１（１となる。したがって、実効アドレスは、加算
器２により（１５）１０に（１）ｔｏを加えた（１４）
１６となる。このことは、１９９番目のビットは１４番
地に記憶された１バイト内に含まれることを示す。
以上説明したように本発明には、スフ−リングとプリデ
クリメントアドレシングとを同時に達成できるという効
果がある。
クリメントアドレシングとを同時に達成できるという効
果がある。
１・・・テンポラリレジスタ、２・・・加算器、３・・
・オフセットレジスタ、４・・・論理和ゲート、５・・
・補正ＯＭ０ ／−”、＼ ・＼
・オフセットレジスタ、４・・・論理和ゲート、５・・
・補正ＯＭ０ ／−”、＼ ・＼
Claims (1)
- 【特許請求の範囲】 それぞれ固有のアドレスが割り当てられそれぞれ複数ビ
ットからなる複数の記憶場所を有する記憶手段をアクセ
スするための実効アドレスを計算する実効アドレス計算
回路において、 前記記憶場所を指定する第１のフィールドおよび前記記
憶場所内のビット位置を指定する第２のフィールドを含
むアドレス値のうちの該第２のフィールドが与えられ該
第２のフィールドの値が零であるか否かを判定する判定
手段と、 該判定手段により前記第２のフィールドの値が零と判定
されたときには前記第１のフィールドの値から１を減じ
、また、前記第２のフィールドの値が零と判定されなか
ったときには前記第１のフィールドの値に零を加算する
演算手段とから構成したことを特徴とする実行アドレス
計算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21236686A JPS6366645A (ja) | 1986-09-08 | 1986-09-08 | 実効アドレス計算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21236686A JPS6366645A (ja) | 1986-09-08 | 1986-09-08 | 実効アドレス計算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6366645A true JPS6366645A (ja) | 1988-03-25 |
| JPH0544692B2 JPH0544692B2 (ja) | 1993-07-07 |
Family
ID=16621364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21236686A Granted JPS6366645A (ja) | 1986-09-08 | 1986-09-08 | 実効アドレス計算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752186A (ja) * | 1994-06-29 | 1995-02-28 | Taisei Plus Kk | 発泡射出成形方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147918A (ja) * | 1974-05-18 | 1975-11-27 | ||
| JPS52171244U (ja) * | 1976-06-18 | 1977-12-26 | ||
| JPS54123838A (en) * | 1978-03-17 | 1979-09-26 | Nec Corp | Memory address control unit for data processor |
-
1986
- 1986-09-08 JP JP21236686A patent/JPS6366645A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147918A (ja) * | 1974-05-18 | 1975-11-27 | ||
| JPS52171244U (ja) * | 1976-06-18 | 1977-12-26 | ||
| JPS54123838A (en) * | 1978-03-17 | 1979-09-26 | Nec Corp | Memory address control unit for data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752186A (ja) * | 1994-06-29 | 1995-02-28 | Taisei Plus Kk | 発泡射出成形方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0544692B2 (ja) | 1993-07-07 |
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