JPH0544692B2 - - Google Patents
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- Publication number
- JPH0544692B2 JPH0544692B2 JP61212366A JP21236686A JPH0544692B2 JP H0544692 B2 JPH0544692 B2 JP H0544692B2 JP 61212366 A JP61212366 A JP 61212366A JP 21236686 A JP21236686 A JP 21236686A JP H0544692 B2 JPH0544692 B2 JP H0544692B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- address
- general
- effective address
- field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は実効アドレス計算回路に関する。
従来、この種の実効アドレス計算回路では、汎
用レジスタから読出した値をテンポラリレジスタ
に一時的に蓄え、実効アドレス計算のための一要
素として用いている。汎用レジスタが保持する値
が、主記憶装置のアクセス単位未満のデータを単
位として示す場合には、汎用レジスタから読出し
た値を右方向にシフトしたものを実効アドレス計
算に使用している。この時の右方向シフトによつ
てシフトアウトされたビツトは主記憶のアクセス
単位内の変位を示す。
用レジスタから読出した値をテンポラリレジスタ
に一時的に蓄え、実効アドレス計算のための一要
素として用いている。汎用レジスタが保持する値
が、主記憶装置のアクセス単位未満のデータを単
位として示す場合には、汎用レジスタから読出し
た値を右方向にシフトしたものを実効アドレス計
算に使用している。この時の右方向シフトによつ
てシフトアウトされたビツトは主記憶のアクセス
単位内の変位を示す。
また、汎用レジスタをプリデクリメントして実
効アドレス計算する場合は、実効アドレス計算に
先立つて、汎用レジスタの内容を予め決められた
値だけ減じたあとにその結果をテンポラリレジス
タに一時的に蓄えて使用する代わりに、汎用レジ
スタの内容をそのままテンポラリレジスタに一時
的に蓄え、その他に減じるべき補正値を実効アド
レス計算時に加えている。この場合には、アドレ
ス計算に用いた汎用レジスタの内容を演算実行時
に改めて減じている。
効アドレス計算する場合は、実効アドレス計算に
先立つて、汎用レジスタの内容を予め決められた
値だけ減じたあとにその結果をテンポラリレジス
タに一時的に蓄えて使用する代わりに、汎用レジ
スタの内容をそのままテンポラリレジスタに一時
的に蓄え、その他に減じるべき補正値を実効アド
レス計算時に加えている。この場合には、アドレ
ス計算に用いた汎用レジスタの内容を演算実行時
に改めて減じている。
しかし、主記憶装置のアクセス単位未満のデー
タを単位とする実効アドレス計算において汎用レ
ジスタのプリデクリメントを行う場合には、補正
値が主記憶装置のアクセス単位を単位とするため
に、この補正値の決定が難しくなるという欠点が
ある。これは、汎用レジスタの内容の元の値によ
つては補正が必要な場合と不要な場合とがあるた
めである。
タを単位とする実効アドレス計算において汎用レ
ジスタのプリデクリメントを行う場合には、補正
値が主記憶装置のアクセス単位を単位とするため
に、この補正値の決定が難しくなるという欠点が
ある。これは、汎用レジスタの内容の元の値によ
つては補正が必要な場合と不要な場合とがあるた
めである。
本発明の回路は、それぞれ固有のアドレスが割
り当てられそれぞれ複数ビツトからなる複数の記
憶場所を有する記憶手段をアクセスするための実
効アドレスを計算する実効アドレス計算回路にお
いて、 前記記憶場所を指定する第１のフイールドおよ
び前記記憶場所内のビツト位置を指定する第２の
フイールドを含むアドレス値のうちの該第２のフ
イールドが与えられ該第２のフイールドの値が零
であるか否かを判定する判定手段と、 該判定手段により前記第２のフイールドの値が
零と判定されたときには前記第１のフイールドの
値から１を減じ、また、前該第２のフイールドの
値が零と判定されなかつたときには前記第１のフ
イールドの値に零を加算する演算手段とから構成
される。
り当てられそれぞれ複数ビツトからなる複数の記
憶場所を有する記憶手段をアクセスするための実
効アドレスを計算する実効アドレス計算回路にお
いて、 前記記憶場所を指定する第１のフイールドおよ
び前記記憶場所内のビツト位置を指定する第２の
フイールドを含むアドレス値のうちの該第２のフ
イールドが与えられ該第２のフイールドの値が零
であるか否かを判定する判定手段と、 該判定手段により前記第２のフイールドの値が
零と判定されたときには前記第１のフイールドの
値から１を減じ、また、前該第２のフイールドの
値が零と判定されなかつたときには前記第１のフ
イールドの値に零を加算する演算手段とから構成
される。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例のブロツク図であ
る。本実施例では、主記憶装置のアクセス単位が
１バイトすなわち８ビツトであり、実効アドレス
を計算する対象が単一のビツトである場合の汎用
レジスタ間接プリデクリメントアドレシングが命
令により指定されたときの実効アドレス計算の例
を示す。
る。本実施例では、主記憶装置のアクセス単位が
１バイトすなわち８ビツトであり、実効アドレス
を計算する対象が単一のビツトである場合の汎用
レジスタ間接プリデクリメントアドレシングが命
令により指定されたときの実効アドレス計算の例
を示す。
テンポラリレジスタ１には、命令により指定さ
れた汎用レジスタ（図示せず）からｍ（４以上の
整数）本の信号線からなる信号線群１００を介し
て読み出したｍビツトの値のうちの下位３ビツト
を除いた上位（ｍ−３）ビツトの値が設定され
る。テンポラリレジスタ１の出力は信号線群１０
１を介して加算器２の第１の入力部へ与えられ
る。この結果、前記汎用レジスタから読み出した
値を右へ３ビツトシフトした値すなわち８分の１
にスケーリングされた値が加算器２の第１の入力
部に与えられたことになる。
れた汎用レジスタ（図示せず）からｍ（４以上の
整数）本の信号線からなる信号線群１００を介し
て読み出したｍビツトの値のうちの下位３ビツト
を除いた上位（ｍ−３）ビツトの値が設定され
る。テンポラリレジスタ１の出力は信号線群１０
１を介して加算器２の第１の入力部へ与えられ
る。この結果、前記汎用レジスタから読み出した
値を右へ３ビツトシフトした値すなわち８分の１
にスケーリングされた値が加算器２の第１の入力
部に与えられたことになる。
オフセツトレジスタ３には、前記汎用レジスタ
から信号線群１００を介して読み出した値のうち
の下位３ビツトの値が設定される。オフセツトレ
ジスタ３の３ビツト出力は信号線群１０２を介し
て論理和ゲート４に与えられる。論理和ゲート４
の１ビツト出力は信号線１０３を介して補正
ROM（読出し専用メモリ）５のアドレス入力端
子に与えられる。
から信号線群１００を介して読み出した値のうち
の下位３ビツトの値が設定される。オフセツトレ
ジスタ３の３ビツト出力は信号線群１０２を介し
て論理和ゲート４に与えられる。論理和ゲート４
の１ビツト出力は信号線１０３を介して補正
ROM（読出し専用メモリ）５のアドレス入力端
子に与えられる。
補正ROM５のアドレス入力端子に論理“１”
信号（以下単に“１”と略す）が与えられた場合
には、その出力は０であり、前記アドレス入力端
子に“０”が与えられた場合には、その出力は−
１である。補正ROM５の出力は信号線群１０４
を介して加算器２の第２の入力端子に与えられ
る。
信号（以下単に“１”と略す）が与えられた場合
には、その出力は０であり、前記アドレス入力端
子に“０”が与えられた場合には、その出力は−
１である。補正ROM５の出力は信号線群１０４
を介して加算器２の第２の入力端子に与えられ
る。
加算器２の出力は信号線群１０５を介して主記
憶をアクセスするための実効アドレスとなる。
憶をアクセスするための実効アドレスとなる。
例えば、アドレス計算のために前記汎用レジス
タから読み出した値すなわち信号線群１００上の
値が12310（添字は進数を示す）である場合には、
プリデクリメントアドレシングの作用によつて、
０番地目から数えて122番目（最初のビツトを０
番目とする）のビツトを含むバイトをアクセスす
る。テンポラリレジスタ１には、前記汎用レジス
タから読出した値のうちの下位３ビツトを除く値
すなわち12310を810で割つた商である1510が設定
される。オフセツトレジスタ３には、前記汎用レ
ジスタから読出した値のうちの下位３ビツトすな
わち12310を810で割つた剰余である310（＝0112が
設定される。この結果、論理和ゲート４の出力は
“１”となり、 補正ROM５の出力は010である。したがつて、
実効アドレスは、加算器２により1510に010を加
えた1510となる。このことは、122番目のビツト
は15番地に記憶された１バイト内に含まれること
を示す。
タから読み出した値すなわち信号線群１００上の
値が12310（添字は進数を示す）である場合には、
プリデクリメントアドレシングの作用によつて、
０番地目から数えて122番目（最初のビツトを０
番目とする）のビツトを含むバイトをアクセスす
る。テンポラリレジスタ１には、前記汎用レジス
タから読出した値のうちの下位３ビツトを除く値
すなわち12310を810で割つた商である1510が設定
される。オフセツトレジスタ３には、前記汎用レ
ジスタから読出した値のうちの下位３ビツトすな
わち12310を810で割つた剰余である310（＝0112が
設定される。この結果、論理和ゲート４の出力は
“１”となり、 補正ROM５の出力は010である。したがつて、
実効アドレスは、加算器２により1510に010を加
えた1510となる。このことは、122番目のビツト
は15番地に記憶された１バイト内に含まれること
を示す。
また、前記汎用レジスタから読出した値が
12010である場合は、プリデクリメントアドレシ
ングの作用によつて、０番地から数えて119番目
のビツトを含むバイトをアクセスする。テンポラ
リレジスタ１には12010を810で割つた商である
1510が設定される。オフセツトレジスタ３には
12010を810で割つた剰余である010（＝0002）が設
定される。この結果、論理和ゲート４の出力は
“０”となり、補正ROM５の出力は−110となる。
したがつて、実効アドレスは、加算器２により
1510に−110を加えた1410となる。このことは、
199番目のビツトは14番地に記憶された１バイト
内に含まれることを示す。
12010である場合は、プリデクリメントアドレシ
ングの作用によつて、０番地から数えて119番目
のビツトを含むバイトをアクセスする。テンポラ
リレジスタ１には12010を810で割つた商である
1510が設定される。オフセツトレジスタ３には
12010を810で割つた剰余である010（＝0002）が設
定される。この結果、論理和ゲート４の出力は
“０”となり、補正ROM５の出力は−110となる。
したがつて、実効アドレスは、加算器２により
1510に−110を加えた1410となる。このことは、
199番目のビツトは14番地に記憶された１バイト
内に含まれることを示す。
以上説明したように本発明には、スケーリング
とプリデクリメントアドレシングとを同時に達成
できるという効果がある。
とプリデクリメントアドレシングとを同時に達成
できるという効果がある。
第１図は本発明の一実施例のブロツク図であ
り、 １……テンポラリレジスタ、２……加算器、３
……オフセツトレジスタ、４……論理和ゲート、
５……補正ROM。
り、 １……テンポラリレジスタ、２……加算器、３
……オフセツトレジスタ、４……論理和ゲート、
５……補正ROM。
Claims (1)
- 【特許請求の範囲】 １ それぞれ固有のアドレスが割り当てられそれ
ぞれ複数ビツトからなる複数の記憶場所を有する
記憶手段をアクセスするための実効アドレスを計
算する実効アドレス計算回路において、 前記記憶場所を指定する第１のフイールドおよ
び前記記憶場所内のビツト位置を指定する第２の
フイールドを含むアドレス値のうちの該第２のフ
イールドが与えられ、該第２のフイールドの値に
応じて該第１のフイールドに、プレデクリメント
アドレツシング分の補正値を加算する補正手段を
有することを特徴とする実効アドレス計算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21236686A JPS6366645A (ja) | 1986-09-08 | 1986-09-08 | 実効アドレス計算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21236686A JPS6366645A (ja) | 1986-09-08 | 1986-09-08 | 実効アドレス計算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6366645A JPS6366645A (ja) | 1988-03-25 |
| JPH0544692B2 true JPH0544692B2 (ja) | 1993-07-07 |
Family
ID=16621364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21236686A Granted JPS6366645A (ja) | 1986-09-08 | 1986-09-08 | 実効アドレス計算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366645A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2894585B2 (ja) * | 1994-06-29 | 1999-05-24 | 大成プラス株式会社 | 発泡射出成形方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147918A (ja) * | 1974-05-18 | 1975-11-27 | ||
| JPS54123838A (en) * | 1978-03-17 | 1979-09-26 | Nec Corp | Memory address control unit for data processor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52171244U (ja) * | 1976-06-18 | 1977-12-26 |
-
1986
- 1986-09-08 JP JP21236686A patent/JPS6366645A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147918A (ja) * | 1974-05-18 | 1975-11-27 | ||
| JPS54123838A (en) * | 1978-03-17 | 1979-09-26 | Nec Corp | Memory address control unit for data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6366645A (ja) | 1988-03-25 |
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