JPS6125275A - ベクトル命令処理装置 - Google Patents
ベクトル命令処理装置Info
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- JPS6125275A JPS6125275A JP14592884A JP14592884A JPS6125275A JP S6125275 A JPS6125275 A JP S6125275A JP 14592884 A JP14592884 A JP 14592884A JP 14592884 A JP14592884 A JP 14592884A JP S6125275 A JPS6125275 A JP S6125275A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトル要素毎にマスク・ビットによってベク
トル演算の実行を制御するデータ処理装置に関し、特に
ベクトル命令処理装置に関するものである。
トル演算の実行を制御するデータ処理装置に関し、特に
ベクトル命令処理装置に関するものである。
従来の一般的なベクトル命令処理装置は、マスク・ビッ
トが有効なベクトル命令実行時には、先ずマスク・ビッ
トの値に拘らずベクトル要素（以下、ベクトル・オペラ
ンドともいう）の読出しすクエストを記憶制御装置に要
求し、記憶装置よシ読み出されてきたベクトル・オペラ
ンドをベクトル命令処理装置で一旦バツク了し、その後
にマスク・ビットの値が演算実行を指示している時には
演算装置へのベクトル・オにランドを供給し、演算実行
の抑止を指示している時には演算装置へのベクトル・オ
ペランドの供給を止めていた（この方式を以下、第１の
従来方式とよぶ）。
トが有効なベクトル命令実行時には、先ずマスク・ビッ
トの値に拘らずベクトル要素（以下、ベクトル・オペラ
ンドともいう）の読出しすクエストを記憶制御装置に要
求し、記憶装置よシ読み出されてきたベクトル・オペラ
ンドをベクトル命令処理装置で一旦バツク了し、その後
にマスク・ビットの値が演算実行を指示している時には
演算装置へのベクトル・オにランドを供給し、演算実行
の抑止を指示している時には演算装置へのベクトル・オ
ペランドの供給を止めていた（この方式を以下、第１の
従来方式とよぶ）。
このような構成では、マスク・ベクトル命令演算実行の
抑止を示しているマスク・ビット、つまシ、論理レベル
“０”のマスク・ビットが多ければ多い程演算装置が演
算を行っていない時間が多くなり、ベクトル命令が終了
するまでの演算時間に無駄な時間が多くなるという問題
を抱えていた。
抑止を示しているマスク・ビット、つまシ、論理レベル
“０”のマスク・ビットが多ければ多い程演算装置が演
算を行っていない時間が多くなり、ベクトル命令が終了
するまでの演算時間に無駄な時間が多くなるという問題
を抱えていた。
゛上記問題を解決する為に、従来、マスク・ベクトルを
一定ビット幅に区切シ、その中のマスク・ビットが全て
論理レベル″Ｏｎであることを検出したときのみ、対応
するベクトル・オペランドの読出しと無効な演算を飛ば
し、マスク・ベクトルが多くの論理レベル″０”を含む
性格（ス・ぐ−ス性）の強い場合の処理の時間を短縮し
ていた（この方式を以下、第２の従来方式とよぶ）。
一定ビット幅に区切シ、その中のマスク・ビットが全て
論理レベル″Ｏｎであることを検出したときのみ、対応
するベクトル・オペランドの読出しと無効な演算を飛ば
し、マスク・ベクトルが多くの論理レベル″０”を含む
性格（ス・ぐ−ス性）の強い場合の処理の時間を短縮し
ていた（この方式を以下、第２の従来方式とよぶ）。
しかしながら、この第２の従来方式では、検出しようと
している一定個数のマスク・ベクトル中に、一つでも演
算実行の指示を示す論理レベル″１”のマスク・ビット
があυ、他のマスク・ビットの全てが演算実行の抑止を
示す論理レベル″０”であっても、記憶制御装置にベク
トル・オペランドの読出しリクエストを要求し、第１の
従来方式通りの処理を行うために、演算時間に無駄な時
間を多く費やすことになる。
している一定個数のマスク・ベクトル中に、一つでも演
算実行の指示を示す論理レベル″１”のマスク・ビット
があυ、他のマスク・ビットの全てが演算実行の抑止を
示す論理レベル″０”であっても、記憶制御装置にベク
トル・オペランドの読出しリクエストを要求し、第１の
従来方式通りの処理を行うために、演算時間に無駄な時
間を多く費やすことになる。
換言すれば、ベクトル命令の処理を短縮するために、一
定個数の演算抑止ビット（論理レベル゛０”のマスク・
ビット）の検出のための一定個数幅を拡大しようとすれ
ばする程、スパーク性の強いマスク・ベクトルでちって
もその中に演算指示ビット（論理レベル″１”のマスク
・ビット）が含まれてしまい、第１の従来方式に戻って
しまう可能性が増大する。逆に、このことを防ぐために
、一定個数の演算抑止ビットの検出のための一定個数幅
を縮小すればする程、ベクトル・オペランドの読出しと
無効な演算を飛ばし無駄な処理の時間を短縮するという
本来の目的を達成できなくなるという欠点をもっていた
。
定個数の演算抑止ビット（論理レベル゛０”のマスク・
ビット）の検出のための一定個数幅を拡大しようとすれ
ばする程、スパーク性の強いマスク・ベクトルでちって
もその中に演算指示ビット（論理レベル″１”のマスク
・ビット）が含まれてしまい、第１の従来方式に戻って
しまう可能性が増大する。逆に、このことを防ぐために
、一定個数の演算抑止ビットの検出のための一定個数幅
を縮小すればする程、ベクトル・オペランドの読出しと
無効な演算を飛ばし無駄な処理の時間を短縮するという
本来の目的を達成できなくなるという欠点をもっていた
。
本発明によれば、ベクトル要素を記憶する第１の記憶手
段と、マスクビットの列である複数のマスク・ベクトル
データで構成されるマスク・ベクトルを記憶する第２の
記憶手段と、前記マスク・ベクトルデータを前記第２の
記憶手段から読み出す手段と、該読み出されたマスク・
ベクトルデータを一時的に保持する手段と、該マスク・
ベクトルデータの先頭或いは演算指示ビットから次の演
算指示ビット若しくは新たに連続する次のマスク・ベク
トルデータの先頭ビット位置までの距離を算出する手段
と、前記算出された距離に前記第１の記憶手段土のベク
トル要素間距離を乗じてアドレス差分を生成し、該アド
レス差分をベクトル・アドレスに加算することによって
１次に演算すべきベクトル要素のアドレス若しくは前記
新たに連続する次のマスク・ベクトルデータの先頭ビッ
トに対応するベクトル要素のアドレスを得る手段と。
段と、マスクビットの列である複数のマスク・ベクトル
データで構成されるマスク・ベクトルを記憶する第２の
記憶手段と、前記マスク・ベクトルデータを前記第２の
記憶手段から読み出す手段と、該読み出されたマスク・
ベクトルデータを一時的に保持する手段と、該マスク・
ベクトルデータの先頭或いは演算指示ビットから次の演
算指示ビット若しくは新たに連続する次のマスク・ベク
トルデータの先頭ビット位置までの距離を算出する手段
と、前記算出された距離に前記第１の記憶手段土のベク
トル要素間距離を乗じてアドレス差分を生成し、該アド
レス差分をベクトル・アドレスに加算することによって
１次に演算すべきベクトル要素のアドレス若しくは前記
新たに連続する次のマスク・ベクトルデータの先頭ビッ
トに対応するベクトル要素のアドレスを得る手段と。
から読み出されたベクトル要素をマスク・ビットａ値に
よって演算装置−＼の供給を制御するのではなく、ベク
トル要素の読出しリクエストを要求する時点でマスク・
ビットによって示された有効なベクトル要素のみを読み
出すだめのアドレスを生成することによって、演算を抑
止されるベクトル要素の読出しに掛かる時間を削減した
高性能のベクトル命令処理装置が得られる。
よって演算装置−＼の供給を制御するのではなく、ベク
トル要素の読出しリクエストを要求する時点でマスク・
ビットによって示された有効なベクトル要素のみを読み
出すだめのアドレスを生成することによって、演算を抑
止されるベクトル要素の読出しに掛かる時間を削減した
高性能のベクトル命令処理装置が得られる。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明によるベクトル命令処理装置の一実施例
の構成を示したブロック図である。図において、１はマ
スク・ベクトルが格納されている記憶装置（以下、 Ｍ
ＶＭともいう）、２はベクトル・オペランドが格納され
ている記憶装置（以下。
の構成を示したブロック図である。図において、１はマ
スク・ベクトルが格納されている記憶装置（以下、 Ｍ
ＶＭともいう）、２はベクトル・オペランドが格納され
ている記憶装置（以下。
ＶＯＭともいう）でア″る。記憶装置１と２は、同一の
記憶装置内にあってもよい。１０はマスク・ペランド１
，２及び３に対応するベクトル・アドレス（ＶＨＩ 、
２及び３）レジスタ、１４．１５及び１６はそれν賛ｉ
””ｅ” ５ンド１，２及び３に対応するベクトル要素
間距離（ＶＩＩ、’２．及び３）レジスタである。
記憶装置内にあってもよい。１０はマスク・ペランド１
，２及び３に対応するベクトル・アドレス（ＶＨＩ 、
２及び３）レジスタ、１４．１５及び１６はそれν賛ｉ
””ｅ” ５ンド１，２及び３に対応するベクトル要素
間距離（ＶＩＩ、’２．及び３）レジスタである。
本ベクトル命令処理装置がづクトル命令を受付けると、
当該ベクトル命令処理装置は信号線ｒ、。
当該ベクトル命令処理装置は信号線ｒ、。
〜Ｌ６及びセレクタ２０〜２３を通じてレジスタ１０〜
１６にそれぞれの初期値を設定する。
１６にそれぞれの初期値を設定する。
ＭＶＡ １０に初期値が設定されると、信号線Ｌ７を通
じてアドレス加算値レジスタ４に初期加算値司”が設定
される。ＭＶＡ １０の初期値とレジスタ４の初期加算
値″０”がアドレス加算器３１で加算されてマスク・ベ
クトルデータのアドレスが得られ、該アドレスに格納さ
れているマスク・ベクトルデータがＭＶＭ １よシ信号
線Ｌ８を通じて読み出される。読み出されたマスク・べ
・クトルデータはセレクタ２４を通じてマスク・ベクト
ルデー久・レジスタ（以下、 ＭＶＲと略称す）３に格
納される。
じてアドレス加算値レジスタ４に初期加算値司”が設定
される。ＭＶＡ １０の初期値とレジスタ４の初期加算
値″０”がアドレス加算器３１で加算されてマスク・ベ
クトルデータのアドレスが得られ、該アドレスに格納さ
れているマスク・ベクトルデータがＭＶＭ １よシ信号
線Ｌ８を通じて読み出される。読み出されたマスク・べ
・クトルデータはセレクタ２４を通じてマスク・ベクト
ルデー久・レジスタ（以下、 ＭＶＲと略称す）３に格
納される。
マスク・ベクトルデータがＭＶＲ３に格納されると。
レジスタ４には信号線Ｌ７を通じてＭＶＲ３のビット長
（ｎ＋１）で定まる定数が設定される。以後。
（ｎ＋１）で定まる定数が設定される。以後。
レジスタ４にはＭＶＲ３のビット長（ｎ＋１）で定まる
定数が保持されるものとする。
定数が保持されるものとする。
第２図は演算指示ビットに対するベクトル要素のアドレ
スの生成手順を詳細に表わしたものである。
スの生成手順を詳細に表わしたものである。
一つのベクトル命令内では、ベクトル・アドレス（ＶＨ
）に一定のベクトル要素間距離（ＶＩ）を加算すると１
次のベクトル要素のベクトル・アドレスが得られる。ベ
クトル・アドレス（ＶＨｏ） は、マスク・ベクトル
データの０ビツト目に対応している。
）に一定のベクトル要素間距離（ＶＩ）を加算すると１
次のベクトル要素のベクトル・アドレスが得られる。ベ
クトル・アドレス（ＶＨｏ） は、マスク・ベクトル
データの０ビツト目に対応している。
第２図（ａ）を参照すると、いま、読み出されたビット
長（ｎ＋１）のマスク・ベクトルデータの値が。
長（ｎ＋１）のマスク・ベクトルデータの値が。
３ビット、８ビツト、・・・、（ｎ−３）ビット目に演
算指示ビット１”（その個数をｍとする）を示しておシ
、他の（ｎ−ｍ＋１）個のビット全てが演算抑止ビット
″０”を示している場合が示されている。
算指示ビット１”（その個数をｍとする）を示しておシ
、他の（ｎ−ｍ＋１）個のビット全てが演算抑止ビット
″０”を示している場合が示されている。
このとき、マスク・ベクトルデータの３ビツト目に対応
するベクトル要素のアドレス（ＶＨ３）は。
するベクトル要素のアドレス（ＶＨ３）は。
ＶＨ３＝ＶＨＯ＋３ ＸＶＩ
で得られる。ここで、ベクトル要素間距離（ＶＩ ）の
乗数３は、該マスク・ベクトルデータの先頭（０ビツト
目）よシ最初の演算指示ビ、ット″１″が見つかるまで
演算抑止ビット″０″の個数をカウントすることで求め
られる。
乗数３は、該マスク・ベクトルデータの先頭（０ビツト
目）よシ最初の演算指示ビ、ット″１″が見つかるまで
演算抑止ビット″０″の個数をカウントすることで求め
られる。
さらに９次に演算すべきマスク・ベクトルデータの８ビ
ツト目に対応するベクトル要素のアドレス（ＶＨ８）を
求めるために、第２図（ｂ）に示されるように、該マス
ク・ベクトルデータを前記乗数に相当する３ビット分だ
け左シフトを行ない、それに伴い３ビツト目の演算指示
ビット目”を反転させて１次に用いるマスク・ベクトル
データとする。
ツト目に対応するベクトル要素のアドレス（ＶＨ８）を
求めるために、第２図（ｂ）に示されるように、該マス
ク・ベクトルデータを前記乗数に相当する３ビット分だ
け左シフトを行ない、それに伴い３ビツト目の演算指示
ビット目”を反転させて１次に用いるマスク・ベクトル
データとする。
この時、シフト・インに論理レベル″１”を入力させる
。前記シフトを行ったマスク・ベクトルデータに対して
、再び先頭よシ演算指示ビット″’１’７５二見つかる
まで演算抑止ビット″０”の個数をカウントする操作を
行うことア乗数５が得られ、前記８ビツト目に対応する
ベクトル要素のアドレス（ＶＨｓ）は。
。前記シフトを行ったマスク・ベクトルデータに対して
、再び先頭よシ演算指示ビット″’１’７５二見つかる
まで演算抑止ビット″０”の個数をカウントする操作を
行うことア乗数５が得られ、前記８ビツト目に対応する
ベクトル要素のアドレス（ＶＨｓ）は。
ＶＨ８’＝ＶＨ３＋５ＸＶＩ
で得られる。
以上の操作をｍ回繰返し、第２図（Ｃ）に示され、るよ
うな、前記（ｎ−３）ビット目の演算指示ビット１”が
反転を受けて先頭のビット位置にシフトされたマスク・
ベクトルデータに対して、前記操作で得られる乗数４を
用いて得られるベクトル要素のアドレス（ｖ Ｈｏ ） ＶＨｏ ＝ ＶＨ（Ｈ＝３．） ＋４ Ｘ Ｖ Ｉは、
新たに連続する次のマスク・ベクトルデータの先頭ビッ
トに対応するベクトル要素のアドレスである。
うな、前記（ｎ−３）ビット目の演算指示ビット１”が
反転を受けて先頭のビット位置にシフトされたマスク・
ベクトルデータに対して、前記操作で得られる乗数４を
用いて得られるベクトル要素のアドレス（ｖ Ｈｏ ） ＶＨｏ ＝ ＶＨ（Ｈ＝３．） ＋４ Ｘ Ｖ Ｉは、
新たに連続する次のマスク・ベクトルデータの先頭ビッ
トに対応するベクトル要素のアドレスである。
以上の操作は、各々の操作で得られる乗数を毎回加算し
、得られた加算値結果が前記読み出されたマスク・ベク
トルデータのビット長（ｎ＋１ ）と一致するまで繰返
される。前記加算値結果が前記ビット長（ｎ＋１）と一
致すると、前記操作を終了する。
、得られた加算値結果が前記読み出されたマスク・ベク
トルデータのビット長（ｎ＋１ ）と一致するまで繰返
される。前記加算値結果が前記ビット長（ｎ＋１）と一
致すると、前記操作を終了する。
再び、第１図を参照すると、４１はマスク・ベクトルデ
ータの先頭よシ最初の演算指示ビット″１”が見つかる
まで演算抑止ビット″′０”の個数をカウントするプラ
イオリティ・エンコーダ、４２はプライオリティ・エン
コーダ４１で得られた該個数分だけマスク・ベクトルデ
ータを左シ、フトさせ。
ータの先頭よシ最初の演算指示ビット″１”が見つかる
まで演算抑止ビット″′０”の個数をカウントするプラ
イオリティ・エンコーダ、４２はプライオリティ・エン
コーダ４１で得られた該個数分だけマスク・ベクトルデ
ータを左シ、フトさせ。
″１ｎシフト・インを行い先頭ビットを反転させて出力
させる７フト器、３３はプライオリティ・エンコーダ４
１で得られた０″の個数を加算する加算器、５は加算器
３３で得られた加算値結果を一時的に保持するレジスタ
、４３はレジスタ４にセットされたＭＶＲ３のビット長
で定まる定数（本例では（ｎ＋１））とレジスタ５に一
時的に保持された加算値結果とを比較する比較器、６は
プライオリティ・エンコーダ４１で得られた＋Ｏｎの個
数。
させる７フト器、３３はプライオリティ・エンコーダ４
１で得られた０″の個数を加算する加算器、５は加算器
３３で得られた加算値結果を一時的に保持するレジスタ
、４３はレジスタ４にセットされたＭＶＲ３のビット長
で定まる定数（本例では（ｎ＋１））とレジスタ５に一
時的に保持された加算値結果とを比較する比較器、６は
プライオリティ・エンコーダ４１で得られた＋Ｏｎの個
数。
すなわち（ＶＩ ）の乗数を一時的に保持するレジスタ
である。
である。
プライオリティ・エンコーダ４１及゛びシフト器４２に
送られる。ゾライオリテ）・エンコーダ４１でカウント
された演算抑止ビット″０”の個数は、シフト器４２の
シフト量、加算器３３の加算値、レジスタ６に保持され
る（ＶＩ）の乗数として用いられる。シフト器４２で左
シフト及び１”シフト・インされ、先頭ビットを反転さ
せられたマス名・ベクトルデータは信号線Ｌ９に表われ
、セレクタ２４を通じてＭＶＲ３に再セットさせる。ま
た、加算器３３に送られた加算値はレジスタ５の初期値
″Ｏｎと加算され、加算値結果がレジスタ５に再セット
される。また、レジスタ６に（ＶＩ ）の乗数がセット
されると、信号線ＬＩＯを通じて乗算器３０に送られ、
ここでセレクタ２５によって選択されたベクトル・オペ
ランドのベクトル要素間距離と乗算されてアドレス差分
が生成される。該アドレス差分は、信号線Ｌｌｌを通じ
てアドレス加算器３２に送られ、ここでセレクタ２６に
よって選択された対応するベクトル・オペランドのベク
トル・アドレスと加算されて、演算を行うべきベクトル
要・ 素のアドレスが得られ、’ ＶＯＭ ２にオ被ラ
ンドリクエストが送出される。と同時に、信号線Ｌ１２
及びセレクタ２１〜２３のいずれかのセレクタを通じて
対応するベクトル・オペランドのベクトル・アドレスレ
ジスタの値が更新される。
送られる。ゾライオリテ）・エンコーダ４１でカウント
された演算抑止ビット″０”の個数は、シフト器４２の
シフト量、加算器３３の加算値、レジスタ６に保持され
る（ＶＩ）の乗数として用いられる。シフト器４２で左
シフト及び１”シフト・インされ、先頭ビットを反転さ
せられたマス名・ベクトルデータは信号線Ｌ９に表われ
、セレクタ２４を通じてＭＶＲ３に再セットさせる。ま
た、加算器３３に送られた加算値はレジスタ５の初期値
″Ｏｎと加算され、加算値結果がレジスタ５に再セット
される。また、レジスタ６に（ＶＩ ）の乗数がセット
されると、信号線ＬＩＯを通じて乗算器３０に送られ、
ここでセレクタ２５によって選択されたベクトル・オペ
ランドのベクトル要素間距離と乗算されてアドレス差分
が生成される。該アドレス差分は、信号線Ｌｌｌを通じ
てアドレス加算器３２に送られ、ここでセレクタ２６に
よって選択された対応するベクトル・オペランドのベク
トル・アドレスと加算されて、演算を行うべきベクトル
要・ 素のアドレスが得られ、’ ＶＯＭ ２にオ被ラ
ンドリクエストが送出される。と同時に、信号線Ｌ１２
及びセレクタ２１〜２３のいずれかのセレクタを通じて
対応するベクトル・オペランドのベクトル・アドレスレ
ジスタの値が更新される。
一方、比較器４３でレジスタ４の値とレジスタ５の値の
一致が検出されると、一致信号が信号線Ｌ１３に表、わ
れ、セレクタ２０．２４を、制御すると共にレジスタ５
の内容をリセットする。と同時に。
一致が検出されると、一致信号が信号線Ｌ１３に表、わ
れ、セレクタ２０．２４を、制御すると共にレジスタ５
の内容をリセットする。と同時に。
ＭＶＡ １０のマスク・ベクトルデータアドレスの値が
レジスタ４の定数と加算器３１で加算されて。
レジスタ４の定数と加算器３１で加算されて。
新たに連続する次のマスク・ベクトルデータのアドレス
が生成され、信号線Ｌ１４及びセレクタ２゜を通じてＭ
ＶＡ １０の値が更新されると共に、ＭＶＭｌよシ新た
に連続する次のマスク・ベクトルデータが読み出され、
信号ａＬｓ及びセレクタ２４を通じてＭＶＲ３に格納さ
れる。
が生成され、信号線Ｌ１４及びセレクタ２゜を通じてＭ
ＶＡ １０の値が更新されると共に、ＭＶＭｌよシ新た
に連続する次のマスク・ベクトルデータが読み出され、
信号ａＬｓ及びセレクタ２４を通じてＭＶＲ３に格納さ
れる。
本発明は９以上説明したように、マスク・ビットの値に
よっそ演算実行を指示されたベクトル要素のアドレスの
みを生成することによって、無駄なベクトル要素の読み
出しに掛かる時間を削減できるという効果がある。
よっそ演算実行を指示されたベクトル要素のアドレスの
みを生成することによって、無駄なベクトル要素の読み
出しに掛かる時間を削減できるという効果がある。
第１図は本発明によるベクトル命令処理装置の一実施例
の構成を示したブロック図、第２図線演算指示ビットに
対応するベクトル要素のアドレス生成子１鹸を示す図で
ある。 １．２・・・記憶装置、３・・・マスク・ベクトルデー
タ・レジスタ、４・・・アドレス加算値レジスタ。 ５・・・加算結果を保持するレジスタ、６・・・（ｖｒ
）の乗数を保持するレジスタ、１０・・マスク・ベク
トルデータ・アドレスレジスタ、１１，１２．１３・・
・ベクトル・アドレス・レジスタ、１４．１５゜１６・
・・ベクトル要素間距離レジスタ、２０〜２６・・・セ
レクタ、３０・・・乗算器、３１．３２・・・アドレス
加算器、３３・・・加算器、４１・・・プライオリティ
・エンコーダ。 ４２・・・シフト器、４３・・・比較器、 ＬＯ−Ｌｉ
２・・・信号線。
の構成を示したブロック図、第２図線演算指示ビットに
対応するベクトル要素のアドレス生成子１鹸を示す図で
ある。 １．２・・・記憶装置、３・・・マスク・ベクトルデー
タ・レジスタ、４・・・アドレス加算値レジスタ。 ５・・・加算結果を保持するレジスタ、６・・・（ｖｒ
）の乗数を保持するレジスタ、１０・・マスク・ベク
トルデータ・アドレスレジスタ、１１，１２．１３・・
・ベクトル・アドレス・レジスタ、１４．１５゜１６・
・・ベクトル要素間距離レジスタ、２０〜２６・・・セ
レクタ、３０・・・乗算器、３１．３２・・・アドレス
加算器、３３・・・加算器、４１・・・プライオリティ
・エンコーダ。 ４２・・・シフト器、４３・・・比較器、 ＬＯ−Ｌｉ
２・・・信号線。
Claims (1)
- １、ベクトル要素毎にマスク・ビットによってベクトル
演算の実行を制御するデータ処理装置において、前記ベ
クトル要素を記憶する第１の記憶手段と、前記マスク・
ビットの列である複数のマスク・ベクトルデータで構成
されるマスク・ベクトルを記憶する第２の記憶手段と、
前記マスク・ベクトルデータを前記第２の記憶手段から
読み出す手段と、該読み出されたマスク・ベクトルデー
タを一時的に保持する手段と、該マスク・ベクトルデー
タの先頭或いは演算指示ビットから次の演算指示ビット
若しくは新たに連続する次のマスク・ベクトルデータの
先頭ビット位置までの距離を算出する手段と、前記算出
された距離に前記第１の記憶手段上のベクトル要素間距
離を乗じてアドレス差分を生成し、該アドレス差分をベ
クトル・アドレスに加算することによって、次に演算す
べきベクトル要素のアドレス若しくは前記新たに連続す
る次のマスク・ベクトルデータの先頭ビットに対応する
ベクトル要素のアドレスを得る手段と、前記新たに連続
する次のマスク・ベクトルデータを読み出す手段とを具
備することを特徴とするベクトル命令処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592884A JPS6125275A (ja) | 1984-07-16 | 1984-07-16 | ベクトル命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592884A JPS6125275A (ja) | 1984-07-16 | 1984-07-16 | ベクトル命令処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6125275A true JPS6125275A (ja) | 1986-02-04 |
| JPH0418344B2 JPH0418344B2 (ja) | 1992-03-27 |
Family
ID=15396317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14592884A Granted JPS6125275A (ja) | 1984-07-16 | 1984-07-16 | ベクトル命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125275A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4936157A (en) * | 1988-04-22 | 1990-06-26 | Koyo Seiko Co., Ltd. | Rack and pinion type steering apparatus |
| US4939947A (en) * | 1988-05-17 | 1990-07-10 | Koyo Seiko Co., Ltd. | Rack and pinion type steering apparatus |
| GB2476800A (en) * | 2010-01-07 | 2011-07-13 | Linear Algebra Technologies Ltd | Sparse matrix vector multiplier using a bit map of non-zero elements to control scheduling of arithmetic operations |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5165844A (ja) * | 1974-12-05 | 1976-06-07 | Fujitsu Ltd | Bekutoruenzanshorihoshiki |
| JPS56164471A (en) * | 1980-05-21 | 1981-12-17 | Hitachi Ltd | Conditional vector operating control system |
-
1984
- 1984-07-16 JP JP14592884A patent/JPS6125275A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5165844A (ja) * | 1974-12-05 | 1976-06-07 | Fujitsu Ltd | Bekutoruenzanshorihoshiki |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2476800A (en) * | 2010-01-07 | 2011-07-13 | Linear Algebra Technologies Ltd | Sparse matrix vector multiplier using a bit map of non-zero elements to control scheduling of arithmetic operations |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0418344B2 (ja) | 1992-03-27 |
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