JPS6365668A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPS6365668A JPS6365668A JP61210170A JP21017086A JPS6365668A JP S6365668 A JPS6365668 A JP S6365668A JP 61210170 A JP61210170 A JP 61210170A JP 21017086 A JP21017086 A JP 21017086A JP S6365668 A JPS6365668 A JP S6365668A
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- well
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- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 238000006243 chemical reaction Methods 0.000 claims description 24
- 238000003384 imaging method Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14887—Blooming suppression
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は固体撮像素子に関し、特に縦型オーバフロード
レーン構造を有する固体撮像素子に関する。
レーン構造を有する固体撮像素子に関する。
固体撮像素子では、光電変換素子に蓄積できる信号電荷
量に限度が有ることから、照度の高い光のスポットが入
射した時に光電変換により生じた信号電荷が、光電変換
素子からあふれ出して隣接した光電変換素子やＣＣＤの
ような電荷読出部に流れ込み、画像崩れを生じるブルー
ミング現象が有る。このブルーミング現象の発生を防止
するためには、光電変換素子から信号電荷があふれ出す
前に過剰な電荷を抜き取れば良い。この方法としては一
般に次の２種類の構造が用いられている。
量に限度が有ることから、照度の高い光のスポットが入
射した時に光電変換により生じた信号電荷が、光電変換
素子からあふれ出して隣接した光電変換素子やＣＣＤの
ような電荷読出部に流れ込み、画像崩れを生じるブルー
ミング現象が有る。このブルーミング現象の発生を防止
するためには、光電変換素子から信号電荷があふれ出す
前に過剰な電荷を抜き取れば良い。この方法としては一
般に次の２種類の構造が用いられている。
１つは光電変換素子群に隣接してオーバフロードレーン
を設ける横型オーバフロードレーン構造を用いる方法で
ある。第２図は横型オーバフロードレーン構造を有する
固体撮像素子の一例の素子領域を示す半導体チップの平
面図であり、同図中の一点鎖線ｘ−ｘ’に沿った部分の
電位関係を示した電位分布図が第３図である。光電変換
部のホトダイオード２に隣接して電荷読出部の埋込チャ
ネル１とは反対側にオーバフロードレーン３を設け、こ
の間の電位５を信号電荷のあふれ出しか起こる前に過剰
電荷をオーバフロードレーン３に抜き取れる様に設定し
てブルーミング現象の発生を防止する。
を設ける横型オーバフロードレーン構造を用いる方法で
ある。第２図は横型オーバフロードレーン構造を有する
固体撮像素子の一例の素子領域を示す半導体チップの平
面図であり、同図中の一点鎖線ｘ−ｘ’に沿った部分の
電位関係を示した電位分布図が第３図である。光電変換
部のホトダイオード２に隣接して電荷読出部の埋込チャ
ネル１とは反対側にオーバフロードレーン３を設け、こ
の間の電位５を信号電荷のあふれ出しか起こる前に過剰
電荷をオーバフロードレーン３に抜き取れる様に設定し
てブルーミング現象の発生を防止する。
もう１つのブルーミング防止法として縦型オーバフロー
ドレーン構造を用いる方法がある。第４図は縦型オーバ
フロードレーン構造の一例を示す半導体チップの断面図
であり、ｎ型半導体基板６上の接合深さが選択的に異な
るｐウェル４内に光電変換素子となるｐ−ｎ接合ホトダ
イオードを構成するｎ型領域７．ＢＣＯＤのｎ型埋込チ
ャネル１、それらを分離するためのｐ＋型チャネルスト
ッパ８を有し、絶縁膜９を介して信号電荷を読み出すた
めのゲート電極１０が設けられている。同図中の一点鎖
線ｘ−ｘ’および二点鎖線Ｙ−Ｙ’に沿った深さ方向の
電位分布図を第５図に示す。
ドレーン構造を用いる方法がある。第４図は縦型オーバ
フロードレーン構造の一例を示す半導体チップの断面図
であり、ｎ型半導体基板６上の接合深さが選択的に異な
るｐウェル４内に光電変換素子となるｐ−ｎ接合ホトダ
イオードを構成するｎ型領域７．ＢＣＯＤのｎ型埋込チ
ャネル１、それらを分離するためのｐ＋型チャネルスト
ッパ８を有し、絶縁膜９を介して信号電荷を読み出すた
めのゲート電極１０が設けられている。同図中の一点鎖
線ｘ−ｘ’および二点鎖線Ｙ−Ｙ’に沿った深さ方向の
電位分布図を第５図に示す。
実線はＸ−ｘ′力方向電位分布曲線、破線はＹ＝Ｙ′方
向の電位分布曲線を表わしている。ｐウェル４とｎ型半
導体基板６の間に逆バイアス電圧を印加し、光電変換素
子を構成するｎ型領域７と「１型半導体基板６をバンチ
スルー状態にすることによって過剰電荷をｎ型半導体基
板６に抜き取ってブルーミング現象の発生を防止する。
向の電位分布曲線を表わしている。ｐウェル４とｎ型半
導体基板６の間に逆バイアス電圧を印加し、光電変換素
子を構成するｎ型領域７と「１型半導体基板６をバンチ
スルー状態にすることによって過剰電荷をｎ型半導体基
板６に抜き取ってブルーミング現象の発生を防止する。
後者の縦型オーバフロードレーン構造を用いる方法は前
者のオーバフロードレーン領域を基板表面に設ける方法
に比べ、オーバフロードレーン領域を基板表面に設けな
くて良い分、光電変換素子の開口面積を大きくとれ、素
子の高密度化に対して有利である。
者のオーバフロードレーン領域を基板表面に設ける方法
に比べ、オーバフロードレーン領域を基板表面に設けな
くて良い分、光電変換素子の開口面積を大きくとれ、素
子の高密度化に対して有利である。
縦型オーバフロードレーン構造では、光電変換部および
信号電荷読出部は基板と逆導電型のウェル内につくり、
ブルーミングを防止する状態ではこのウェルに対して基
板に逆バイアス電圧を印加することによって光電変換素
子群を基板とバンチスルー状態にする必要があるが、同
時にこの基板電圧において信号電荷読出手段はその動作
範囲内で、基板と電気的に分離されている必要がある。
信号電荷読出部は基板と逆導電型のウェル内につくり、
ブルーミングを防止する状態ではこのウェルに対して基
板に逆バイアス電圧を印加することによって光電変換素
子群を基板とバンチスルー状態にする必要があるが、同
時にこの基板電圧において信号電荷読出手段はその動作
範囲内で、基板と電気的に分離されている必要がある。
すなわち、光電変換素子下のウェルが空乏化する基板の
バイアス電圧において、信号電荷の読出手段下のウェル
は空乏化しないように素子を作成しなければならず、基
板と逆導電型のウェルは、光電変換素子直下の少なくと
も一部で他の部分よりも不純物濃度を低くするか、ある
いは接合深さを浅くすることが必要である。
バイアス電圧において、信号電荷の読出手段下のウェル
は空乏化しないように素子を作成しなければならず、基
板と逆導電型のウェルは、光電変換素子直下の少なくと
も一部で他の部分よりも不純物濃度を低くするか、ある
いは接合深さを浅くすることが必要である。
従来の縦型オーバフロードレーン構造の固体撮像素子で
は不純物濃度分布の均一な半導体基板内に基板と逆導電
型の９選択的に接合深さの異なるウェルが形成された構
造となっており、このウェルは基板表面付近にイオン注
入された不純物を熱拡散させて形成することになる。
は不純物濃度分布の均一な半導体基板内に基板と逆導電
型の９選択的に接合深さの異なるウェルが形成された構
造となっており、このウェルは基板表面付近にイオン注
入された不純物を熱拡散させて形成することになる。
第６図（ａ）〜（ｃ）は、ｎ型半導体基板にｐウェルを
形成し光電変換素子としてｐ−ｎ接合ホトダイオード、
信号電荷読出手段としてＢＣＣＤをそれぞれ用いた従来
構造の縦型オーバフロードレーン構造の固体撮像素子の
製造工程順に配列した半導体チップの断面図である。ま
ず、第６図（ａ）に示すように、ｎ型半導体基板６にレ
ジストパターン１２をマスクにしてｐ型の不純物をイオ
ン注入により導入してｎ型領域１３を形成し、次に第６
図（ｂ）に示すように、熱処理によりこれを拡散させて
ｐウェルの深い部分となるｎ型領域１４を形成する。次
に、第６図（ｃ）に示すように、セル部全体にｐ型不純
物を導入し、これを熱処理により拡散させて選択的に接
合深さの異なるｐウェル４を形成する。その後、第４図
に示すように、このｐウェル４内にｐ−ｎ接合ホトダイ
オードを構成するｎ型領域７．ＢＣＣＤを構成するｎ型
埋込チャネル１．ｐ＋型チャネルス１〜ツバ８をそれぞ
れ形成し、絶縁膜９を介してゲート電極１０、遮光膜１
１を形成して固体撮像素子を製造する。
形成し光電変換素子としてｐ−ｎ接合ホトダイオード、
信号電荷読出手段としてＢＣＣＤをそれぞれ用いた従来
構造の縦型オーバフロードレーン構造の固体撮像素子の
製造工程順に配列した半導体チップの断面図である。ま
ず、第６図（ａ）に示すように、ｎ型半導体基板６にレ
ジストパターン１２をマスクにしてｐ型の不純物をイオ
ン注入により導入してｎ型領域１３を形成し、次に第６
図（ｂ）に示すように、熱処理によりこれを拡散させて
ｐウェルの深い部分となるｎ型領域１４を形成する。次
に、第６図（ｃ）に示すように、セル部全体にｐ型不純
物を導入し、これを熱処理により拡散させて選択的に接
合深さの異なるｐウェル４を形成する。その後、第４図
に示すように、このｐウェル４内にｐ−ｎ接合ホトダイ
オードを構成するｎ型領域７．ＢＣＣＤを構成するｎ型
埋込チャネル１．ｐ＋型チャネルス１〜ツバ８をそれぞ
れ形成し、絶縁膜９を介してゲート電極１０、遮光膜１
１を形成して固体撮像素子を製造する。
固体撮像素子では光電変換素子群と信号電荷読出手段と
が交互に配置されており、素子を高密度化して行った場
合、信号電荷続出手段どうしの間隔も狭くなる。すなわ
ち縦型オーバフロードレーンｊｊｔＡ ａを採用する場
合ではウェルの接合深さの深い部分どうしの間隔が狭く
なる。光電変換素子群と基板をバ〉′チスルー状態にす
るためには光電変換素子下のウェルの接合深さは信号電
荷読出手段下のウェルの接合深さより十分浅くする必要
があるが、上述した従来構造の素子では基板と逆導電型
のウェルはイオン注入により導入した不純物の熱拡散に
より形成する必要があり、接合深さの深いウェル部分は
熱拡散により横方向にも広がっているため、ウェルの深
い部分の間隔が狭くなると隣接する接合深さの深いウェ
ル部分が重なり合って、光電変換素子下のウェルの接合
深さを浅く形成することができなくなってしまうので、
素子の高密度化が困瞳となる。
が交互に配置されており、素子を高密度化して行った場
合、信号電荷続出手段どうしの間隔も狭くなる。すなわ
ち縦型オーバフロードレーンｊｊｔＡ ａを採用する場
合ではウェルの接合深さの深い部分どうしの間隔が狭く
なる。光電変換素子群と基板をバ〉′チスルー状態にす
るためには光電変換素子下のウェルの接合深さは信号電
荷読出手段下のウェルの接合深さより十分浅くする必要
があるが、上述した従来構造の素子では基板と逆導電型
のウェルはイオン注入により導入した不純物の熱拡散に
より形成する必要があり、接合深さの深いウェル部分は
熱拡散により横方向にも広がっているため、ウェルの深
い部分の間隔が狭くなると隣接する接合深さの深いウェ
ル部分が重なり合って、光電変換素子下のウェルの接合
深さを浅く形成することができなくなってしまうので、
素子の高密度化が困瞳となる。
本発明の固体撮像素子は、電荷転送部直下に比較して光
電変換部直下で浅くなった第１導電型ウェルの形成され
た第２導電型半導体基板を備えた縦型オーバフロードレ
ーン構造を有してなる固体撮像素子において、前記第１
導電型ウェルはその深い部分を除き第１導電型エピタキ
シャル層からなっているというものである。
電変換部直下で浅くなった第１導電型ウェルの形成され
た第２導電型半導体基板を備えた縦型オーバフロードレ
ーン構造を有してなる固体撮像素子において、前記第１
導電型ウェルはその深い部分を除き第１導電型エピタキ
シャル層からなっているというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例をその製造工
程に沿って説明するために、工程順に配列した半導体チ
ップの断面図である。
程に沿って説明するために、工程順に配列した半導体チ
ップの断面図である。
この実施例は、第４図で示した従来例と同様、ｎ型（第
２導電型）半導体基板にｐ（第１導電型）ウェルを形成
し、光電変換素子としてｐ−ｎ接合ホＩ〜ダイオード、
信号電荷読出手段としてＢＣＣＤをそれぞれ用いた場合
のものである。
２導電型）半導体基板にｐ（第１導電型）ウェルを形成
し、光電変換素子としてｐ−ｎ接合ホＩ〜ダイオード、
信号電荷読出手段としてＢＣＣＤをそれぞれ用いた場合
のものである。
まず、第１図（ａ＞に示すように、ｎ型半導体基板６に
レジストパターン１２をマスクにしてｐ型不純物を導入
してｎ型領域１３を形成し、次に、第１図（ｂ）に示す
ように、熱処理により拡散させてｐウェルの深い部分と
なるｎ型領域１４を形成する。次に、第１図（ｃ）に示
すように、半導体基板上の少なくともセル部全体にｐ型
エピタキシャル層１５を成長させてｎ型領域１４とｐ型
エピタキシャル層１５からなる選択的に接合深さの異な
るｐウェル４を形成する。その後、第１図（ｄ）に示す
ように、このｐウェル４内にｐ−ｎ接合ホトダイオード
を構成するｎ型領域７．ＢＣＣＤのｎ型埋込チャネル１
．ｐ＋型チャネルストッパ８をそれぞれ形成し、絶縁膜
９を介してゲート電極１０．遮光膜１１を形成して固体
撮像素子を製造する。
レジストパターン１２をマスクにしてｐ型不純物を導入
してｎ型領域１３を形成し、次に、第１図（ｂ）に示す
ように、熱処理により拡散させてｐウェルの深い部分と
なるｎ型領域１４を形成する。次に、第１図（ｃ）に示
すように、半導体基板上の少なくともセル部全体にｐ型
エピタキシャル層１５を成長させてｎ型領域１４とｐ型
エピタキシャル層１５からなる選択的に接合深さの異な
るｐウェル４を形成する。その後、第１図（ｄ）に示す
ように、このｐウェル４内にｐ−ｎ接合ホトダイオード
を構成するｎ型領域７．ＢＣＣＤのｎ型埋込チャネル１
．ｐ＋型チャネルストッパ８をそれぞれ形成し、絶縁膜
９を介してゲート電極１０．遮光膜１１を形成して固体
撮像素子を製造する。
この実施例は、ｎ型領域１４を形成したのち、ｐ型エピ
タキシャル層１５を形成すればよいので、従来のような
熱拡散工程によってｐウェルの深さの浅い部分を形成す
るのに比較して、ｎ型領域１４の横方向への拡大は無視
できるので、光電変換素子下のウェルの接合深さを浅（
形成するのが容易となり固体撮像素子を高密度化できる
。
タキシャル層１５を形成すればよいので、従来のような
熱拡散工程によってｐウェルの深さの浅い部分を形成す
るのに比較して、ｎ型領域１４の横方向への拡大は無視
できるので、光電変換素子下のウェルの接合深さを浅（
形成するのが容易となり固体撮像素子を高密度化できる
。
この実施例においてｐ−ｎ接合ホトダイオードを構成す
るｎ型領域７を形成する換わりに（図において７の上方
に）絶縁膜９を介して薄い多結晶シリコン層などの透明
電極を形成ずれば、光電変換素子群としてＭＯＳキャパ
シタ形センサを用いた本発明による縦型オーバフロード
レーン構造の固体撮像素子が製造できる。また、半導体
基板として第２導電型の例えばＣＺ結晶上にそれと同程
度の抵抗率の第２導電型のエピタキシャル層を成長した
ものを使用したエピタキシャルウェーハを使用してもよ
い。更に、半導体基板の一部に選択的に形成される半導
体基板と逆導電型の不純物領域の不純物濃度をその上に
成長する逆導電型のエピタキシャル層の不純物濃度より
も高くすれば、信号電荷読出手段下のウェルの接合深さ
はそれほど深く形成する必要は無く、接合深さの深いウ
ェル部分の熱拡散による横方向の広がりをさらに少なく
することが可能となり、高密度化は更に促進される。
るｎ型領域７を形成する換わりに（図において７の上方
に）絶縁膜９を介して薄い多結晶シリコン層などの透明
電極を形成ずれば、光電変換素子群としてＭＯＳキャパ
シタ形センサを用いた本発明による縦型オーバフロード
レーン構造の固体撮像素子が製造できる。また、半導体
基板として第２導電型の例えばＣＺ結晶上にそれと同程
度の抵抗率の第２導電型のエピタキシャル層を成長した
ものを使用したエピタキシャルウェーハを使用してもよ
い。更に、半導体基板の一部に選択的に形成される半導
体基板と逆導電型の不純物領域の不純物濃度をその上に
成長する逆導電型のエピタキシャル層の不純物濃度より
も高くすれば、信号電荷読出手段下のウェルの接合深さ
はそれほど深く形成する必要は無く、接合深さの深いウ
ェル部分の熱拡散による横方向の広がりをさらに少なく
することが可能となり、高密度化は更に促進される。
以上説明したように本発明は半導体基板の一部に選択的
にこの基板と逆導電型の不純物領域を有し、さらにこの
基板上に逆導電型のエピタキシャル層を有し、信号電荷
読出手段下において接合深さが深くなっているウェルを
基板中の逆導電型の不純物領域と、基板上の逆導電型の
エピタキシャル層をたして形成することにより、従来′
！ｌｉ造の場合に比べ、接合深さの深いウェルを熱拡散
による横方向の広がりを少なく抑えて形成することが可
能となり、縦型オーバフロードレーン横道を有する固体
撮像素子を高密度化できる効果がある。
にこの基板と逆導電型の不純物領域を有し、さらにこの
基板上に逆導電型のエピタキシャル層を有し、信号電荷
読出手段下において接合深さが深くなっているウェルを
基板中の逆導電型の不純物領域と、基板上の逆導電型の
エピタキシャル層をたして形成することにより、従来′
！ｌｉ造の場合に比べ、接合深さの深いウェルを熱拡散
による横方向の広がりを少なく抑えて形成することが可
能となり、縦型オーバフロードレーン横道を有する固体
撮像素子を高密度化できる効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例をその製造工
程に沿って説明するために、工程順に配列した半導体チ
ップの断面図、第２図は横型オーバフロードレーン構造
を有する固体撮像素子の従来例の素子領域を示す半導体
チップの平面図、第３図は第２図のｘ−ｘ′線に沿った
電位分布図、第４図は縦型オーバフロードレーン構造の
従来の一例を示す半導体チップの断面図、第５図は第４
図におけるｘ−ｘ’線方向及びＹ−Ｙ’線方向の電位分
布図、第６図（ａ）〜（Ｃ）は第４図の例の製造方法を
説明するために工程順に配列した半導体チップの断面図
である。 １・・・埋込チャネル、２・・・ホトダイオード、３・
・・オーバフロードレーン、４・・・ｐウェル、５・・
・２と３の間の電位、６・−・ｎ型半導体基板、７・・
・ｎ型領域、８・・・ｐ＋型チャネルストッパ、９・・
・絶縁膜、１０・・・グー１〜電極、１１・・・遮光膜
、１２・・・レジス１〜パターン、１３．１４・・・ｎ
型領域、１５・・・ｐ型エピタキシャル層。 代理人 弁理士 内 原 晋ｌ′、゛（，１ 茅 ｌ 呵 弄 ２ 目 第 ３ＷＪ 丼 ４ｍ 芽 ５ 凹 Ａ萎 乙 ルＪ
程に沿って説明するために、工程順に配列した半導体チ
ップの断面図、第２図は横型オーバフロードレーン構造
を有する固体撮像素子の従来例の素子領域を示す半導体
チップの平面図、第３図は第２図のｘ−ｘ′線に沿った
電位分布図、第４図は縦型オーバフロードレーン構造の
従来の一例を示す半導体チップの断面図、第５図は第４
図におけるｘ−ｘ’線方向及びＹ−Ｙ’線方向の電位分
布図、第６図（ａ）〜（Ｃ）は第４図の例の製造方法を
説明するために工程順に配列した半導体チップの断面図
である。 １・・・埋込チャネル、２・・・ホトダイオード、３・
・・オーバフロードレーン、４・・・ｐウェル、５・・
・２と３の間の電位、６・−・ｎ型半導体基板、７・・
・ｎ型領域、８・・・ｐ＋型チャネルストッパ、９・・
・絶縁膜、１０・・・グー１〜電極、１１・・・遮光膜
、１２・・・レジス１〜パターン、１３．１４・・・ｎ
型領域、１５・・・ｐ型エピタキシャル層。 代理人 弁理士 内 原 晋ｌ′、゛（，１ 茅 ｌ 呵 弄 ２ 目 第 ３ＷＪ 丼 ４ｍ 芽 ５ 凹 Ａ萎 乙 ルＪ
Claims (1)
- 電荷読出部直下に比較して光電変換部直下で浅くなった
第１導電型ウェルの形成された第２導電型半導体基板を
備えた縦型オーバフロードレーン構造を有してなる固体
撮像素子において、前記第１導電型ウェルはその深い部
分を除き第１導電型エピタキシャル層からなることを特
徴とする固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210170A JP2573582B2 (ja) | 1986-09-05 | 1986-09-05 | 固体撮像子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210170A JP2573582B2 (ja) | 1986-09-05 | 1986-09-05 | 固体撮像子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6365668A true JPS6365668A (ja) | 1988-03-24 |
| JP2573582B2 JP2573582B2 (ja) | 1997-01-22 |
Family
ID=16584931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210170A Expired - Lifetime JP2573582B2 (ja) | 1986-09-05 | 1986-09-05 | 固体撮像子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573582B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
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|---|---|
| JP2573582B2 (ja) | 1997-01-22 |
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