JPS6262067B2 - - Google Patents
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- JPS6262067B2 JPS6262067B2 JP57025426A JP2542682A JPS6262067B2 JP S6262067 B2 JPS6262067 B2 JP S6262067B2 JP 57025426 A JP57025426 A JP 57025426A JP 2542682 A JP2542682 A JP 2542682A JP S6262067 B2 JPS6262067 B2 JP S6262067B2
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- Japan
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- semiconductor region
- semiconductor
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- 239000000758 substrate Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 17
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- 238000003384 imaging method Methods 0.000 claims description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14887—Blooming suppression
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
本発明はMS型の固体撮像素子の製造方法に
関するものである。
関するものである。
電荷転送素子は大別して電荷結合素子(以後
CCDと記す)とバケツトブリゲートデバイスと
に分類されるが、本発明では、CCDを中心に述
べる。
CCDと記す)とバケツトブリゲートデバイスと
に分類されるが、本発明では、CCDを中心に述
べる。
CCDは1970年に発表されて以来、従来からの
高度の集積回路技術を基盤とし、その発展ととも
に急速な開発が進められ、近年固体撮像、アナロ
グ遅延線、メモリ等の各種の応用がなされるよう
になつた。特にCCDを用いた固体撮像素子は
MOS型の撮像素子とともに低消費電力、小型軽
量、高集積化が可能など、多くの特徴を有し、近
年その開発が急である。ところで、これら固体撮
像素子にはブルーミング、スミア現象により特性
が損なわれる欠点があつた。これは高照度の被写
体を撮像したときに素子内部で発生する過剰電荷
が基板内を拡散する結果、隣接絵素あるいは隣接
レジスタへ電荷がオーバフローし再生画像が損な
われる現象であり固体撮像素子の最大の欠点であ
つた。従来このような欠点を除するためにオーバ
フロードレインと称される拡散層を絵素間に配置
させることにより過剰電荷を吸収しようという試
みもなされてはいるが、この構造では本質的に高
密度化が不可能なこと、入射光量の利用効率が良
くないこと等の欠点があつた。このため従来は半
導体基板上にこの基板とは反対導電型の不純物が
ドープされた半導体領域上に素子を構成し、過剰
に発生した不要な電荷を基板へ掃き出す構造の固
体撮像素子が提案されている。
高度の集積回路技術を基盤とし、その発展ととも
に急速な開発が進められ、近年固体撮像、アナロ
グ遅延線、メモリ等の各種の応用がなされるよう
になつた。特にCCDを用いた固体撮像素子は
MOS型の撮像素子とともに低消費電力、小型軽
量、高集積化が可能など、多くの特徴を有し、近
年その開発が急である。ところで、これら固体撮
像素子にはブルーミング、スミア現象により特性
が損なわれる欠点があつた。これは高照度の被写
体を撮像したときに素子内部で発生する過剰電荷
が基板内を拡散する結果、隣接絵素あるいは隣接
レジスタへ電荷がオーバフローし再生画像が損な
われる現象であり固体撮像素子の最大の欠点であ
つた。従来このような欠点を除するためにオーバ
フロードレインと称される拡散層を絵素間に配置
させることにより過剰電荷を吸収しようという試
みもなされてはいるが、この構造では本質的に高
密度化が不可能なこと、入射光量の利用効率が良
くないこと等の欠点があつた。このため従来は半
導体基板上にこの基板とは反対導電型の不純物が
ドープされた半導体領域上に素子を構成し、過剰
に発生した不要な電荷を基板へ掃き出す構造の固
体撮像素子が提案されている。
第1図は従来のCCD固体撮像素子の主要部の
断面を示している。第1図において1は一導電型
を有する半導体基板、10,11は半導体基板1
上に形成され基板1とは反対導電型を有する第1
および第2の半導体領域であり10,12は基板
1との間に12,13で示されるP―N接合を形
成する。このP―N接合は12よりも13の方が
より浅くなるように構成されている。2は第2の
半導体領域11上に形成され、この半導体領域と
は反対導電型を有する半導体領域でいわゆるフオ
トダイオードである。3は第1および第2の半導
体領域11,12上に形成され、埋込みチヤネル
によるシフトレジスタを構成するための半導体領
域、4はフオトダイオード2および埋込みチヤネ
ル3を電気的に分離あるいは結合するためのトラ
ンスフアゲート領域、5はトランスフアゲート領
域あるいは埋込みチヤネル3で構成されるシフト
レジスタを駆動するための電極、6は絶縁膜、7
はチヤネルストツパーである。
断面を示している。第1図において1は一導電型
を有する半導体基板、10,11は半導体基板1
上に形成され基板1とは反対導電型を有する第1
および第2の半導体領域であり10,12は基板
1との間に12,13で示されるP―N接合を形
成する。このP―N接合は12よりも13の方が
より浅くなるように構成されている。2は第2の
半導体領域11上に形成され、この半導体領域と
は反対導電型を有する半導体領域でいわゆるフオ
トダイオードである。3は第1および第2の半導
体領域11,12上に形成され、埋込みチヤネル
によるシフトレジスタを構成するための半導体領
域、4はフオトダイオード2および埋込みチヤネ
ル3を電気的に分離あるいは結合するためのトラ
ンスフアゲート領域、5はトランスフアゲート領
域あるいは埋込みチヤネル3で構成されるシフト
レジスタを駆動するための電極、6は絶縁膜、7
はチヤネルストツパーである。
つぎに第1図に示される素子の動作について説
明する。この素子では通常、第1の半導体領域1
0と基板1とのP―N接合間に逆バイアス電圧V
subが印加される。この逆バイアス電圧の値は第
2の半導体領域11を空乏化するのに充分な値が
必要とされる。この逆バイアス電圧の印加により
第2の半導体領域11の電位は逆バイアスを印加
する前の電位よりも大きい値となる。この値は光
電変換時のトランスフアゲート領域4直下の電位
よりも常に大きくなるように設定されるため、光
電変換により発生した過剰電荷はトランスフアゲ
ート領域を介してシフトレジスタへオーバーフロ
ーする前に第2の半導体領域11を経由して基板
1へ掃き出される。この結果固体撮像素子特有の
過剰電荷のオーバーフローによるブルーミングが
抑圧される。
明する。この素子では通常、第1の半導体領域1
0と基板1とのP―N接合間に逆バイアス電圧V
subが印加される。この逆バイアス電圧の値は第
2の半導体領域11を空乏化するのに充分な値が
必要とされる。この逆バイアス電圧の印加により
第2の半導体領域11の電位は逆バイアスを印加
する前の電位よりも大きい値となる。この値は光
電変換時のトランスフアゲート領域4直下の電位
よりも常に大きくなるように設定されるため、光
電変換により発生した過剰電荷はトランスフアゲ
ート領域を介してシフトレジスタへオーバーフロ
ーする前に第2の半導体領域11を経由して基板
1へ掃き出される。この結果固体撮像素子特有の
過剰電荷のオーバーフローによるブルーミングが
抑圧される。
ところで従来の本素子の製造においては第1の
半導体領域を形成したのち第2の半導体領域を活
性領域全面にわたつて形成する。このためフオト
ダイオード領域の特性、特にブルーミングを抑制
するための電圧は主に第2の半導体領域の正味の
不純物量によつて決まつているのに対して、埋込
みチヤネル、トランスフアゲート領域の特性は第
1および第2の両方の不純物の総量に依存するよ
うになる。このためデバイスを製造するためのプ
ロセス条件を決める場合に、埋込みチヤネルとト
ランスフアゲート領域の特性がフオトダイオード
領域の特性とは独立に決まるようにはプロセスを
決めることができない。
半導体領域を形成したのち第2の半導体領域を活
性領域全面にわたつて形成する。このためフオト
ダイオード領域の特性、特にブルーミングを抑制
するための電圧は主に第2の半導体領域の正味の
不純物量によつて決まつているのに対して、埋込
みチヤネル、トランスフアゲート領域の特性は第
1および第2の両方の不純物の総量に依存するよ
うになる。このためデバイスを製造するためのプ
ロセス条件を決める場合に、埋込みチヤネルとト
ランスフアゲート領域の特性がフオトダイオード
領域の特性とは独立に決まるようにはプロセスを
決めることができない。
また第1および第2の半導体領域の各不純物プ
ロフアイルを決めるためには二領域に打込まれる
イオン注入ドーズ量およびイオン注入後の各々の
熱処理時間等の多数の条件を決めなければならな
いため、極めて複雑なプロセス設計を必要とし
た。さらに、第1の半導体領域を形成する際のイ
オン注入後の熱処理による横方向拡散によつて、
フオトダイオード直下において第1の半導体領域
が互いに接触しないようにしなければならない。
このためマスク設計時に第1の半導体領域10は
程々に細く作る必要があり、この結果埋込みチヤ
ネル3との間のマスクマージンが極めて少なくな
る不都合があつた。
ロフアイルを決めるためには二領域に打込まれる
イオン注入ドーズ量およびイオン注入後の各々の
熱処理時間等の多数の条件を決めなければならな
いため、極めて複雑なプロセス設計を必要とし
た。さらに、第1の半導体領域を形成する際のイ
オン注入後の熱処理による横方向拡散によつて、
フオトダイオード直下において第1の半導体領域
が互いに接触しないようにしなければならない。
このためマスク設計時に第1の半導体領域10は
程々に細く作る必要があり、この結果埋込みチヤ
ネル3との間のマスクマージンが極めて少なくな
る不都合があつた。
本発明の目的は前記従来の欠点を除去した新し
い固体撮像素子の製造方法を提供することにあ
る。
い固体撮像素子の製造方法を提供することにあ
る。
本発明によれば、一導電型を有する半導体基板
上に形成され、該半導体基板と反対導電型を有す
る半導体領域上に形成され光電変換領域と光電変
換された電荷を読みだすためのシフトレジスタと
前記光電変換領域と前記シフトレジスタ領域とに
隣接して配置されたトランスフアゲートを有し、
前記光電変換領域直下の前記半導体領域と前記シ
フトレジスタ、前記トランスフアゲート直下の前
記半導体領域とが異なる深さを有する固体撮像素
子の製造方法において前記光電変換領域直下の前
記半導体領域は前記シフトレジスタあるいは前記
トランスフアゲート領域直下の前記半導体領域を
形成した後、高温の熱処理により該半導体領域を
光電変換領域側へ横方向拡散させることにより形
成することを特徴とする固体撮像素子の製造方法
が得られる。
上に形成され、該半導体基板と反対導電型を有す
る半導体領域上に形成され光電変換領域と光電変
換された電荷を読みだすためのシフトレジスタと
前記光電変換領域と前記シフトレジスタ領域とに
隣接して配置されたトランスフアゲートを有し、
前記光電変換領域直下の前記半導体領域と前記シ
フトレジスタ、前記トランスフアゲート直下の前
記半導体領域とが異なる深さを有する固体撮像素
子の製造方法において前記光電変換領域直下の前
記半導体領域は前記シフトレジスタあるいは前記
トランスフアゲート領域直下の前記半導体領域を
形成した後、高温の熱処理により該半導体領域を
光電変換領域側へ横方向拡散させることにより形
成することを特徴とする固体撮像素子の製造方法
が得られる。
以下本発明について図面を用いて詳細に説明す
る。第2図a〜fは本発明による固体撮像素子の
製造方法の一実施例を説明するための図で単位セ
ルの断面について示す。第2図において1は一導
型(本実施例においてはN型)を有する半導体基
板、20は半導体基板1とは反対導電型を有する
半導体領域で本実施例ではP―wellを形成する。
22,23,26,28は半導体領域20と基板
1との接合を示す。24は前記半導体領域20上
に形成され、この半導体領域とは反対導電型を有
する半導体層で埋込みチヤネルを形成する。2
5,27は埋込みチヤネルと前記半導体領域20
との接合を表す。32はフオトダイオード、33
はフオトダイオード32と前記半導体領域20と
の接合を示す。21,29は絶縁膜、30はチヤ
ネルストツパー、31はCCDを駆動する電極を
示す。
る。第2図a〜fは本発明による固体撮像素子の
製造方法の一実施例を説明するための図で単位セ
ルの断面について示す。第2図において1は一導
型(本実施例においてはN型)を有する半導体基
板、20は半導体基板1とは反対導電型を有する
半導体領域で本実施例ではP―wellを形成する。
22,23,26,28は半導体領域20と基板
1との接合を示す。24は前記半導体領域20上
に形成され、この半導体領域とは反対導電型を有
する半導体層で埋込みチヤネルを形成する。2
5,27は埋込みチヤネルと前記半導体領域20
との接合を表す。32はフオトダイオード、33
はフオトダイオード32と前記半導体領域20と
の接合を示す。21,29は絶縁膜、30はチヤ
ネルストツパー、31はCCDを駆動する電極を
示す。
つぎに本発明による素子の製造方法について述
べる。まず第2図aはN型基板にボロンのイオン
注入等により半導体領域20を形成した状態を示
す。このとき半導体領域20は基板1との間にP
―N接合22を形成する。つぎに高温の熱処理に
より半導体領域20を押し込み第2図bのように
深いP―well20を形成する。このときP―N接
合23は基板深くに形成されると同時に半導体領
域20は横方向拡散し互いに接近あるいは接触す
るようになる。つぎに第2図cに示すようにP―
well20上に埋込みチヤネルとなるべき半導体領
域24を形成する。第2図dは埋込みチヤネル2
4を高温の熱処理により押し込んだ状態を示す。
この図ではチヤネルストツパ30も示されてい
る。この押込みにより半導体領域20はさらに基
板1内部へ拡散しP―N接合28は深くなる。そ
れと同時に横方向の拡散も促進され図に示すよう
に互いに重なり合うようになる。この重なり合う
領域近傍には後工程においてフオトダイオードが
形成される。第2図eは電極31を形成した状態
を示し、電極は埋込みチヤネル24およびトラン
スフアゲート領域34を覆うように形成される。
この後第2図fに示されるようにフオトダイオー
ド32をイオン注入あるいは拡散等により形成す
る。このとき半導体領域20とフオトダイオード
32とはほぼ33に示されるようなP―N接合を
形成する。図に示すように埋込みチヤネル24直
下は基板深さ方向に拡散された深い半導体領域2
0で形成されているのに対し、フオトダイオード
32直下は半導体領域20が横方向に拡散された
領域36,37および互いに重なり合う領域35
によつて形成されている。これらの領域35〜3
7は半導体領域20の横方向拡散により形成され
たものであるため、比較的浅く、埋込みチヤネル
24直下の半導体領域20よりもより低濃度とな
つており、実質的に第1図に示される第2の半導
体領域11と等価な役割を果すことが可能であ
る。動作時には半導体領域20と基板との間には
従来と同様、逆バイアス電圧が印加される。この
逆バイアスによりフオトダイオード直下の電位は
深くなり、ブルーミング抑制が可能となる。この
ブルーミング抑制に必要な電圧は半導体領域20
の横方向拡散された領域の不純物分布のみによつ
て決まる。このため従来のように第2の半導体領
域11を必要とせずプロセス工程を簡略化でき
る。またプロセス設計時には半導体領域20のド
ーズ量、熱処理時間のみを考慮すればよく従来の
ような複雑な設計を必要としない。さらに本発明
によれば半導体領域20はフオトダイオード直下
において横方向拡散により重ね合わせる必要があ
るため、マスク設計時には横方向拡散距離を見積
つて近接させる必要がある。このことは逆に埋込
みチヤネルに対してはマスクマージンができるの
で有利となり高密度化に適する。
べる。まず第2図aはN型基板にボロンのイオン
注入等により半導体領域20を形成した状態を示
す。このとき半導体領域20は基板1との間にP
―N接合22を形成する。つぎに高温の熱処理に
より半導体領域20を押し込み第2図bのように
深いP―well20を形成する。このときP―N接
合23は基板深くに形成されると同時に半導体領
域20は横方向拡散し互いに接近あるいは接触す
るようになる。つぎに第2図cに示すようにP―
well20上に埋込みチヤネルとなるべき半導体領
域24を形成する。第2図dは埋込みチヤネル2
4を高温の熱処理により押し込んだ状態を示す。
この図ではチヤネルストツパ30も示されてい
る。この押込みにより半導体領域20はさらに基
板1内部へ拡散しP―N接合28は深くなる。そ
れと同時に横方向の拡散も促進され図に示すよう
に互いに重なり合うようになる。この重なり合う
領域近傍には後工程においてフオトダイオードが
形成される。第2図eは電極31を形成した状態
を示し、電極は埋込みチヤネル24およびトラン
スフアゲート領域34を覆うように形成される。
この後第2図fに示されるようにフオトダイオー
ド32をイオン注入あるいは拡散等により形成す
る。このとき半導体領域20とフオトダイオード
32とはほぼ33に示されるようなP―N接合を
形成する。図に示すように埋込みチヤネル24直
下は基板深さ方向に拡散された深い半導体領域2
0で形成されているのに対し、フオトダイオード
32直下は半導体領域20が横方向に拡散された
領域36,37および互いに重なり合う領域35
によつて形成されている。これらの領域35〜3
7は半導体領域20の横方向拡散により形成され
たものであるため、比較的浅く、埋込みチヤネル
24直下の半導体領域20よりもより低濃度とな
つており、実質的に第1図に示される第2の半導
体領域11と等価な役割を果すことが可能であ
る。動作時には半導体領域20と基板との間には
従来と同様、逆バイアス電圧が印加される。この
逆バイアスによりフオトダイオード直下の電位は
深くなり、ブルーミング抑制が可能となる。この
ブルーミング抑制に必要な電圧は半導体領域20
の横方向拡散された領域の不純物分布のみによつ
て決まる。このため従来のように第2の半導体領
域11を必要とせずプロセス工程を簡略化でき
る。またプロセス設計時には半導体領域20のド
ーズ量、熱処理時間のみを考慮すればよく従来の
ような複雑な設計を必要としない。さらに本発明
によれば半導体領域20はフオトダイオード直下
において横方向拡散により重ね合わせる必要があ
るため、マスク設計時には横方向拡散距離を見積
つて近接させる必要がある。このことは逆に埋込
みチヤネルに対してはマスクマージンができるの
で有利となり高密度化に適する。
以上述べたように本発明によればプロセス工程
の簡略化された高密度化が可能な固体撮像素子の
製造方法が得られる。
の簡略化された高密度化が可能な固体撮像素子の
製造方法が得られる。
第1図は従来の固体撮像素子の主要部の断面
図、第2図a〜fは本発明による固体撮像素子の
製造方法を説明するための図である。第1図、第
2図において1は一導電型を有する半導体基板、
2,32はフオトダイオード、3,24は埋込み
チヤネル、4,34はトランスフアゲート領域、
10,11は基板1とは反対導電型を有する第1
および第2の半導体領域、20は基板1と反対導
電型を有する半導体領域、36,37は半導体領
域20の横方向拡散により形成された領域、35
は半導体領域20がフオトダイオード直下で重な
り合う領域である。
図、第2図a〜fは本発明による固体撮像素子の
製造方法を説明するための図である。第1図、第
2図において1は一導電型を有する半導体基板、
2,32はフオトダイオード、3,24は埋込み
チヤネル、4,34はトランスフアゲート領域、
10,11は基板1とは反対導電型を有する第1
および第2の半導体領域、20は基板1と反対導
電型を有する半導体領域、36,37は半導体領
域20の横方向拡散により形成された領域、35
は半導体領域20がフオトダイオード直下で重な
り合う領域である。
Claims (1)
- 1 一導電型を有する半導体基板上に形成され、
該半導体基板と反対導電型を有する半導体領域上
に形成され光電変換領域と光電変換された電荷を
読みだすためのシフトレジスタと前記光電変換領
域と前記シフトレジスタ領域とに隣接して配置さ
れたトランスフアゲートを有し、前記光電変換領
域直下の前記半導体領域と前記シフトレジスタ、
前記トランスフアゲート直下の前記半導体領域と
が異なる深さを有する固体撮像素子の製造方法に
おいて、前記光電変換領域直下の前記半導体領域
は前記シフトレジスタあるいは前記トランスフア
ゲート領域直下の前記半導体領域を形成した後、
高温の熱処理により該半導体領域を光電変換領域
側へ横方向拡散させることにより形成することを
特徴とする固体撮像素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57025426A JPS58142683A (ja) | 1982-02-18 | 1982-02-18 | 固体撮像素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57025426A JPS58142683A (ja) | 1982-02-18 | 1982-02-18 | 固体撮像素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58142683A JPS58142683A (ja) | 1983-08-24 |
JPS6262067B2 true JPS6262067B2 (ja) | 1987-12-24 |
Family
ID=12165632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57025426A Granted JPS58142683A (ja) | 1982-02-18 | 1982-02-18 | 固体撮像素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58142683A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6088463A (ja) * | 1983-10-21 | 1985-05-18 | Nec Corp | 固体撮像素子 |
WO1991003839A1 (en) * | 1989-09-05 | 1991-03-21 | Eastman Kodak Company | Blooming control and reduced image lag in interline transfer ccd area image sensor |
-
1982
- 1982-02-18 JP JP57025426A patent/JPS58142683A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58142683A (ja) | 1983-08-24 |
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