JPS6361787B2 - - Google Patents

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JPS6361787B2
JPS6361787B2 JP54124698A JP12469879A JPS6361787B2 JP S6361787 B2 JPS6361787 B2 JP S6361787B2 JP 54124698 A JP54124698 A JP 54124698A JP 12469879 A JP12469879 A JP 12469879A JP S6361787 B2 JPS6361787 B2 JP S6361787B2
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Description

【発明の詳細な説明】 この発明は半導体基板内にそれに対して反対導
電型のソース領域とドレン領域がありソース−ド
レン間のチヤネル区域の上に絶縁層によつて半導
体基板から隔離されたゲート電極が設けられ、チ
ヤネル区域は絶縁層の薄膜部分で覆われ、その厚
膜部分によつてソース−ドレン方向に平行に境界
が作られている電界効果トランジスタとその製造
方法に関するものである。
この種のトランジスタにおいては、ソース領
域、ドレン領域、又はゲートの各電位が基板の基
準電位すなわち基板のバイアス電圧に対して変化
した場合に、ゲートの下方に存在する反転層チヤ
ネルのチヤネル幅、チヤネル深さが変化する基板
効果と呼ばれる現象がある。その際ソース領域と
基板基準電位間の電位差が大きくなると実効チヤ
ネル幅が減小する。
この発明の目的は、電界効果トランジスタの実
効チヤネル幅に及ぼす基板効果の影響を低減させ
ることである。
この目的は上記の電界効果トランジスタ構造に
対して、ソース−ドレン方向に平行するチヤネル
境界区域に絶縁層で覆われた半導体表面に平行に
延びこの半導体表面にまで達している帯状領域を
設け、この領域内の半導体基板にその始めの導電
型に対して反対導電型を与える付加ドーピングを
施すことによつて達成される。
この発明によれば基板制御効果による実効チヤ
ネル幅の変動が有効に低減され、しかもそれに必
要な構造が簡単な工程段の追加によつて製作する
ことができる。
次に図面を参照し実施例についてこの発明を更
に詳細に説明する。
第１図はこの発明による電界効果トランジスタ
のチヤネル方向に垂直な断面を示す。１は基底ド
ーピングが施されている半導体基板例えばアクセ
プタ濃度７×1014cm-3のＰ型シリコン板であり、
接続端子Ｓがその下面に設けられている。ソース
領域とドレン領域は紙面の上方および下方にあつ
て絶縁層２で覆われた半導体表面３まで拡がり共
にＮ型である。チヤネル区域４はこれらの領域の
間において絶縁層２の薄膜部分２１の下に拡がつ
ている。チヤネル区域４の横の境界は絶縁層２の
厚膜部分２２の絶縁領域によつて区切られてい
る。厚膜部分２２の厚さは例えば500nｍであり、
薄膜部分２１の厚さは例えば50nｍである。端子
Ｇを備えた導電ゲート構造５は例えばアルミニウ
ム又は高濃度にドープされたポリシリコンから成
り、絶縁層２上に設けられている。チヤネル区域
４の上にある導電構造部分５１が、基板１、絶縁
層の薄膜部分２１およびソース領域、ドレン領域
とその接続線から構成された電界効果トランジス
タのゲートとなる。
端子Ｇに印加されたゲート電圧によりチヤネル
区域４内に空間電荷領域が形成され、その内部に
破線で示した反転境界層６が作られる。エンハン
スメント型の電界効果トランジスタの場合、空間
電荷領域と反転境界層の形成にはゲート電圧印加
が必要であり、反転層はゲート電圧の上昇に伴つ
て増強されチヤネル電流が増大する。反転層６の
幅は第１図にｂとして示されている。端子Ｓを通
して加えられるバイアス電圧によつて決まる基板
の規準電位に対して、ソース領域の電位、又はそ
の他の動作電圧例えばドレン印加電圧もしくは端
子Ｇに加えられるゲート電圧が変動すると、電界
効果トランジスタのチヤネルの実効幅に対応する
反転層の幅ｂが変化する。ソース領域の電位と基
準電位との間の電位差が増大すると実効チヤネル
幅が低下する。
デプレーシヨン型の電界効果トランジスタの場
合には空間電界領域と反転境界層はゲート電圧印
加無しでも形成される。この場合規準電位に対す
る動作電位の変動はチヤネルの実効幅ｂに大きな
影響を及ぼす。
この発明による電界効果トランジスタでは、ソ
ース−ドレン方向に平行（第１図の紙面に垂直）
に延びたチヤネル区域４の境界に沿つて一点鎖線
で示した帯状領域７１，７２が設けられ、これら
の領域は基板の基底ドーピングに対して反対導電
型を与えるドーパントが付加的にドープされてい
る。基板１をＰ型とすればこのドーパントはドナ
ーである。帯状領域７１，７２はその全長に亘つ
て半導体基板１の表面３にまで達している。領域
７１，７２の実効ドーピング濃度は基底ドーピン
グ濃度より低い。エンハンスメント型トランジス
タの場合端子Ｇに印加されたゲート電圧を遮断し
たとき、領域７１，７２に猶電流が流れない程度
までしか基底ドーピングの打消しは許されない
が、デプレーシヨン型トランジスタでは基底ドー
ピングのそれ以上の打消しが行われる。場合によ
つては基底ドーピングの過剰打消しを行い、領域
７１，７２の導電型を反転することも可能であ
る。
デプレーシヨン型の電界効果トランジスタで
は、第１図に点をつけて示しているように、チヤ
ネル区域４に打消しドーピングを行ないその導電
型を反転させることが多い。この場合領域７１と
７２の付加ドーピングの濃度はこれらの領域がチ
ヤネルと同じ導電型となるように選ぶ。ただしド
ーピング濃度の値のチヤネルの方を高くする。
厚膜部分２２の下の半導体区域の表面部分に基
底ドーピングを補強する付加ドーピングを施した
電界効果トランジスタも公知である。第１図には
この付加ドーピングを施した半導体領域が破線８
１と８２で示されている。この付加ドーピングの
目的は部分２２の下に反転層を形成させるしきい
値電圧を通常よりも引き上げることである。これ
によつて周囲に対するトランジスタの絶縁性を改
善することができるが、低いドーピング濃度のチ
ヤネル区域４の境界においてドーピング濃度の飛
躍的の変化が起り、そのチヤネル方向においての
拡がりは規準電位に対する動作電位の変動に関係
する。この外にもチヤネル区域４の実効幅ｂが動
作電圧に関係して変化するという望ましくない基
板効果が発生する。領域７１と７２が第１図に示
すように基底ドーピングを補強する付加ドーピン
グを受けた半導体領域の境界に沿つて設けられて
いると、この付加的の制御効果を低減させ場合に
よつては完全に消滅させる。
上記のチヤネル実効幅に及ぼされる影響はチヤ
ネル幅の小さいデプレーシヨン型トランジスタの
場合特に有害であるから、この発明はこの種のト
ランジスタに対して特に有効である。この種のト
ランジスタは通常負荷素子として使用され、ゲー
トがソース領域と導電的に結合されていることが
多い。
第２図は第１図に示したトランジスタの製作工
程の中途においての構造を示す。この発明の電界
効果トランジスタの製作に際しては、まず半導体
基板１の表面に厚膜部分２２の厚さに対応する厚
さを持つ絶縁層を全面的に設け、その上に感光層
例えば感光樹脂層を塗布し写真蝕刻により厚膜部
分２２だけが覆われる構造を作る。この感光塗料
構造によつて覆われていない絶縁層部分を除去し
て孔９を作る。感光塗料層の残留部分と孔９内の
半導体基板表面にマスク層例えばアルミニウム層
をとりつけた後厚膜部分２２上にある感光樹脂層
部分を溶解して、その上にあるマスク層部分と共
に除去して孔９内で半導体表面を覆うマスク層部
分１０だけが残るようにする。ここで第２図に矢
印１１で示すようにイオン注入を実施する。注入
するイオンは半導体基板１の基底ドーピングに対
して反対導電型を与えるものとし、注入イオンエ
ネルギーはマスク層部分１０の外厚膜部分２２も
イオン注入マスクとなるような値に選ぶ。これに
よつて部分１０と２２の間に帯状領域７１，７２
が形成される。次いで部分１０を除去しその下に
あつた半導体表面部分を絶縁層の薄膜部分２１で
覆う。薄膜部分２１と厚膜部分２２の上に導電層
を設け、写真蝕刻によつてゲート構造５（第１
図）を作る。導電層がポリシリコンであればこの
構造をソースおよびドレン領域にドープするため
のイオン注入に際してマスクとして使用すること
ができる。
破線８１，８２で示した領域の追加ドーピング
を実施する場合には、マスク層部分１０を残して
その他の部分を除去した後半導体基板の基底ドー
ピングを補強するイオン例えばアクセプタイオン
を打込む。この打込みイオンのエネルギーは150
乃至200keVとし厚膜部分２２がマスクとしての
機能を持たないようにする。
上記の説明において各半導体部分の導電型は基
板をＰ型として決められていたが、それらの全部
をそれぞれ反対の導電型に変えてもよい。
電界効果トランジスタのドレン電圧、ゲート電
圧、或はソース電圧をそれぞれ高めることは、空
間電荷領域の内部に形成される表面側の反転チヤ
ネルに対し次のような影響を与える。すなわちこ
の反転チヤネルはこれらの電圧のそれぞれの上昇
によつてその厚さを減少し、またその幅をも減少
する。その際空間電荷領域は、ソース領域と基板
との間の境界面から出発して、ドレン領域と基板
との間の境界面まで、ゲートの下方の全チヤネル
領域にわたつて延びる。この幅の減少を縦基板効
果ともいう。しかしこの縦基板効果はもちろん基
板電圧が小となつたときにも生じる（なんとなれ
ば、それはドレン電圧、ゲート電圧、ソース電圧
の増大と等価であるからである）。空間電荷領域
の幅が減ぜられると、その中に形成される反転チ
ヤネルの幅が自動的に小となる。この反転チヤネ
ルの幅が小さくなるために、電圧変化によつて生
じるその幅の変化も従来のトランジスタの場合よ
り小さくなるのである。
空間電荷領域の幅を小さくするため本発明によ
り用いられる手段は、ソース領域ないしドレン領
域と基板との間のドーピング濃度の差を小さくす
ることにある。これは半導体基板内の表面側に挿
入されソース・ドレン方向に平行に走る帯状領域
７１，７２によつて行われるものである。
【図面の簡単な説明】
第１図はこの発明の実施例の断面構造、第２図
は第１図の実施例の製作工程の途中においての断
面構造を示すもので、１は半導体基板、２は絶縁
層、２１と２２は絶縁層のそれぞれ薄膜部分と厚
膜部分、５はゲート電極構造、７１と７２は付加
ドーピングを施された帯状領域である。

Claims (1)

  1. 【特許請求の範囲】 １ ある導電型の基底ドーピングを受けている半
    導体基板内に反対導電型のソース領域とドレン領
    域があり、ソースとドレン間のチヤネル区域の上
    に絶縁層によつて基板から隔離されたゲート電極
    が設けられ、チヤネル区域は絶縁層の薄膜部分で
    覆われソース−ドレン方向に平行に絶縁層の厚膜
    部分で限界が作られている電界効果トランジスタ
    において、半導体基板内のソース−ドレン方向に
    平行に延びたチヤネル境界に沿つて絶縁層で覆わ
    れた基板表面に平行しこの表面にまで達している
    帯状領域があり、半導体基板はこの帯状領域内で
    基底ドーピングに対して反対導電型となる付加ド
    ーピングを受けていることを特徴とする電界効果
    トランジスタ。 ２ 半導体基板が絶縁層で覆われた表面において
    厚膜部分の下で基底ドーピングを補強する付加ド
    ーピングを受けていること、帯状領域が付加ドー
    プされた区域の境界領域に接続していることを特
    徴とする特許請求の範囲第１項記載の電界効果ト
    ランジスタ。 ３ 付加ドーピングの濃度が帯状領域を基板に対
    して反対導電型とするように選ばれていることを
    特徴とする特許請求の範囲第１項又は第２項記載
    の電界効果トランジスタ。 ４ デプレーシヨン型トランジスタとして構成さ
    れていることを特徴とする特許請求の範囲第１項
    乃至第３項のいずれかに記載の電界効果トランジ
    スタ。 ５ ゲート電極とソース領域が導電的に結合され
    ていることを特徴とする特許請求の範囲第４項記
    載の電界効果トランジスタ。 ６ チヤネル区域がその導電型を反転する付加ド
    ーピングを受けていること、この付加ドーピング
    の濃度は帯状区域内の実効濃度が同じ導電型のチ
    ヤネル区域のそれより高くなるように選ばれてい
    ることを特徴とする特許請求の範囲第４項又は第
    ５項記載の電界効果トランジスタ。 ７ エンハンスメント型トランジスタとして構成
    されていることを特徴とする特許請求の範囲第１
    項乃至第３項のいずれかに記載の電界効果トラン
    ジスタ。 ８ 半導体板表面に後で厚膜部分の持つ厚さで絶
    縁層を設けること、この絶縁層を感光材料層で覆
    い写真蝕刻によつてこの層に構造を作り厚膜部分
    となる個所だけが覆われるようにすること、感光
    材料で覆われていない絶縁層部分を除去しそれに
    よつて露出した半導体表面部分と残つている感光
    材料層部分の上にマスク層をとりつけること、感
    光材料層の残留部分を溶解してその上にあるマス
    ク層部分と共に除去すること、半導体基板の基底
    ドーピングによる導電型に対して反対の導電型を
    イオン注入によつて作り、その際打込みイオンの
    エネルギーをマスク層の残留部分と絶縁層の残留
    部分がイオン注入マスクとして使用されるような
    値に選ぶこと、マスク層の残留部分を除去してそ
    の下にある半導体基板表面部分が絶縁層の薄膜部
    分で覆われるようにすること、写真蝕刻によつて
    絶縁層薄膜部分の上にゲート電極を形成させるこ
    とを特徴とする電界効果トランジスタの製造方
    法。 ９ マスク層の残留部分を除去する前に半導体層
    の基底ドーピングを補強するイオン注入を実施
    し、そのイオン打込みエネルギーをマスク層の残
    留部分がイオン注入マスクとして使用されるよう
    な値に選ぶことを特徴とする特許請求の範囲第８
    項記載の電界効果トランジスタの製造方法。
JP12469879A 1978-09-29 1979-09-27 Field effect transistor and method of fabricating same Granted JPS5546596A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19782842589 DE2842589A1 (de) 1978-09-29 1978-09-29 Feldeffekttransistor mit verringerter substratsteuerung der kanalbreite

Publications (2)

Publication Number Publication Date
JPS5546596A JPS5546596A (en) 1980-04-01
JPS6361787B2 true JPS6361787B2 (ja) 1988-11-30

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ID=6050936

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JP12469879A Granted JPS5546596A (en) 1978-09-29 1979-09-27 Field effect transistor and method of fabricating same

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US (1) US4282539A (ja)
JP (1) JPS5546596A (ja)
DE (1) DE2842589A1 (ja)
FR (1) FR2437700A1 (ja)
GB (1) GB2030769B (ja)

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