JPS6359620A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリを読出して出力する出力回路に関するも
のである。

［従来の技術］ 一般に、例えば１頁分の出力イメージを格納するビット
マツプメモリを有する印字装置等に出力する装置では、
１頁分のビットマツプメモリの全データを全て印字装置
に出力した後、次の頁のドツトパターンをビットマツプ
メモリに展開するか、あるいは１頁分のビットマツプメ
モリを２１、■備え、一方のメモリにドツトパターンを
展開しながら、他方のメモリからは展開されたドツトパ
ターンを印字装置へ出力するという様に、２つの処理を
並行して行なっている。しかし前者の場合は、印字装置
に１頁分のイメージデータを全て出力し終わるまで次の
頁の展開が行なえないため迅速な処理ができず、また後
者においてはビットマツプメモリを２組必要とするため
、メモリが増加し、経済性が悪くなるという問題があっ
た。

［発明が解決しようとする問題点］ 本発明は上記従来例に鑑みなされたもので、メモリ内の
ドツトパターンを展開したパターンデータの最終アドレ
スを記憶し、そのメモリよりパターンデータを出力する
際、読出されるメモリのアドレスが前記最終アドレスと
一致したことを検出して、メモリのアクセスを禁止する
ようにした出力装置を提供することを目的とする。

［問題点を解決するための手段］ 上記目的を達成するために本発明の出力回路は以下の様
な構成からなる。即ち、 出力データを記憶するメモリと、該メモリにおける前記
出力データの最終アドレスを記憶する記憶手段と、前記
メモリをアドレスして前記出力データを読出す読出手段
と、該読出手段の出力するアドレスと前記最終アドレス
とを比較する比較手段と、該比較手段に応動して前記読
出手段の動作を禁止する禁止手段とを僅える。

［作用コ 以上の構成において、記憶手段にメモリにおける出力デ
ータの最終アドレスを記憶する。比較手段は、メモリを
アドレスして出力データを読出す読出手段の出力するア
ドレスと、最終アドレスとを比較し、一致したときに禁
止手段により読出動作を禁止するように動作する。

［実施例］ 以下、添付図面を参照して本発明の実施例を詳細に説明
する。

［プリンタへのデータ出力の説明（第１図）］第１図は
本発明の一実施例の出力回路によるプリンタへのデータ
出力構成を示す図である。

図中、１はプリンタ３への出力データをイメージメモリ
５に展開したり、プリンタ３へのデータ出力の指示等を
行う制御部で、マイクロプロセッサ等のＣＰＵ、ＣＰＵ
の制御プログラムやデータ等を才各納するＲＯＭ、ＣＰ
Ｕのワークエリアとして使用されるＲＡＭ等を備えてい
る。２は第２図に詳細を示す本実施例の出力回路で、プ
リンタ３に出力するイメージデータを記憶するビットマ
ツプメモリ等を備え、制御部１や印字制御回路４よりの
指示に従ってイメージデータをプリンタ３に出力する。

３は出力回路２よりのイメージデータを受信して頁単位
で印刷を行うプリンタである。４はプリンタ３よりの応
答信号８に同期して、出力回路２のビットマツプメモリ
のアドレス信号７を出力する印字制御回路、５は文字コ
ード等をドツトパターンに展開して記憶するイメージメ
モリで特になくてもよいものである。６は文字コートを
基に文字パターンデータを発生する文字パターン発生器
である。９は制御部１のＣＰＵのアドレスバス、１０は
データバスである。１１は制御部１より印字制御回路４
への印字開始信号で、この信号１１によりビットマツプ
メモリの読出しが開始される。１２〜１５は後述する制
御部１と出力回路２との間の制御信号である。

［出力回路の説明　　（第２図）コ 第２図は本実施例の出力回路２のブロック図で、第１図
と同一部分は同一記号で示し、その説明を省略する。

２０．２１はともにセレクタで、Ｓ端子人力が”　１　
”のときはＡ入力を選択し、Ｓ端子入力が０“のときは
８人力を選択してＹ端子に出力する。２２はビットマツ
プメモリで、ＡＳＬ信号１４が０′°のときは制御部１
よりのアドレスバス９とデータバス１０により、イメー
ジメモリ５のパターンデータが書込まれる。一方、ＡＳ
Ｌ信号１４が１°′でプリンタ３へのパターンデータの
出力時は、印字制御回路４よりのアドレス信−号７によ
ってアドレスされたデータがセレクタ２１を通してプリ
ンタ３に出力される。

２３はビットマツプメモリ２２のアドレスをラッチする
レジスタ、２４はレジスタ２３よりのアドレスと、セレ
クタ２０よりのアドレスを比較するコンパレータで、セ
レクタ２０よりのアドレス信号の方が大きい時に、比較
信号２５を“１′′にする。２６はＤタイプのフリップ
フロップで、そのＱ出力によりセレクタ２１の退択信号
２７を作成している。ＲＣＬ信号１５は制御部１よりの
レジスタ２３のクリア信号、ＡＭＡＴ信号１８はビット
マツプメモリ２２の読出し時、アドレス信号７がレジス
タ２３の内容よりも大きくなった時に、ＡＮＤ回路２８
により制御部１に出力されるデータ出力終了信号である
。１３はフリップフロップ２６のクリア信号（ＤＣＬ）
である。

［動作説明　　（第２図〜第４図）］ 第３図は制御部１のＲＯＭ１．：格納されているＣＰＵ
による印字データ出力プログラムのフローヂャートであ
る。

印字データが出力されると、まずステップＳ１でイメー
ジメモリ５に文字コート等を文字パターン発生器６を用
いてドツトパターンに、展開して格納する。ステップＳ
２ではＲＣＬ信号１５によりレジスタ２３をクリアし、
ステップＳ３でＡＳＬ信号を０”にして、セレクタ２０
によりアドレスバス９を選択して、ビットマツプメモリ
２２のアドレスとして入力する。次にステップＳ４でビ
ットマツプメモリ２２に、データバス１０を介してイメ
ージデータを格納する。これはイメージメモリ５よつ読
出したパターンデータを、データバス１０に出力して書
込んでいく。この時レジスタ２３の出力はリセットされ
ているため、°０°°となっており、コンパレータ２４
の比較信号２５はアドレスバス９のアドレスを入力する
と°“１″になる。これによりレジスタ２３にはセレク
タ２０よりのアドレスがラッチされる。

これを第４図のビットマツプメモリ２２のデータ例をも
とに説明する。

まず文字゛′Ａ°“が格納されるビットマツプメモリ２
２の先頭アドレス“８°゛が人力されると、レジスタ２
３に”８′°がラッチされ、以下”　Ｄ　”の文字まで
格納するとレジスタ２３にはアドレス“１９”がラッチ
されている。

ステップＳ５では印字制０［１回路４に読出し開始アド
レスをセットする。これは例えば第６図の例では″８”
にあたる。ステップＳ６ではＡＳＬ信号１４を１”にし
て、セレクタ２０により印字制御回路４よりのアドレス
信号７を選択して、ビットマツプメモリ２２のアドレス
とする。

ステップＳ７ではＤＣＬ信号１３を出力してフリップフ
ロップ２６をリセットし、選択信号２７を０″にする。

これによりセレクタ２１の８人力が選択されるため、ビ
ットマツプメモリ２２より読出されたデータがセレクタ
２１を介してプリンタ３に出力される。ステップＳ８て
は印字制御回路４に印字開始命令１１を出力する。

印字開始命令１１が出力されると、印字制御回路４はプ
リンタ３よりの応答信号８に同期して、ステップＳ５で
受取ったアドレスを先頭アドレスとして、アドレス信号
７を順次出力回路２に出力する。この間に制御部１のＣ
ＰＵは、ステップＳ９で出力回路２よりの出力終了を示
すＡＭＡＴ信号１２をチェックし、出力終了でなければ
ステップＳＩＯでイメージメモリ５へのドツトパターン
を展開する等の、直接印字データをプリンタ３に出力す
る以外の処理を行うことができる。

このようにして、第４図の例で印字制御回路４よりのア
ドレス信号７が’　２０　”になると、比較信号２５が
１°°になり、ＡＳＬ信号が１″゛であるためＡＭＡＴ
信号１２が“１”となる。これによりステップＳ９より
ステップＳｌｌに進み、全印字データを出力したかをみ
る。全印字データを出力した時は処理を終了するが、そ
うでなければ再びステップＳ２に戻り、次の頁の印字を
行うべく再び前述の動作を実行する。

なおＡＭＡＴ信号１２が出力されるとフリップフロップ
２６にクロックが入力され、そのＱ出力である選択信号
２７が“１”になる。これによりセレクタ２１はＡ入力
を選択するためプリンタ３には０”が出力され、プリン
タ３へのデータ出力を禁止する。

なお本実施例では印字データを出力する場合について説
明したがこれに限定されるものでなく、ディスプレイ等
の表示装置等へのデータ出力にも応用できることはもち
ろんである。

以上説明した様に本実施例によれば、ドツトパターンを
出力している際にも次の頁のパターン展開が実施できる
という効果がある。またこれにより２ま且のヒ゛ントマ
゛ンブメモリを要しなし）ためメモリ量が削減できると
いう効果がある。

［発明の効果］ 以上述へた如く本発明によれば、データの出力動作の実
行及び、出力データの終了を検知する回路を備えたため
、データ出力中でも他の処理が実行できるという効果が
ある。

【図面の簡単な説明】

第１図は本実施例の出力回路を備えたプリンタへのデー
タ出力回路構成を示す図、 第２図は本発明の一実施例の出力回路のブロック図、 第３図は制御部の印字データ出力の動作フローチャート
、 第４図はビットマツプメモリに展開されたデータ例を示
す図である。 図中、１・・・制御部、２・・・出力回路、３・・・プ
リンタ、４・・・印字制御回路、５・・・イメージメモ
リ、６・・・文字パターン発生器、７・・・アドレス信
号、８・・・応答信号、９・・・アドレスバス、１０・
・・データバス、１１・・・印字開始信号、２０．２１
・・・セレクタ、２２・・・ビットマツプメモリ、２３
・・・レジスタ、２４・・・コンパレータ、２５・・・
比較信号、２６・・・フリップフロップ、２７・・・選
択信号である。 特許出願人　　　キャノン株式会社 第１図 ？トしス 第４図

Claims (1)

【特許請求の範囲】
1. 出力データを記憶するメモリと、該メモリにおける前記
   出力データの最終アドレスを記憶する記憶手段と、前記
   メモリをアドレスして前記出力データを読出す読出手段
   と、該読出手段の出力するアドレスと前記最終アドレス
   とを比較する比較手段と、該比較手段に応動して前記読
   出手段の動作を禁止する禁止手段とを備えたことを特徴
   とする出力回路。