JPS6358496A - 文字縮小ロジツク - Google Patents
文字縮小ロジツクInfo
- Publication number
- JPS6358496A JPS6358496A JP61204802A JP20480286A JPS6358496A JP S6358496 A JPS6358496 A JP S6358496A JP 61204802 A JP61204802 A JP 61204802A JP 20480286 A JP20480286 A JP 20480286A JP S6358496 A JPS6358496 A JP S6358496A
- Authority
- JP
- Japan
- Prior art keywords
- character
- pattern
- logic
- register
- reduction logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012937 correction Methods 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 2
- 238000011946 reduction process Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、主にワードプロセッサに使用される文字縮
小ロジックに関する。
小ロジックに関する。
（ロ）従来の技術と問題点
ワードプロセッサにおいて、文字の縮小処理を行うロジ
ックが見られるが、文字を縮小するにあたり原パターン
に補正を加えずに品位を高めようとすると、ロジックは
複雑となり、スピードも遅くハード及びプログラム容量
も多く必要となって高コストとなる。逆に簡単なロジッ
クにすると品位が悪くなる。この発明はこのような事情
を考慮してなされたもので、原パターンに補正を加えた
後に縮小を行うことにより、簡単なロジックで高品位が
得られるとともに、スピードも速くハード及びプログラ
ム容量が少なくてすむ文字縮小ロジックを提供するもの
である。
ックが見られるが、文字を縮小するにあたり原パターン
に補正を加えずに品位を高めようとすると、ロジックは
複雑となり、スピードも遅くハード及びプログラム容量
も多く必要となって高コストとなる。逆に簡単なロジッ
クにすると品位が悪くなる。この発明はこのような事情
を考慮してなされたもので、原パターンに補正を加えた
後に縮小を行うことにより、簡単なロジックで高品位が
得られるとともに、スピードも速くハード及びプログラ
ム容量が少なくてすむ文字縮小ロジックを提供するもの
である。
（ハ）問題点を解決するための手段
この発明は、予め格納された文字パータンを呼出し、呼
出した文字パターンを所定の大きさに縮小して表示する
文字縮小ロジックにおいて、呼出した文字パターンを形
成するドツト列のオン・オフ状態を検出する検出手段と
、２ドツト以上連続してオン状態にあるドツト列ではオ
フになる手前のオン状態のドツトをオフにする補正手段
とを備え、文字パターンの補正を行った後に縮小処理を
行うことを特徴とする文字縮小ロジックである。
出した文字パターンを所定の大きさに縮小して表示する
文字縮小ロジックにおいて、呼出した文字パターンを形
成するドツト列のオン・オフ状態を検出する検出手段と
、２ドツト以上連続してオン状態にあるドツト列ではオ
フになる手前のオン状態のドツトをオフにする補正手段
とを備え、文字パターンの補正を行った後に縮小処理を
行うことを特徴とする文字縮小ロジックである。
（ニ）作用
縮小する以前にオン状態が連続するドツト列については
、一部をオフ状態にして文字を形成する線が細くなるよ
う補正を行い、その後縮小を行うので、太い線で形成さ
れた文字が縮小されても、文字の区画がつぶれることな
く、明瞭に表示される。
、一部をオフ状態にして文字を形成する線が細くなるよ
う補正を行い、その後縮小を行うので、太い線で形成さ
れた文字が縮小されても、文字の区画がつぶれることな
く、明瞭に表示される。
（ホ）実施例
以下、図面に示す実施例に基づいてこの発明を詳述する
。なお、これによってこの発明が限定されるものではな
い。
。なお、これによってこの発明が限定されるものではな
い。
第１図はこの発明の一実施例を説明するブロック図であ
り、１はＲＯＭ又はＦＤに格納されているＣＧフォント
、２は原パターン格納エリア、３は補正ロジック、４は
補正パターン格納エリア、５は縮小ロジック、６は表示
又は印字装置である。
り、１はＲＯＭ又はＦＤに格納されているＣＧフォント
、２は原パターン格納エリア、３は補正ロジック、４は
補正パターン格納エリア、５は縮小ロジック、６は表示
又は印字装置である。
つまり、ＣＧフォント１から任意の文字パターンが格納
エリア２に呼出され、補正ロジック３によって補正され
たパターンは一旦格納エリア４に格納され、そのパター
ンが縮小ロジック５によって縮小されて、表示又は印字
装置６に出力される。
エリア２に呼出され、補正ロジック３によって補正され
たパターンは一旦格納エリア４に格納され、そのパター
ンが縮小ロジック５によって縮小されて、表示又は印字
装置６に出力される。
ここで、この発明の特徴とする補正ロジック３の構成と
動作について第２図を用いてざらに詳述する。まず、原
パターンＳｏより第１行目のドツト列を取出してレジス
ターＲ○に格納し、次に、レジスターＲＯの内容を左へ
１ドツトシフトしてレジスターＲ１に格納する。この時
追加されるドツトはＯＮとする。次にレジスターＲＯと
レジスターＲ１との論理積をＡＮＤによって算出してレ
ジスターＲ４に格納し、レジスターＲＯの内容を反転し
てレジスターＲ２に格納する。さらに、レジスターＲ２
の内容を右へ１ドツトシフトしてレジスターＲ３に格納
する。この時、追加されるドツトはＯＮとする。次に、
レジスターＲＯとレジスターＲ３との論理積をＡＮＤに
よって算出してレジスターＲ５に格納し、レジスターＲ
４とレジスターＲ５との論理和をＯＲによって算出して
補正パターンＢ１に格納する。この一連の処理を０行ま
で繰り返す。このようにして原パターンＢＯはパターン
Ｂ１として補正される。
動作について第２図を用いてざらに詳述する。まず、原
パターンＳｏより第１行目のドツト列を取出してレジス
ターＲ○に格納し、次に、レジスターＲＯの内容を左へ
１ドツトシフトしてレジスターＲ１に格納する。この時
追加されるドツトはＯＮとする。次にレジスターＲＯと
レジスターＲ１との論理積をＡＮＤによって算出してレ
ジスターＲ４に格納し、レジスターＲＯの内容を反転し
てレジスターＲ２に格納する。さらに、レジスターＲ２
の内容を右へ１ドツトシフトしてレジスターＲ３に格納
する。この時、追加されるドツトはＯＮとする。次に、
レジスターＲＯとレジスターＲ３との論理積をＡＮＤに
よって算出してレジスターＲ５に格納し、レジスターＲ
４とレジスターＲ５との論理和をＯＲによって算出して
補正パターンＢ１に格納する。この一連の処理を０行ま
で繰り返す。このようにして原パターンＢＯはパターン
Ｂ１として補正される。
第３図（ａ＞ ＋ｂ＋は、横方向に対して１／２に単純
ＯＲで縮小した場合での補正を加えない場合（第３図（
ａ＋）と補正を加えた場合（第３図（ｂ））の縮小パタ
ーン結果の例である。第３図（ａは文字全体が黒くなり
原形をとどめないが第３図（ｂ）は原形をとどめている
。
ＯＲで縮小した場合での補正を加えない場合（第３図（
ａ＋）と補正を加えた場合（第３図（ｂ））の縮小パタ
ーン結果の例である。第３図（ａは文字全体が黒くなり
原形をとどめないが第３図（ｂ）は原形をとどめている
。
（へ）発明の効果
この発明によれば、原パターンに補正を加えてから縮小
を行うので、簡単なロジックで高品位の文字表示が行わ
れるとともに、縮小処理速度が速く、かつリードおよび
プログラム容置が少くてよい。
を行うので、簡単なロジックで高品位の文字表示が行わ
れるとともに、縮小処理速度が速く、かつリードおよび
プログラム容置が少くてよい。
第１図はこの発明の一実施例を説明するブロック図、第
２図は第１図の部分詳細を示す説明図、第３図（ａｒ
＋ｂ）は従来例とこの発明との相違を示す説明図である
。 ＢＯ・・・・・・原パターン、Ｒ１−Ｒ５・・・・・・
レジスタ、ＡＮＤ・・・・・・論理積回路、ＯＲ・・・
・・・論理和回路、Ｂ１・・・・・・補正パターン。 第３図 （ａ） （ｂ） ４ｉＩ：／ぐタ一ン
２図は第１図の部分詳細を示す説明図、第３図（ａｒ
＋ｂ）は従来例とこの発明との相違を示す説明図である
。 ＢＯ・・・・・・原パターン、Ｒ１−Ｒ５・・・・・・
レジスタ、ＡＮＤ・・・・・・論理積回路、ＯＲ・・・
・・・論理和回路、Ｂ１・・・・・・補正パターン。 第３図 （ａ） （ｂ） ４ｉＩ：／ぐタ一ン
Claims (1)
- １、予め格納された文字パータンを呼出し、呼出した文
字パターンを所定の大きさに縮小して表示する文字縮小
ロジックにおいて、呼出した文字パターンを形成するド
ット列のオン・オフ状態を検出する検出手段と、２ドッ
ト以上連続してオン状態にあるドット列ではオフになる
手前のオン状態のドットをオフにする補正手段とを備え
、文字パターンの補正を行った後に縮小処理を行うこと
を特徴とする文字縮小ロジック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204802A JPS6358496A (ja) | 1986-08-29 | 1986-08-29 | 文字縮小ロジツク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204802A JPS6358496A (ja) | 1986-08-29 | 1986-08-29 | 文字縮小ロジツク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358496A true JPS6358496A (ja) | 1988-03-14 |
Family
ID=16496605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204802A Pending JPS6358496A (ja) | 1986-08-29 | 1986-08-29 | 文字縮小ロジツク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03284796A (ja) * | 1990-03-30 | 1991-12-16 | Nagano Japan Radio Co | 文字表示方法及び装置 |
-
1986
- 1986-08-29 JP JP61204802A patent/JPS6358496A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03284796A (ja) * | 1990-03-30 | 1991-12-16 | Nagano Japan Radio Co | 文字表示方法及び装置 |
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