JPS635606A - 制御回路 - Google Patents
制御回路Info
- Publication number
- JPS635606A JPS635606A JP14873586A JP14873586A JPS635606A JP S635606 A JPS635606 A JP S635606A JP 14873586 A JP14873586 A JP 14873586A JP 14873586 A JP14873586 A JP 14873586A JP S635606 A JPS635606 A JP S635606A
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Links
- 230000003321 amplification Effects 0.000 abstract description 14
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 14
- 230000006866 deterioration Effects 0.000 abstract description 6
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、増幅器の増幅率を制御する制御回路に関する
ものである。
ものである。
従来の技術
従来、この種の制御回路は第２図に示すような構成であ
った。この図中で、１〜４はトランジスタ、５，６は制
御電流源、７は信号電流源、８は電圧源、９は電圧源、
１０．１０’は負荷抵抗である。第２図の回路での増幅
率の制御は制御電流源５，６の電流値番各々ＩＡ＋
ＩＢとし、差動増幅器構成の各トランジスタ３，４の各
コレクタ電流をＩＣ，ＩＤとすれば、（１）式の関係を
もつ。
った。この図中で、１〜４はトランジスタ、５，６は制
御電流源、７は信号電流源、８は電圧源、９は電圧源、
１０．１０’は負荷抵抗である。第２図の回路での増幅
率の制御は制御電流源５，６の電流値番各々ＩＡ＋
ＩＢとし、差動増幅器構成の各トランジスタ３，４の各
コレクタ電流をＩＣ，ＩＤとすれば、（１）式の関係を
もつ。
ＩＡ／１Ｂ ＝ Ｉｃ／Ｉｏ −−（
１）ただし、各トランジスタ１〜４の飽和電流Ｉｓは同
一で、電流増幅率ｈＦＥは無限大とする。
１）ただし、各トランジスタ１〜４の飽和電流Ｉｓは同
一で、電流増幅率ｈＦＥは無限大とする。
（１）式より、ＩＡ＋ ＩＢの比がＩＣ＋ １０の比
に等しいため、■＾、ＩＢの比を制御すること、すなわ
ち、負荷抵抗１０．１０°の適値選択によって、増幅率
を制御できるものであった。
に等しいため、■＾、ＩＢの比を制御すること、すなわ
ち、負荷抵抗１０．１０°の適値選択によって、増幅率
を制御できるものであった。
発明が解決しようとする問題点
このような従来の構成では、増幅率を制御することによ
り、負荷抵抗に流れる電流が異なり、出力直流電圧、Ｓ
／Ｎ、出力のダイナミックレンジが変化し、次段回路へ
の不都合が生じるという問題があった。
り、負荷抵抗に流れる電流が異なり、出力直流電圧、Ｓ
／Ｎ、出力のダイナミックレンジが変化し、次段回路へ
の不都合が生じるという問題があった。
本発明はこのような問題点を解決するもので、増幅率を
制御することによる出力直流電圧の変化、Ｓ ／ Ｈの
劣化、ならびに出力ダイナミックレンジの変化をなくす
ことを目的とするものである。
制御することによる出力直流電圧の変化、Ｓ ／ Ｈの
劣化、ならびに出力ダイナミックレンジの変化をなくす
ことを目的とするものである。
問題点を解決するための手段
この問題点を解決するために、本発明は、第１゜第２の
トランジスタの各コレクタおよびベースを共通結合して
、これに可変電流源を接続し、これら第１．第２のトラ
ンジスタの各エミッタに、それぞれ、抵抗を個別に接続
し、それら各抵抗接続部をエミッタ共通接続差動対トラ
ンジスタの各ベースに結合した構成の制御回路である。
トランジスタの各コレクタおよびベースを共通結合して
、これに可変電流源を接続し、これら第１．第２のトラ
ンジスタの各エミッタに、それぞれ、抵抗を個別に接続
し、それら各抵抗接続部をエミッタ共通接続差動対トラ
ンジスタの各ベースに結合した構成の制御回路である。
作用
この構成により、出力用差動増幅器の電流源が、定電流
源で構成され、したがって、−定の出力直流電圧、Ｓ／
Ｎの劣化安定、−定の出力ダイナミックレンジを得るこ
とができる。
源で構成され、したがって、−定の出力直流電圧、Ｓ／
Ｎの劣化安定、−定の出力ダイナミックレンジを得るこ
とができる。
実施例
第１図は本発明の一実施例による制御回路の回路図であ
り、第１図において、１１．１２は差動増幅器を構成す
るトランジスタであり、１３゜１４は各々のコレクタ、
ベースを共通接続した第１゜第２のトランジスタである
。１５．１６は個別の抵抗体であり、その抵抗体の他端
の端子２１．２２が信号入力端子である。さらに、トラ
ンジスタ１３゜１４のベース、コレクタは、各々共通に
接続され、この共通接続点は、可変電流源１９を介して
、電圧源２５に接続されている。差動増幅器構成の各ト
ランジスタ１１．１２の各エミッタは、共通接続されて
、定電流源２０に接続されており、また、これらトラン
ジスタ１１．１２の各々のコレクタは、各々、負荷用抵
抗体１７．１８に接続され、コレクタ端子２３．２４は
出力端子となる。また、抵抗体１７．１８の他端は、電
圧源２５に接続されている。
り、第１図において、１１．１２は差動増幅器を構成す
るトランジスタであり、１３゜１４は各々のコレクタ、
ベースを共通接続した第１゜第２のトランジスタである
。１５．１６は個別の抵抗体であり、その抵抗体の他端
の端子２１．２２が信号入力端子である。さらに、トラ
ンジスタ１３゜１４のベース、コレクタは、各々共通に
接続され、この共通接続点は、可変電流源１９を介して
、電圧源２５に接続されている。差動増幅器構成の各ト
ランジスタ１１．１２の各エミッタは、共通接続されて
、定電流源２０に接続されており、また、これらトラン
ジスタ１１．１２の各々のコレクタは、各々、負荷用抵
抗体１７．１８に接続され、コレクタ端子２３．２４は
出力端子となる。また、抵抗体１７．１８の他端は、電
圧源２５に接続されている。
ここで、入力端子２１．２２に各々Ｖ Ｉ ＋ Ｖ ２
の電圧を印加した場合の抵抗体１５．１６の各々に流れ
る電流値１１＋ １２についてみると、（２）式が成
り立つ。
の電圧を印加した場合の抵抗体１５．１６の各々に流れ
る電流値１１＋ １２についてみると、（２）式が成
り立つ。
ＶＩ＋Ｒ３Ｉｌ＋ＶＢＥｌ ° Ｖ２＋ＲＳ Ｔ２＋
ＶＢＥ２・・・・・・（２） Ｒ３は抵抗体１５．１６の抵抗値、ＶＢＥＩ 、 Ｖａ
ｇ２は各々トランジスタ１３．１４のベースエミッタ電
圧である。
ＶＢＥ２・・・・・・（２） Ｒ３は抵抗体１５．１６の抵抗値、ＶＢＥＩ 、 Ｖａ
ｇ２は各々トランジスタ１３．１４のベースエミッタ電
圧である。
次にトランジスタ１１．１２．１３．１４の関係は、（
３）式が成り立つ。
３）式が成り立つ。
ＶＢＥＩ ＶＢ＋！２ Ｖａｇ ４＋Ｖ Ｂ
ｅ ３＝Ｏ−（３）Ｖａｇ３． ＶＢＥ４ｉ１各々トラ
ンジスタ１１，１２のベースミッタ電圧であり、トラン
ジスタ１１．１２に流れるエミッタ電流を各々Ｉ３＋
１４とすれば（３）式の関係から（４）式の関係が成
り立つ。ただしｈＦＥを無限大と仮定する。
ｅ ３＝Ｏ−（３）Ｖａｇ３． ＶＢＥ４ｉ１各々トラ
ンジスタ１１，１２のベースミッタ電圧であり、トラン
ジスタ１１．１２に流れるエミッタ電流を各々Ｉ３＋
１４とすれば（３）式の関係から（４）式の関係が成
り立つ。ただしｈＦＥを無限大と仮定する。
ＩＩ／＋２＝ １４／１３ ・・・・
・・（４）次に、出力端子２４の出力電圧をＶｏとし、
抵抗体１８の抵抗値をＲＬとすれば（５）式が導かれ、
（４）式の関係からさらに（６）式が導かれる。両式共
に、（４）式と同様にｈＦＥは無限大とする。
・・（４）次に、出力端子２４の出力電圧をＶｏとし、
抵抗体１８の抵抗値をＲＬとすれば（５）式が導かれ、
（４）式の関係からさらに（６）式が導かれる。両式共
に、（４）式と同様にｈＦＥは無限大とする。
Ｖｏ−Ｖｃｃ ＲＬＩ４ ・−・
（５）ＶＣＣは電圧源２５の電圧値であり、Ｉｆ、Ｉ、
は各々電流源１９’、２０の電流値である。
（５）ＶＣＣは電圧源２５の電圧値であり、Ｉｆ、Ｉ、
は各々電流源１９’、２０の電流値である。
以上、（２）、（６）式より入力信号電圧（ＶＩ Ｖ
２）に対する出力電圧ＶＯの増幅率Ｇは、（７）式で表
現できる。
２）に対する出力電圧ＶＯの増幅率Ｇは、（７）式で表
現できる。
＝ １ ・土Ｌ ・・・・・・（７）２（
Ｒｓ＋ｒｅ） Ｉｒ ｒ、はＫＴ／ｑ、１．ｒであり、Ｋはボルツマン定数、
Ｔは絶対温度、ｑは電子の電荷量である。（７）式は、
ＩＰ、Ｉ、の電流比が増幅率Ｇの制御に関与しているこ
とを示している。
Ｒｓ＋ｒｅ） Ｉｒ ｒ、はＫＴ／ｑ、１．ｒであり、Ｋはボルツマン定数、
Ｔは絶対温度、ｑは電子の電荷量である。（７）式は、
ＩＰ、Ｉ、の電流比が増幅率Ｇの制御に関与しているこ
とを示している。
ここで出力直流電圧、Ｓ／Ｎ劣化、出力ダイナミックレ
ンジー定の条件がある。このことから、定電流源の電流
値１ｒを制御することにより、第１図に示す回路の増幅
率は出力直流電圧、Ｓ／Ｎの劣化、出力ダイナミックレ
ンジを一定に保ちつつ制御することができる。
ンジー定の条件がある。このことから、定電流源の電流
値１ｒを制御することにより、第１図に示す回路の増幅
率は出力直流電圧、Ｓ／Ｎの劣化、出力ダイナミックレ
ンジを一定に保ちつつ制御することができる。
発明の効果
以上のように、本発明によれば、出力直流電圧が一定で
、Ｓ／Ｎの劣化が一定で、さらに出力ダイナミックレン
ジが一定の条件を満たしつつ、増幅回路の増幅率の制御
を可能としたものであり、さらに、半導体集積回路上で
安易に構成できるという効果が得られる。
、Ｓ／Ｎの劣化が一定で、さらに出力ダイナミックレン
ジが一定の条件を満たしつつ、増幅回路の増幅率の制御
を可能としたものであり、さらに、半導体集積回路上で
安易に構成できるという効果が得られる。
第１図は本発明一実施例の回路図；菩千、第２図は従来
の制御回路の一例を示す回路図である。 １．２・・・・・・増幅率制御用トランジスタ対、３゜
４・・・・・・差動増幅器を構成するトランジスタ対、
５．６・・・・・・増幅率制御用電流源対、７・・・・
・・信号電流源、８・・・・・・トランジスタ１，２用
バイアス電圧源、９・・・・・・回路供給用電圧源、１
０．１０’・・・・・・負荷抵抗対、Ａ、Ｂ・・・・・
・出力端子対、１１．１２・・・・・・差動増幅器を構
成するトランジスタ対、１３゜１４・・・・・・増幅率
制御用トランジスタ対、１５．１６・・・・・・入力信
号ダイナミックレンジ用抵抗対、１７゜１８・・・・・
・負荷抵抗対、１９・・・・・・制御用可変電流源、２
０・・・・・・定電流源、２１．２２・・・・・・入力
端子対、２３，２４・・・・・・出力端子対、２５・・
・・・・回路供給用電圧源。 代理人の氏名 弁理士 中尾敏男 ほか１名２７．２２
−ｍ−人力８子 第２図
の制御回路の一例を示す回路図である。 １．２・・・・・・増幅率制御用トランジスタ対、３゜
４・・・・・・差動増幅器を構成するトランジスタ対、
５．６・・・・・・増幅率制御用電流源対、７・・・・
・・信号電流源、８・・・・・・トランジスタ１，２用
バイアス電圧源、９・・・・・・回路供給用電圧源、１
０．１０’・・・・・・負荷抵抗対、Ａ、Ｂ・・・・・
・出力端子対、１１．１２・・・・・・差動増幅器を構
成するトランジスタ対、１３゜１４・・・・・・増幅率
制御用トランジスタ対、１５．１６・・・・・・入力信
号ダイナミックレンジ用抵抗対、１７゜１８・・・・・
・負荷抵抗対、１９・・・・・・制御用可変電流源、２
０・・・・・・定電流源、２１．２２・・・・・・入力
端子対、２３，２４・・・・・・出力端子対、２５・・
・・・・回路供給用電圧源。 代理人の氏名 弁理士 中尾敏男 ほか１名２７．２２
−ｍ−人力８子 第２図
Claims (1)
- 第１、第２のトランジスタの各コレクタおよびベースを
共通接続して可変電流源に結合し、同第１、第２のトラ
ンジスタの各エミッタに、それぞれ、抵抗を個別に接続
し、前記各抵抗の接続部をエミッタ共通接続差動対トラ
ンジスタの各ベースに結合した制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14873586A JPS635606A (ja) | 1986-06-25 | 1986-06-25 | 制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14873586A JPS635606A (ja) | 1986-06-25 | 1986-06-25 | 制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635606A true JPS635606A (ja) | 1988-01-11 |
Family
ID=15459438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14873586A Pending JPS635606A (ja) | 1986-06-25 | 1986-06-25 | 制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635606A (ja) |
-
1986
- 1986-06-25 JP JP14873586A patent/JPS635606A/ja active Pending
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