JPS63502621A - マトリツクスアドレス可能表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マトリックスアドレス可能表示装置 本発明はマトリックスアドレス可能表示装置に関するものである。更に詳細に述 べれば、本発明は、二つのプレートの各々の表面に夫々取り付けられた二つの電 極を夫々有する二次元配列の切換可能セルであって、該切換可能セルの各セルは それと接続する電気アドレス線の各対に印加された電気信号によって切換可能忙 なると共に前記各電気アドレス線対内の各アドレス線は前記配列内の異なる複数 のセルと接続する前記二次元配列の切換可能セルから成るようなマトリックスア ドレス可能表示装置に関するものである。

そのような表示装置のアドレス線を多重化する場合の問題を解決するため、すな わち、いつでも切換えるべきセルを独特に識別し、上記アドレス線対の一方と接 続するその他のセルが部分的に切換えられることがないように−ｊ−ルため、薄 膜トランジスタのような個々のトランジスタによって前記各セルをその個々のア ドレス線対に接続スル、イわゆる［アクティブマトリックスアドレッシング」と 称する方法が知られている。

第１図はそのような周知の表示装置の一部の略回路図でちる。

前記第１図に図示の部分は、コンデンサとして夫々表示された液晶セルＣ１１か らＣ２２の配列で構成されている。

各セルの一方の電極５は、第１の透過形絶縁プレートの内側表面に取り付けられ ると共に、表示装置のピクセルサイズであシ、酸化インジウムスズのような透明 な導体でできている。各セルのもう一方の電極５は反対側にある第２の絶縁プレ ートの表面に定められているが、該表面には一連の並列な導電性列トラック７． ９．１１が取り付けられている。図中、前記第２の絶縁プレー）Ｋ取り付けられ る構成要素は全て点線で表示される。

前記各セルには、第１のプレー）Ｋ取り付けられる個個のｎチャンネル薄膜電界 効果トランジスタＴ１１からＴ２２が設けられている。前記各トランジスタの一 方の主電極（以下、便宜上ドレインと称す）は前記各セルの電極３と接続してお り、各トランジスタのゲートは第１のプレートの一連の並列導電性行トラック内 の選択されたゲートアドレス線１３．１５．１７と接続している。前記トランジ スタのもう一方の主電極（以下、便宜上ソースと称す）は、前記ゲートアドレス 線１３．１５．１７に並列な第１のプレートに渡って伸びる一部の導電性行トラ ック１９．２１の形成でアース線と接続している。

前記表示装置を使用する場合、適当九同期化されたゲートならびにソース電圧パ ルスがゲート／ソースアドレス線の選択された一対に印加される。次いで、この ことＫよシ前記選択されたアドレス線の双方と接続する一方のトランジスタが選 択的にアドレスされる。すると、前記選択されたトランジスタと接続するセルで 構成されたコンデンサに、液晶セルの応答に必要な電圧に光電することができ、 その後前記トランジスタがスイッチオフされると隔絶される。前記コンデンサに 保持されている電荷は、液晶の反射率を変え、それによって必要なビクセル像を 生ずるという点でセルの切換えに有効である。

しかしながら、このような表示装置には下記の欠点がある。すなわち、トランジ スタのゲートにおける単一のショートによってそのショートしたトランジスタが 属す前記表示装置の全行に障害が発生するため、表示装置では単一の行障害でさ え全く受入れられないものとなる。

そのような行障害は故障したトランジスタを識別し、遮断するととＫよって単一 のビクセル障害となりうるが、この単一のビクセル障害はかなり目立たないため 用途によっては許容しうるものである。しかしながらこの方法は、時間がかかる ばかシでなく、特に多数のビクセルを必要とするため不経済でもわる。

上記周知の表示装置にはまた別の問題もある。すなわち写真平版術の欠陥によっ て前記トランジスタと同じプレートに取り付けられた隣接するゲート／ドレイン 線対間に塵粒子などによる障害やショートなどが発生することがわり、それによ って表示装置の隣接する行間に電気的干渉が発生することである。この問題を軽 減するためには、隣接するアドレス線間の間隔を相当広げなければならず、よっ て有用な表示装置の空間を無駄にすると共に達成可能な最大分解能を制限するこ とＫもなる。

本発明の目的は、各切換可能セルを個々のトランジスタを介してアドレスすると 共忙上記問題を少なくとも軽減するような指定の型式によるアドレス可能なマト リックス表示装置を提供することにある。

本発明によるアドレス可能なマトリックス表示装置は、二つのプレートの各々の 表面に夫々取り付けられた二つの電極を夫々有する二次元配列の切換可能なセル であって、該切換可能なセルの各セルはトランジスタによって前記各セルと接続 する電気アドレス線の各対に印加される電気信号によって切換可能となり、かつ 、前記電気アドレス線対内の各アドレス線は前記二次元配列内の異なる複数のセ ルに接続すると共に前記プレートの異なる一方に取り付けられる前記二次元配列 の切換可能なセルから成り、前記各トランジスタの各主電極は前記二次元配列の 個々のセルによって該配列の残りの部分から隔絶されることを特徴としている。

各セルは液晶セルによって適切に構成される。

次に１本発明によるマトリックスアドレス可能表示装置を添付の図面（第２図〜 第２２図）を参照しながら五つの実施例を挙げて説明する。まず、添付の図面を 説明する。

第２図は木兄ＢＡｌＣよる第１の表示装置の回路図であり、第３図は前記第１の 表示装置の一部の回路素子構成す平面図でちり、 第４図は前記第１の衣示装置九適用可能な第１の電圧波形の略図であり、 第５図は前記第１の表示装置に適用可能な第２の電圧波形の略図であり、 第６図は本発明による第２の表示装置の一部を示す回路図であり、 第７図は本発明による第５の表示装置の第１の回路素子構成を示す平面図でらシ 、 第８図は前記第３の表示装置の第１の応用例の回路素子構成を示す平面図でラシ 、 第９図は前記第８図に図示の回路素子構成の等価回路図であシ、 ２３１０図は前記第３の表示装置の第２の応用例の回路素子構成を示す略平面図 であり、 第１１図は前記第１０図に図示の回路素子構成の等価回路図であり、 第１２図は前記第５の表示装置の第１および第２の応用例の行がストローブされ た場合の前記性を示す等価回路図であり、 第１３図は前記第５の表示装置の第３の応用例において第１のプレートに取り付 けられる回路素子構成を示し、第１４図は前記第１３図に図示の前記第３の表示 装置の応用例に対応して第２のプレートに取シ付けられる回路素子構成を示し、 第１５図は前記第１４図に図示の前記構成に対して前記第２のプレートに取り付 けられる回路素子の別の構成を示し、 第１６図は前記第３の表示装置の第４の応用例において第１のプレートに取り付 けられる回路素子構成を示し、第１７図は前記第１６図に図示の前記第３の表示 装置の第４の応用例に対して前記第２のプレートに取り付けられる回路素子構成 を示し、 第１８図は本発明による第４の表示装置の第１のプレー）Ｋ取り付けられる回路 素子構成を示し、第１９図は前記第４の表示装置の第２のプレートに取シ付けら れる回路素子構成を示し、 第２０図は本発明による第５の表示装置の第１のプレー）ＩＣＪｌＩ！Ｄ付ける 回路素子構成を示し、第２１図は前記第５の表示装置の第２のプレートに取り付 ける回路素子構成を示し、かつ 第２２図は前記第５の表示装置の第２のプレートに取シ付けられる別の回路素子 構成を示す。

まず、第２図の説明をする。第１図に関連して既に説明した先行技術による表示 装置と同様、本発明による表示装置もコンデンサとして表示された液晶セルＣ１ １人。

Ｃ１１Ｂ、　Ｃｌ２Ａ、　Ｃｌ２Ｂ、　Ｃ２１Ａ、　０２１Ｂ・・・・・・・・ ・の配列で構成されている。但し、説明を判シ易くするた５め第２図にはそのよ うなセルが８つだけ図示されているが、実際の表示装置には２０００　Ｘ　１２ ００個以上のセルが通常備えられていることが判る。各セルの電極３１．３３ｔ ｉ、対向する一対の並列な透過絶縁プレート（以下その一方を第１のプレート、 もう一方を第２のプレートと称す）の表面上に形成される。第２のプレー）Ｋ取 シ付けられた構成要素は、全て点線で示しである。先行技術による表示装置と同 様、前記第２のプレー）Ｋは多数の並列な導電性列トラック５５，３７，５９． ４１が取シ付けられているが、これらのトラックは第１のプレートに取シ付けら れた多数の並列な導電性ゲートアドレス線４３，４５．４７と直交している。各 セルは、前記各列トラック３５．３７．５９．４１と接続する電極３１と各ゲー トアドレス線４５．４５，４７．４９とトランジスタを介して接続する電極３３ の二つの電極を有している。しかしながら、先行技術による表示装置とは異なり 、打釦なっている各対の隣接する二つのセル（例えばＣ１１Ａ、０１１Ｂ）の電 極３３は、第１のプレートに取シ付けられると共に、同じトランジスタ（例えば Ｔ１１）のドレインとソースとに接続する。前記第１のプレートのアドレス線４ ３，４５．４７と第２のプレートの列トラック３５．３７．３９．４１とに駆動 電圧を供給するのに有効な周辺駆動回路５１．５３も個々に設けられている。

第１図に図示の先行技術による表示装置とは異なり、行になっている異なるトラ ンジスタの公称ソースは前記性と接続する液晶セルによって分離されることが判 る。従って、トランジスタのゲート、ソースおよびドレイン間にショートが発生 した場合、前記ゲート線は、直接そのトランジスタと接続する液晶セル対の高イ ンピーダンスによって前記回路の残りの部分と隔絶されたままになる。

このこと罠よって、前記性の他のトランジスタは小動可能となり、よって前記故 障は故障したトランジスタと接続するセル対に制限される。また、１組のアドレ ス線のみ、すなわちピクセルの各行に対するゲートアドレス線４３、４５．４７ のみがトランジスタを搭載したプレートに取り付けられているので、これらの線 は前記ピクセルの少なくとも縦方向の寸法に対応する距離で分離される。

従って、前記トランジスタを搭載するプレートに取シ付けられた隣接した導電性 トラックがショートする確率は、同じ範囲の同じ分解能の表示に対する、先行技 術による表示装置のそれを大幅に下回るものである。

前記先行技術による第２のプレートに対して複雑さが増大したことによシ前記本 発明による第２のプレートの生産高が減少したとしても、トランジスタを搭載す ることＫよシ更に複雑で不経済なままの前記第１のプレートの生産高が増大する ことで完全に相殺されることが判る。

また、上記理由により、前記ゲート線に表示装置用の周辺駆動回路５１を接続す ることも容易である。前記周辺駆動回路５１．５３は、エッヂコネクタを介して 、または第１のプレートのゲート線と第２のプレートの列トラックとにはんだ付 は接点を設けて各プレートの周囲にチップを取シ付けることによって、前記双方 のプレートに接続することができる。しかしながら、場合により、交互の列トラ ック５５．５９が他のトラック３７．４１と接続するコネクタまたは駆動チップ を越えて伸びるように構成したほうが具合いの良いこともある。場合尤より各列 トラックを個々にアドレスしたほうが都合の良いこともあるが、それ以外の場合 は１組の列トラックを一緒Ｋ　ＩＪンクするほうが望ましい。このことは、前記 １組の交互の列トラックを接続し、残りの列トラックの上方、または下方で交差 するバスバーを設けることによって行なわれる。しかしながら、このような場合 でもショートの潜在的発生源である重複領域の数は前記既知表示装置よりはるか に少ないことが判る。

前記周辺駆動装置は、前記配列のセルの切換えに利用したトランジスタと同じ態 様でつくられる薄膜トランジスタで置換されることが判る。

第３図の説明をする。同図は、前記配列に適した実際の構成を示している。図示 の如く、列トラック（例えば３５．３７）はゲート線（例えば４５）を横切ると ころで細くなり、前記列トラックとゲート線間の容量結合が低減されるようにつ くられている。

次に第４図の説明をする。表示装置の使用に際し、前記周辺駆動回路５１．５３ ｔ−利用して種々の導電トラックに電気信号が印加される。前記配列の各行は、 各ゲート線４３，４５．４７に印加される個々の一連のストローブパルスｖＧＭ によって逐次アドレスされるが、このパルス連は一時的にオフセットされる。■ ＤＡＴＡ−ｖＲＥＦは、ある特定のソース／ドレイン線対（例えば第２のプレー トに取シ付けられた列トラック３５．３７）に印加される、アースに対する電圧 波形を表わし、ΔｖＡおよびＩＶＢはこれらの線と接続する個々のセル０１１Ａ 、０１１Ｂの電圧降下を表わしている。前記配列に渡る全てのソース／ドレイン 線に対して対応する信号が同時に印加され、その結果前記配列の各行内のピクセ ルが同時にアドレスされるようＫなることが判る。これらのセル０１１Ａ、　０ １１Ｂの第１のプレートに設けられた電極３３に現われる、アースに対する電圧 １ｖＡ、ｖＢと表示する。

従って、トランジスタＴ１１がｎチャンネルのトランジスタの場合、 ｖＡ”　ＶＤＡ’ｌ−′ｖＡ ＶＢ＝ＶＢ、ｇｐ＋　ＩＶＢ 前記配列内のセルＣ１１からＣ２２の各々をアドレスする所要時間Ｔｆｒａｍｅ は二つのオフサイクルと交番する二つのオンサイクルから成るが、そのオンサイ クルは時間幅ＭＴｒ＠有する。但し、Ｍは整数であり、Ｔｒはセルリフレッシュ 時間である。また、前記値Ｍは前記トランジスタならびに液晶材の特性、および 駆動電子回路の速度等の要因を考慮して選択される。これらの期間中に印加され る波形については、後で説明する。各オフサイクルは時間幅Ｔｒヲ有する。該オ フサイクルの関数は、各オンサイクルの後各トランジスタの公称ソースおよび公 称ドレイン間の最大電圧を低減するものである。さもなければこれらの電圧によ って高い漏れ電流が生じ、その結果トランジスタが破壊される。しかしながら、 場合によってはトランジスタの特性によシ前記オフサイクル全省略できることか 判る。

各オンサイクルのＶＤＡＴＡは、トランジスタＴ１１”導通させるストローブパ ルスＶＧＭの立上がりと同期化された一連のパルスから成る。この後オフサイク ルが続くが、その場合ｖＤＡＴＡおよびＶｌｌ、ＥＦは両方とも零電位となる。

この期間中に印加されたストローブパルス■ＧＭが、セルＣ１１Ａ、Ｃ１１Ｂの 双方を放電させる。後続のオンサイクルにおいて”ＤＡＴＡは、第１のオンサイ クルにおけるそれらを補足すると共にやはシストロープノくルスＶＧＭの立上が りと同期化される一連のパルスで構成される。前記第２のオフサイクルの波形は 、前記第１のオフサイクルの波形と同じである。第１のオンサイクルと第１のオ フサイクルの間の■ＲＥＦは零となるが、第２のオンサイクル中は値２ｖＭＡＸ にパルス化される。従って、第１のオンサイクルでは■１１．ＥＦは常に０に等 しく、かつｖＤＡＴＡは、セルＣ１１Ａ、　ＣＩ　１Ｂが選択されているか、選 択されていないかによって、２ＶＭＡＸまたは０のいずれかになることが判る（ 但し、■Ｍ入Ｘはセルを完全にスイッチオンするのに必要な電圧でらる）。第２ のオンサイクルではＶＲ，Ｅｐ　ｕ　２　ＶＭＡＸ　Ｋ　等Ｌ　＜、カ”　ｖＤ ＡＴＡ　”、セルＣ１１Ａ＋０１１Ｂが選択されると０、前記セルが選択されな いと２ＶＭＡＸ　％のいずれかになる。従って、選択されたセルは”ＭＡＸに近 い電位差まで光電されるが、選択されなかったセルは零電位差となる。但し、同 じトランジスタに接続された一対のセル内のセルは、当然、双方とも選択される か、双方とも選択されないかのいずれかとなる。

上記アドレス構成の場合、交互のオンサイクル中に選択された各セルに印加され る電圧４７人、Δ■Ｂの極性は反転され、それによって電気分解による液晶の劣 化が防止されることが判る。

本発明による表示装置の各トランジスタと接続する二つのセルによって、各トラ ンジスタが充電しなければならな込容量は、先行技術による類似の表示装置（同 じ解像度を有する）の４分の１でおることが判る。このことによって、低いオン 電流のトランジスタ（例えばアモル７７スシリコン薄膜トランジスタ）の使用が 可能になる。

次に第５図の説明をす。第２図に図示の表示装置に対してその他の種々の駆動構 成も当然考えられる。第５図から、第２のオンサイクルおよび第２のオフサイク ル中印加されるストローブパルスＶＧＭが第１のオンサイクルおよび第１のオフ サイクル中印加されるパルスＶＧＭと異なる直流レベルであることが判る。更に 、第２のオフサイクル内のＶａＥｐおよびＶＤＡＴＡは２　ＶＭＡＸに設定され ている。このような交番駆動構成は、前記第４図で説明した構成に対して、各ト ランジスタのゲートと前記トランジスタと同じプレートに取シ付けられた対応す るセル電極との最大電圧差が３Ｖ　になるという利点を有してＭＡＸ いる。第４図から判るように、対応する電圧は”ＭＡＸでちる。従って、第５図 の構成によるトランジスタの漏れ″電流は第４図の構成によるものより少ないが 、このことは、漏れ電流がゲート／ソースおよびゲート／ドレイン電圧に鋭く応 答するため、多結晶のシリコントランジスタを組込む表示装置にとって特に重要 なことでおる。

更に、ゲートオキサイドを介す低磁界によりトランジスタの信頼性が高められる 。

次に第６図の説明をする。同図は、これから説明する第２の表示装置の一部分を 示す略回路図であシ、５×３のピクセル配列で構成されている。なお、以下に述 べる別の表示装置の夫々の対応する構成要素は、前記本発明による第１の表示装 置と同じ名称で表示する。既に述べたように、前記配列は、第１のプレートに取 り付けられたゲートアドレス線４５，４５．４７と、および第２のプレートに取 り付けられた基準ならびにデータアドレス線３５゜３７、５９．４１．４２．４ ４とに接続しており、前記アドレス線に必要な電圧を供給するために適当な駆動 回路（図示せず）を備えている。しかしながらこの第２の表示装置は、以下の点 で第１の表示装置と区別される。すなわち、１ピクセル内の各セル対、例えばＣ １１Ａ、　ＣＩ　１Ｂは図示の如く隣接するゲート線４５．４５でゲートが駆動 される二つのトランジスタＴ１１Ａ、　Ｔ１１Ｂによってアドレスされることで おる。従って、第２の表示装置を作動する場合、例エバゲート線４５がパルスＶ ＧＭによってストローブされると、適当なデータならびに基準電圧波形がソース ／ドレイ／線に印加されることＫよりゲート線４５の上下のピクセル行にある４ つのセル（Ｃ１１Ａ、　Ｃ１１Ｂ、　Ｃ２１Ａ。

Ｃ２ｔＢなど）で構成されたセルセットが同じ値に充電されるが、前記波形は上 部ピクセル行が所望の態様でアドレスされるように選択される。次いで、下部ピ クセル行がリセットされ、次のゲート線４７がストローブされると前記性に対す る所望の態様でアドレスされる。前記配列内の最上性および最下行のトランジス タは、それ自身の専用のゲート線を有しているという点で他と異なる。

この第２の表示装置に必要なアドレス構成は既に第４図および第５図に関連して 説明したものと同じ構成でちり、マトリックスアドレス表示装置の当業者ＫＦｉ 周知のものでちる。（１９８６年発行の「ジャパンディスプレイ８６Ｊ２０４〜 ２０７頁にも関連するアドレス構成が開示されているので参照されたい）。

第６図が示す構成の利点は、明らかに、トランジスタが故障した場合、およびレ ーザカッティングなどで遮断された場合にもそのトランジスタと接続するセルが 一定の値に充電され続けていることである。ピクセル内の上部トランジスタ（例 えばＴ２１Ａ）が遮断された場合、セルＣ２１Ａ、　Ｃ２１Ｂが正しい値に充電 される。しかしながら、ピクセル内の下部トランジスタ（例えばＴ２１Ｂ）が遮 断された場合、前記セルはすぐ上の行にあるセルＣ１１Ａ　。

Ｃ１１Ｂの値に充電される。しかしながら、これは明らかにインアクティブ状態 のピクセル対として表示装置を見ている人にはそれほどの障害とならない。この 障害は、表示装置を作業ダウンするようにゲート線をストローブしく・・・・・ ・４３．４５．４７・・・・・・）、次いで表示装置を作業アップするようにス トローブしく・・・・・・４７．４５．４５・・・・・・）、その結果、ただ遮 断されたトランジスタと接続するセルだけが誤って交互のフレームに充電される ような駆動回路構成を備えることによって更に低減することができる。

上記本発明による表示装置のいずれにおいても、同じトランジスタと接続する各 セル対は同じ電位になるように充電されることが判る。しかしながら、用途によ っては前記各対内のセルが異なる形状を有するようにし、二つのセル間の容量差 によって二つのセルの電圧に異なる分圧が生ずるように選択してもよい。ちるい はまた、各対内のセルが一致している場合であって前記各対内のセルを異なる値 に充電しなければならない場合には、第７図に図示の構成金利用してもよい。こ の構成は、１ピクセル内の各セル対が隣接するゲート線でゲートヲ駆動される二 つのトランジスタによってアドレスされるような第６図に図示の表示装置の応用 例である。しかしながらこの第３の表示装置では、前記セル対が垂直に構成され ておシ、トランジスタのソース／ドレインチャンネルにより列トラックに接続さ れているという点で第６図に図示の表示装置と区別される。このように各セルは 、それらの主電極によって二つのトランジスタから成る単一の組合せに接続され ている。前記第３の表示装置は、以下の点でも第６図に図示の装置と区別される 。すなわち、前記列アドレス線３５，５７，３９．４１は、第２のプレートに取 シ付け−られで該第２のプレートの交互のセル電極３１を夫々接続し、よって第 ７図に示したようにインターリーブされる個々の曲折した電極対７１．７２で置 換される。

これらの電極は、一般に薄い金属層（通常アルミニウム）で作られており、セル 電極３１間に適当な導電性を与えるようになっている。この第３の表示装置を使 用する場合、連続するゲート線４３，４５．４７には個々のストローブパルスＶ ＧＭが印加されるため、ストローブされたゲート線の両側の行のセル対が上方の 行のセルに対して所望の値に充電され、下方の行のセルはすぐ下のゲート線がス トローブされると正しい値にリセットされる。

第７図に図示した構成の欠点は、明らかに、二つのインターリーブするトラック を調整するためセルの各列間の間隙を割合に太きくしなければならないことであ る。

前記間隙は、ビクセルの列構成を若干ジグザグ形にすることＫよって幾分縮少す ることができるが、この結果その外見は利用者にとって受入れ難いものになシう る。第８図および第１０図は、第２のプレートに取り付けられるインターリーブ された電極の、前記間隙を縮少する別の構成を示している。対応する等価回路が 第９図および第１１図に示しであるが、この場合も各セルはコンデンサとして表 示されており、各トランジスタはスイッチとして図示されている。１行のスイッ チは全て各ゲート線がストローブされると同時に作動されることが判る。前記構 成のいずれにおいても、１行がストローブされると（すなわち、その行のスイッ チが全部閉にされると）、アドレスされる回路は第１２図に図示の回路になる。

ここで必要とされるアドレス構成は、上記構成に使用されたものとは異なる。Ｎ ＋１が列電極の数である場合に、連続する列、すなわち第２のプレートの電極に 与えられル’を圧Ｖｉ（ｉ＝　ｏ、　１．２．　ｓ・・・・・・Ｎ）は、アルゴ リズムにＪ＝ａＨのｂｉ−１ と表わさる。但し、■は基準電圧でラシ、町、ｂｉは二進ディジットであって、 コンデンサ対の先行する列ｉが充電されるか、されないかＫよって夫々１ま７’ ｃＦｉｏとなる。

■はモジュロ２加算（排他的論理和）′ｔ−表わす。前記セルに直流の電圧がか からないようにするためには、ビットｂｏが一方のフィールドで０をとり、もう 一方のフィールドで１ｔ−とる場合を除き、二つの同一なフィールドで各フレー ムを構成する。

第８図および第１０図の構成の短所は、明らかに、中間値の想定ができるように セルＫかかる電圧を変えてグレースケールを表示することが困難な点である。よ って、これらの構成は主としてアルファグラフィック表示装置に適している。前 記の問題全回避する望ましい方法の一つは、前記第２のプレートに取シ付けられ るソース／ドレイン線を絶縁交差により直交するセットとして配列させることで ある。このことによって、第２のプレートに故障の生ずる可能性が増大するが、 このプレートは、組み立てる前にテストすることができると共に、二つのプレー トのうち、低価格のプレートなのでこの第２のプレートのみを何度か損耗したと しても経済的に許容しうるものである。第１５図は第１のプレートに取り付けら れるトランジスタならびにセル電極３３の構成を示し、第１４図および第１５図 は第２のプレートに対する二つの可能な結合状態を示す。いずれの場合にも第４ 図および第５図でｖＤＡＴＡとして表示されているような波形を第２のプレート の列電極に与え、かつＶＲＥ　Ｆとして表示されているような波形を第２のプレ ートの水平電極に与えることによって表示装置をアドレスすることができる。

第７図から第１５図に図示の全構成においてトランジスタによシ接続された一対 のセル部材が垂直に配列されているが、その場合まず前記セルの双方が上方のセ ルに対する所要電位に充電され、次いで次のストローブインタバルで下方のセル が所要の電位にリセットされる。別の代替構成としては、そのようなセル対内の セルを対角線的に接続する方法がある。第１６図は第１のプレートに対する可能 な構成を示し、かつ第１７図は対応する第２のプレートの構成を示す。但し、Ｄ および几＃：ｔｉ４図および第５図に図示されたデータおよび基準波形によって 夫々駆動される電極を表わす。

第７図から第１７図に図示の全構成において、前記配列の最下行はそれ界用の特 別な回路を備えていない限シ、最下行から２番目の行と同じ値に設定されたまま 罠なることが判る。あるいはまた、最下行をフレームまたはベゼルによって利用 者から見えないように遮蔽してもよい。

第１６図および第１７図に示す構成の場合も最初の列と最後の列の交互のビクセ ル（図示せず）を省略するか、またはそれらに特別の回路を設けなければならな いことが判る。

次に第１８図から第２２図の説明をする。例えば「１９８５年度国際ディスプレ イ研究会議議事録」の２７−２９頁に記載されているようなカラー表示を行なう 場合、前記マトリックスアドレス可能表示装置の各ビクセルは赤、緑、青のサブ ビクセルで構成されたトライアットに分割される。第１８図および第１９図は、 そのような本発明による表示装置を示したものである。前記第１８図にはトラン ジスタと、および関連するゲート線１８１゜ｆ８３．１８５．１８７　とが取り 付けられた第１のプレートの一部分が図示されているが、同じトランジスタと接 続する一対のセル内の第１のプレートに取り付けられる電極３３Ｖｉ夫々同色の 個々のカラーフィルタと関連している（赤は几、緑はＧ１青はＢで表示する）。

連続する行内の各トランジスタは、サブビクセルの２分の１だけ変位されている 。第１９図にはソース／ドレイン列の電極と共に電極５１が取り付けられた第２ のプレートの対応する一部分が図示されており、各列の電極は各列に沿って二つ の異なる色のフィルタと関連するセルに交互に接続される。

前記第１８図および第１９図に示す構成の欠点は、前記赤／緑／青のトライアン ドのいずれか一つが個々のゲート線の単一のストロービングインタバルで全部ア ドレスされないことである。第２０図は、この問題を回避する第１のプレートの 別の回路構成要素の配列を示す。第２１図および第２２図には対応する第２のプ レー）Ｋ対する別の二つの配列が示しである。これらの図から、第２のプレート に取り付けられた列電極に図示の電圧波形を与えることによりいずれの赤／緑／ 青のトライアンドも単一のストローブ間隔内で全部アドレスされることが判る。

図中、ＤＢ、ＤＧおよびＤＢは公称トランジスタソース線に印加された赤、緑、 青のデータに対する電圧データ波形を夫々表わし、几は公称ドレイン線に与えら れた基準電圧を表わす。前記波形は、既に述べた本発明による第１の表示装置に 関連して第４図および第５図に示したものと同じものである。

本発明による表示装置の細部の形式は、前記応用例Ｋ　、よって異なることが判 る。特に以上述べた表示装置は、一対の透過形絶縁プレート（例えばガラス）の 間に収容されるが、一方のプレートを半導体結晶形式にしてこの結晶内にトラン ジスタを組込んでもよい。前記表示装置のセル以外の容−１ｔｅ利用して前記配 列の残りの部分からトランジスタの各主電極を隔絶してもよいことが判る。

しかしながら、そのような装置は本発明による表示装置はど有用ではない。

本発明による表示装置には特に液晶セルを利用することが望ましいが、他形式の 切換可能なセルを利用してもよいことが判る。前記他形式の切換可能なセルとし ては、エレクトロルミネッセンスセル、ジルコン酸チタン酸鉛ランタン（ＰＬＺ Ｔ　）ならびに類似の強誘電体、エレクトロクロミックセル、起電セル、および 真空スイッチなどがある。

前記本発明による表示装置に図示されたゲート、ソースおよびドレイン線は互い に並列な線、または互いに直交する線のいずれかであるが、本発明は計装用のア ナログ表示器として使用する場合にアドレス線を放射状に構成するような非矩形 配列にも応用できることが判る。

ＤＯＲＤＤ 国際調査報告 Ａ：ＪＮＥＸτＯＴＨＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰＯ ＲＴ　ＯＮ

Claims (20)

【特許請求の範囲】
1. （１）二つのプレートの各々の表面に夫々取り付けられる二つの電極を夫々有す る二次元配列の切換可能なセルであつて、トランジスタにより前記の各セルと接 続し、前記配列内の異なる複数のセルに夫々接続すると共に前記プレートの異な る一方に夫々取り付けられる個々の電気アドレス線対に印加される電気信号によ つて夫夫切換え可能となる前記二次元配列の切換可能なセルで構成されたマトリ ックスアドレス可能表示装置において、前記各トランジスタの各主電極は前記配 列の個々のセルによつて前記配列の残りの部分から隔絶されることを特徴とする 上記マトリックスアドレス可能表示装置。
2. （２）特許請求の範囲第１項記載の装置において、前記の各セルは液晶セルであ ることを特徴とする上記マトリックスアドレス可能表示装置。
3. （３）特許請求の範囲の前記いずれか一項に記載の装置において、前記装置は前 記セルの各々にかかる電圧の極性を周期的に反転するのに有効な駆動電圧を印加 する駆動手段を備えていることを特徴とする上記マトリックスアドレス可能表示 装置。
4. （４）特許請求の範囲第３項記載の装置において、前記装置は前記極性の周期的 反転を生じさせるように周期的にパルス化される基準電位を各トランジスタの一 方の主電極に印加する手段を備えていることを特徴とする上記マトリックスアド レス可能表示装置。
5. （５）特許請求の範囲の前記いずれか一項に記載の装置において、前記装置は前 記セルを切換えた後各トランジスタの前記主電極間の電圧を下げるのに有効な駆 動電圧を印加する駆動手段を備えていることを特徴とする上記マトリツクスアド レス可能表示装置。
6. （６）特許請求の範囲第５項記載の装置において、前記電気信号のうちの１セッ トは各トランジスタの制御電極に逐次印加されるストロプパルス形式になつてお り、前記ストロプパルスの直流レベルは前記各シーケンス内で変化し、名主電極 と各トランジスタの制御電極とり間の電圧を下げるようになつていることを特徴 とする上記マトリックスアドレス可能表示装置。
7. （７）特許請求の範囲の前記いずれか一項に記載の装置にかいて、前記各セルは 同じアドレス線対にその主電極が接続された二つのトランジスタと接続している ことを特徴とする上記マトリックスアドレス可能表示装置。
8. （８）特許請求の範囲の前記いずれか一項に記載の装置において、前記装置は同 じトランジスタと接続する各セル対に異なる電圧を印加する手段を備えているこ とを特徴とする上記マトリックスアドレス可能表示装置。
9. （９）特許請求の範囲第８項記載の装置において、前記各セル対内の者セルは異 なる寸法を有することを特徴とする上記マトリックスアドレス可能表示装置。
10. （１０）特許請求の範囲第８項記載の装置において、前記各セルは前記トランジ スタの異なる一方の主電極に接続されていることを特徴とする上記マトリックス アドレス可能表示装置。
11. （１１）特許請求の範囲第１０項記載の装置において、前記トランジスタの主電 極と接続するアドレス線は夫々が前記配列に沿つて交互のセルと接続する二つの 個々の導電性トラックから成ることを特徴とする上記マトリックスアドレス可能 表示装置。
12. （１２）特許請求の範囲第１１項記載の装置において、前記二つの導電性トラッ クは前記配列に渡つて異々る方向に伸びていることを特徴とする上記マトリック スアドレス可能表示装置。
13. （１３）特許請求の範囲の前記いずれか一項に記載の装置において、前記装置は 前記セルを部分的に切換えることができるように変更可能な電圧を前記セルに印 加する駆動手段を備えていることを特徴とする上記マトリックスアドレス可能表 示装置。
14. （１４）特許請求の範囲の前記いずれか一項に記載の装置において、同じトラン ジスタと接続する前記各セル対は前記配列の同じ列または同じ行内にあることを 特徴とする上記マトリックスアドレス可能表示装置。
15. （１５）特許請求の範囲第１項から第１３項に記載の装置において、前記同じト ランジスタと接続する前記各セル対は前記配列の異なる列および異なる行内にあ ることを特徴とする上記マトリックスアドレス可能表示装置。
16. （１６）特許請求の範囲の前記いずれか一項に記載の装置において、前記各セル はカラーフィルタと関連していることを特徴とする上記マトリックスアドレス可 能表示装置。
17. （１７）特許請求の範囲第１６項記載の装置において、前記セルのトライアッド 内の各セルは異おる主要色のフィルタと関連していることを特徴とする上記マト リックスアドレス可能表示装置。
18. （１８）特許請求の範囲第１７項記載の装置において、前記アドレス線（前記ト ランジスタに基準電圧を与える線）は前記トライアツドのセル内の各セルを同時 にアドレスできるように配列されていることを特徴とする上記マトリックスアド レス可能表示装置。
19. （１９）特許請求の範囲の前記いずれか一項に記載の装置において、前記装置は 該装置の周辺領域に独特にアドレスすることができない前記配列内のセルを遮蔽 するのに有効な遮蔽手段を備えていることを特徴とする上記マトリックスアドレ ス可能表示装置。
20. （２０）以上添付の図面第２図から第２２図を参照しながらほぼ説明した上記マ トリックスアドレス可能表示装置。