JPS63501996A - 多層印刷回路ボ−ド - Google Patents
多層印刷回路ボ−ドInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は多層印刷回路ボードに関する。
背景技術
多層印刷回路?−ドはそれらの面に印刷された導体要素のトラック又はラインを
有する絶縁材料のカード又は基板を重ね合わせて形成される。それら導体要素は
典型的には基板の適当な領域に銅のような金属をデポジットすることにより、又
は基板にはり合わせてちる銅のような金属フィルムの不要部分をエツチング除去
することによって形成される。各カード又は基板は片面又は両面にすることがで
きる。すなわち、導体要素のラインをカード等の片面にのみ設けてもよく、両面
に設けてもよい。
先行技術の印刷回路ボードは各カード又は基板上に異なる回路が設計され、それ
ら回路は回路間の電気接続点が互いに一致するように重ね合わせて作られる。
そのため、個々の回路は組立てられたカードに穴をあけて接続され、その穴に銅
のような導電材料層をメッキ形成するようにしていた。回路成分の引出線は組立
てられたボードの露出した平面の穴に取付けられる。
それら引出線はボードの異なる層の導体要素に接続される。この導体層は回路に
対する各種層なる電圧電源の供給や信号送信に使用されるよう設計される。先行
技術の高密度多層印刷回路ボードの層設計は屡々入シ組んだ導体、41ターンの
故に複雑となシ、相互接続点も複雑となってきたので、それら層の設計に非常に
長い時間及び高額の費用を消費するようになった。
発明の開示
この発明の目的は、ボードに取付けられている高密度の回路成分を容易にするよ
う設計された多層印刷回路が−ドを提供することである。
更に、この発明の目的はボードを構成する各種基板のパターンをレイアウトする
時間を短縮することができる構造の多層印刷回路が−ドを提供することである。
この発明によると、共に積重ね状態に張合わされた電気絶縁材料から成シ、電気
導体材料のパターンが形成された第1の面を有する複数の基板と、前記基板の最
後の1つの前記第1の面に取付けられた複数の回路要素と、前記基板を横断する
複数のメッキ透孔とを含む多層印刷回路ボードであって、各前記基板の導体材料
パターンは複数の並列導体と、各々がメッキ透孔と角が丸い全体的に方形構造と
を有する複数の接続・ぐラドと、各々が前記並列導体の隣り合う1つに対し接続
i4ツドの角を接続する複数の接続要素とを含む多層印刷回路?−ドを提供する
。
図面の簡単な説明
次に、下記の添付図面を参照してその例によシこの発明の一実施例を説明する。
第1図は、この発明の多層印刷回路ぎ−ドの最上層の平面図である。
第2図は、DIP ICパッケージ成分を含む印刷回路ボードの最上層の典型的
なドメイン領域の拡大平面図である。
第3図は、Macrocell ICパッケージ成分を含むドメイン領域の拡大
平面図である。
第4図は、この発明の印刷回路が−ドの一部の拡大断面図である。
第5A図乃至第5D図は、導体要素のラインに対し可能な接続ノクツド配置を示
す回路ボードの各種層の部分平面図である。
第6図は、導体要素の一部分に対するノeツド接続を示したこの発明の印刷回路
ボードの層の詳細な部分図である。
第7図は、導体要素に対するその接続を示す典型的な接続バンド−の拡大詳細図
でおる。
第8図は、この発明の印刷回路ボードの一部の簡略拡大断面図である。
発明を実施するための最良の形態
第1図は、この発明に従って構成された多層印刷回路ボード20の最上層の平面
図である。ボード20の最上層の表面は好ましくは同数のICパッケージが取付
けられている複数の等しい表面領域又は“ドメイン122を含む。回路が−ドの
他の層の各最上面は類似する等しいドメイン領域層を有する。回路ボードの上端
近くにある回路g−vzoの領域24は他の回路成分に使用できる。ボード領域
25は同じロジック・デツキの他の印刷回路ボードに対し、その?−ドを接続す
るボードの接続ビンの使用に供することができ、領域23はロジック・デツキの
ケーブル接続(図に示していない)用のコネクタの使用に供することができる。
領域21はボード20の質の監視に便利なテスト・ライン(図に示していない)
用に向けられる。バッファ・ダート(図に示していない)は同じロジック・デツ
キの他の回路に対する信号接続のために領域19に設けられる。第2図及び第3
図に示すように、ドメイン領域22はPhoenix + Ar1zona 、
U−8,A、のMotoroLaコーホレーションから購入しうるデュアルイ
ンライン・ノe−)ケージ(DIP)又はMacrocellパッケージ27の
ような所定数のICノクツケージ27を含む。DIPICパッケージ26Mac
rocell ノ!ツケージ27の各引出要素又はピン28は2.5 m銅ブリ
ッジ要素32によって監視点又は孔30に接続される。監視孔30は、又印刷回
路ボード内に設けられた接続・母ツド又は導体要素のような回路要素にも接続さ
れ、以下十分に説明する方法で回路要素のテスト及び修理に使用される。
ドメイン領域22には、終端抵抗36、タンタル・キャパシタ34、及びセラミ
ック・キャパシタ35が取付けられる。両キャパシタ34.35は電力導体の電
圧のふらつきを円滑にするよう作用する。第2図。
第3図において、記号Δは−5VDC電源の位置を表わし、記号×は−2VDC
電源を表わし、記号図は電源接地を表わし、記号口はIC/#ツケージ・ピン2
8の位置を表わし、記号○は監視孔30の位置を表わし、記号+は眉間接続を行
う接続孔31の置きうる位置を表わす。回路?−ドの各ドメイン領域22は同数
の監視孔及び接続孔を持つように作られる。各IC/#ツヶージ26(第2図)
、27(第3図)に隣シ合い、各ドメイン領域内の回路が−ドには、抵抗36等
のような回路に関連する受動成分を取付ける孔38の列が設けられる。
第4図は、誘電材料層42a〜42cによって共に積重ね状態に取付けられた4
枚の両面銅層印刷回路カード40a〜40dから成るこの発明の印刷回路が−ド
20の一部の断面図を表わす。4枚の回路カードはエポキシ・ガラス材で作られ
、薄膜層42a〜42cは類似する誘電材料で作られる。公知のエツチング処理
によシ、カード40 a 〜40 dの上部銅層44.48゜52.56 (第
4図)の導体要素又は箔62及び接続パッド72(第5A図〜第5C図)を構成
するライン・パターンを設ける。回路の動作で使用する信号を送信する信号層は
層44.48.52.56である。動作において、銅層46(第4図)は−5,
2VDC電源に接続され、層54は−2VDC電源に接続される。銅層50゜5
8は接地に接続される。
第5A図〜第5D図は、銅層44.58,52.56の部分の平面図である。第
5A図〜第5C図に示す導体要素62の配置は回路・母ツケージ26(第2図)
を使用するボードの回路要素の密度を最小にするよう試みられる。最上層又は利
用銅層44(第5A図)はX及びY方向どちらの方向にも延びるが交差しない平
行導体要素のライン62を有する。導体要素62(第5B図)は層48.56に
設けられ、Y方向に平行に延びるが、導体要素62(第5C図)は銅層52に設
けられ、X方向に平行に延びる。導体要素62は信号層44.48,52.56
のドメイン領域が夫々同数の導体要素62を含むように配置される。この導体要
素62の均一構造はぎ−ド内のストレスを均一にし、熱発散を均一にするため、
発生するかもしれないひずみの量を減少する。信号層44.48,52.56間
に電力層46.50.54(第4図)をサンドイッチにすることによって、更に
雑音値を減少する。低い接地層58(第5D図)は接地層58の空所又は凹部7
1(第8図)を通して接地層58とメッキ透孔70を接続するように配置するこ
とができるはんだAラド66を含む。
これらの接続はパッド66と層58との間を接続するために凹部71をブリッジ
するスポーク要素69(第5D図及び第8図)を使用して行われる。名札7oは
監視孔30(第2図)、接続孔31、又はXCパッケージから引出ピンを受ける
孔を含むことができる。
孔70のあるものには、以下で説明する方法によシ接続パッド72(第5A図〜
第5C図)を用いて印刷回路ボードの層を相互に接続するよう使用される接続ピ
ン68(第8図)が設けられる。接続−ン68はICノセッケージ26.27(
M2図及び第3図)のピン又ハ別のピンを含むことができる。ノぐラド72はピ
ン68と他の回路要素及びそのノヤツドのある銅層とを相互に接続する。挿入さ
れたピン68は孔7oを通してボード20及びパッド72に接続される。パッド
72及び導体要素62はその層の指定された位置にあるので、パッドは導体要素
の通路を遮ぎることはない。
第6図及び第7図は接続・母ツド72と導体要素62の詳細を表わす。第6図の
各導体要素62(第5A図〜第5C図)は電気信号を送信する2本の平行導体セ
グメント73.74を含む。第7図ではつきシするように、各接続・ぐラド72
は角部76が曲線の大体方形構造の銅で作られる。各74ツド72はこの実施例
では銅である導体要素62と同一材料から成る接続要素78を用いて、その角部
76の1つにおいて導体要素73又は7401つに接続される。この構造はパッ
ド72とセグメント73.74との間に必要な電気接続を可能にする。セグメン
ト73.74に対して導体要素62を分離すると、それは導体要素の密度を一定
にし。
導体要素62間の漏話を少くし、パッド72に対するアクセスを容易にする。/
4′ツド72(第7図)の寸法は最悪の製造状態及び製造誤差の下でも、導体要
素62に対する接続をなすことができるようにしなければならない。曲線角部に
おいて接続要素78に接続されている方形・9ツドは、直径がこの方形パッドの
寸法に等しい円パッドよシ大きな孔70を可能にする。パッド72の隣シ合う角
が夫々2つの接続要素78に接続される。この配列に従い、導体セグメント73
又は74はパッドの角部分7601つが夫々の孔70のドリル中、中心が外れて
パッドの角部76が破損したような巻合でもそのパッドとの接続が保たれる。こ
の2重接続構造は極端に高密のパッケージ状態のために小さなパッドを選ぶ方法
を提供する。第7図は銅層37金メツキした後の中心が外れた孔70を示す。
第8図は、メッキ透孔70内に接続ビン68を取付け、接続パッド72を使用し
た回路ボードの2枚の銅層間に延びる信号路を例示した印刷回路ぎ一ド20の一
部の拡大断面図である。層52の特定の導体要素52から層56の特定の導体要
素に信号を送信する湯合、信号は層62からメッキ透孔80a2層44.メッキ
透孔80b1層48.メッキ透孔80c 、層44゜及びメッキ透孔80dを通
して層56に送信される。
従って、信号路は接続パッド72及びメッキ透孔80a〜80dを使用して完成
する。
回路が−ド20を製造する際、各ガラス・エポキシ・カード40a〜40dは(
第4図)まずカードの両面に銅層を薄箔にして準備する。導体要素62.64(
第5A図〜第5C図)のラインのパターン及びカード40a〜40dに必要な接
続パッド72はマスクを使用し、公知の方法で銅層をエツチング処理して行われ
る。カード40a〜40d’iこの方法で準備した後、カードの間に薄箔のガラ
ス・エポキシ層42a〜42cをサンドイッチして適当な順序に組立てられる。
回路ボードを形成した後、選ばれた接続パッド72を挿入する深さく第8図)に
回路ボードを通して要求された孔70(第7図)をドリルし、各層の導体要素と
回路要素との間に必要な接続を与える。そこで、孔70は公知の方法で銅層37
(第7図)がメッキされる。その後5回路要素34.26等の引出ピン又は別の
ピンかもしれない必要な接続ピン68(第8図)がボードの適当な孔70に挿入
される。この構造を有する回路が−ドの製造は常に同一であるため失敗を少くす
ることができる。
印刷回路が−ドを組立てた後、ボードの層内に回路の欠陥が見つかった場合、回
路要素の引出ピン68と欠陥回路要素に接続されている監視孔30との間に延び
ている適当なブリッジ要素32(第2図)を切断することによって修理を実行す
ることができる。この動作はテストのために監視孔30を使用して欠陥の元を確
認することによシ、欠陥回路要素を分離することができる。欠陥要素を修理した
後、ブリッジ要素32も修理して元に戻すことができることは明らかでちる。
従って、印刷回路が一ドの構造はボードの内部の層に手を入れる高価な装置を必
要とすることなく、回路要素の修理を容易にする。
FIG、 1
FIG、 2
FIG、 3
FIG、 4
FIG、 6
国際調査報告
1III・「霞NaII+l^Oロー1(1電−O内N、、PCT/US861
02569ANNEX To フ−’ INτERNAτl0NAL 5EAR
CHR:JORT ON
Claims (6)
- 1.電気導体材料のパターン(44,48,52,56)が形成された第1の面 を夫々有する積重ね状態に接続された電気絶縁材料の複数の基板(40a〜40 d)と、最終の前記基板(40a)の前記第1の面に取付けられた複数の回路要 素(26)と、前記基板に横断延長する複数のメッキ透孔(70)とを含む多層 印刷回路ボード(20)であって、各基板の前記導体材料のパターンは複数の平 行導体(73,74)と、各々がメッキ透孔(70)及び角が曲線の大体方形構 造を有する複数の接続パッド(72)と、前記接続パッド(72)の角を前記平 行導体(73,74)の隣り合う1つに接続する複数の接続要素(78)とを含 む多層印刷回路ボード。
- 2.各前記接続パッド(72)は前記パッド(72)の隣り合う角に夫々接続さ れた2つの接続要素によって前記平行導体(73,74)の隣り合う1つに接続 される請求の範囲1項記載の印刷回路ボード。
- 3.前記基板(40a〜40d)の各々の前記第1の面は各々が同数の平行導体 (73,74)を含む複数の等しい表面領域(22)から成る請求の範囲1項又 は2項記載の印刷回路ボード。
- 4.各前記基板の前記最終基板(40a)の前記等しい表面領域(22)は同数 の集積回路パッケージ(26)を含む請求の範囲3項記載の印刷回路ボード。
- 5.複数の導体層(46,50,54,58)は夫々前記第1の表面に対面する 前記基板(40a〜40d)の表面に設けられ、各前記導体層は動作中所定の電 位に維持され、前記導体層は前記導体材料パターンと代替しうる請求の範囲1項 、2項、3項又は4項記載の印刷回路ボード。
- 6.前記回路要素(26)は複数の引出要素(28)を含み、各前記引出要素は メッキ透孔(70)内に取付けられ及び前記印刷回路ボードの表面に沿って延び る金属ブリッジ要素を介して前記引出要素に接続される夫々の監視孔(30)の 近くに配置され、各前記ブリッジ要素は切離自在である請求の範囲1項、2項、 3項、4項及び5項記載の印刷回路ボード。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US81118885A | 1985-12-20 | 1985-12-20 | |
US811,188 | 1991-12-20 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63501996A true JPS63501996A (ja) | 1988-08-04 |
Family
ID=25205819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50029186A Pending JPS63501996A (ja) | 1985-12-20 | 1986-11-28 | 多層印刷回路ボ−ド |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0253833B1 (ja) |
JP (1) | JPS63501996A (ja) |
CA (1) | CA1260625A (ja) |
DE (1) | DE3676822D1 (ja) |
WO (1) | WO1987004040A1 (ja) |
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CN107728043A (zh) * | 2017-11-15 | 2018-02-23 | 奥士康科技股份有限公司 | 一种电路板测试方法及电路板测试系统 |
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- 1986-11-28 JP JP50029186A patent/JPS63501996A/ja active Pending
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EP0253833B1 (en) | 1991-01-09 |
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