JPS6347672A - 平均値検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）産業上の利用分野 この発明は、リップルを含む電′流や電圧などの入力信
号の平均値を検出する平均（Ｉｉ￥検出装置に関する。

（ｂ）発明の概要 この発明に係る平均値検出装置は、たとえばサイリスク
を用いた整流器等のサイリスクの点弧位相をデジタル制
御する装置等において、負荷に流れる電流の平均値を検
出する場合などに用いられる。この発明は特に入力信号
にリップルが含まれていても、それに影響されずに正確
な平均値を求めることを可能としたものである。

ｆｃ）従来の技術 第４図に従来より実施されているサイリスクを用いた整
流回路のブロック図を示す。交流電源より入力された電
圧は主トランス３１にて電圧変換され、サイリスク変換
器を介して負荷が接続されている。ここでサイリスタ変
換器は三相整流回路より構成されていて、各サイリスタ
はゲートパルス発生回路から発生されるゲートパルスに
よって点弧される。負荷３３に流れる電流は分流器ＳＨ
により検出電圧Ｖｉｎに変換され、平均値検出回路２０
はこの電圧Ｖｉｎの平均値を検出する。デジタル制御回
路２１は求められた平均値に基づいてゲートパルス発生
回路３４を制御する。なお、同期トランス３５は交流電
源から同期電源の信号を得るためのトランスであり、ゲ
ートパルス発生回路はこの同期電源に同期してゲートパ
ルスの位相を制御する。

このような整流回路は負荷に流れる電流の平均値を一定
に保つために用いられるが、出力電流はサイリスクの点
弧周期のリップルを含むためめその影響を受けないよう
にする必要がある。

従来、この種の検出方法として第５図に示すような回路
が用いられている。

同図において平滑フィルタはコンデンサＣとコイルしま
たは抵抗Ｒから構成されるインビダンス素子からなり、
検出電圧Ｖｉｎを平滑化した後、Ａ−Ｄ変換器に検出電
圧を印加している。マイクロプロセッサよりなるＣＰＵ
８は制御ロジック１１を制御して、Ａ−Ｄ変換器１２の
出力データを読み込むことによってその時点の検出電圧
Ｖｉｎの平均電圧を検出することができる。

ところが、このような平滑フィルタを用いたアナログ回
路により平均値を求める方法では、検出電圧に含まれて
いるリフプルによる影響を略完全に排除するために平滑
フィルタの時定数を大きくしなければならないが、時定
数を大きくすれば周波数応答特性が悪くなり、フィード
バック制御３系に用いた場合、応答遅れの問題があった
。

第６図は第５図に示した回路の検出電圧Ｖｉｎの変化と
ＣＰＵが平均値として検出した検出値との対応を表した
図である。この図からも明らかなように検出電圧Ｖｉｎ
の平均値が時刻ｔ、で立ち上がったとしても、ＣＰＵの
検出する平均値は指数関数的に徐々に上界する。

このようなアナログ回路による欠点を解消するために、
第７図に示すようなデジタル回路による平均値の検出装
置も最近では実施されている。

同図においてＶ／Ｆコンバータ１は検出電圧Ｖｉｎのレ
ベルに応じた周波数のパルス信号を発生する電圧／周波
数変換回路である。カウンタ３はこのパルス信号ｆパル
スをカウントし、ＣＰＵ８はランチ回路４を介してカウ
ンタの値を読み込むことによって平均値を得るものであ
る。制御ロジック１０はシステムクロックパルスからサ
ンプリング周期信号を作成し、カウンタ３に対してクリ
ア信号およびカウント禁止信号を、ラッチ回路４に対し
てラッチ信号およびＣＰＵ８に対して割込み信号を発生
する。

このようにカウンタ３はあらかじめ定められたサンプリ
ング周期におけるｆパルスのカウントをおこなうため、
このカウンタの値が検出電圧Ｖｔｎの平均値に対応する
値となる。

（ｄ）発明が解決しようとする問題点 ところが、このような従来のデジタル回路による平均値
検出装置は、サンプリング周波数とリフプル周波数が干
渉するという問題があった。

第８図は第７図に示した装置の各部の波形およびタイミ
ングを表す図である。図に示すようにランチ信号、カウ
ント禁止信号およびクリア信号はサンプリング周期Ｔｓ
に従って発生されるため、ｆパルスは常にサンプリング
周期ＴＳごとにカウントされる。ところが、検出電圧Ｖ
ｉｎは図に示すようにリフプルを含む信号であるため、
このリップルの周波数とサンプリング周波数との差の周
波数でカウント数の値が変動する。

（ｅ１問題点を解決するための手段 この発明は以上のような従来の問題点を解消するために
、入力信号のレベルに応じた周波数のパルス信号を発生
する周波数パルス信号発生回路と、入力信号のリップル
周期を検出するリップル周期検出回路と、前記リフプル
周期毎に前記周波数パルス信号をカウントする第１０カ
ウンタと、前記リフプル周期毎にクロックパルスをカウ
ントする第２のカウンタと、前記第１のカウンタの計数
値を前記第２カウンタの計数値で除算した値を入力信号
の平均値として設定する平均値設定手段とを設けたこと
を特徴としている。

（ｆ１作用 以上の構成であれば、第１のカウンタは入力信号のリフ
プル周期における入力信号のレベルに応じて得られた周
波数のパルス信号をカウントする。第２のカウンタは第
１のカウンタと同様のリソプル周期において一定周波数
のクロックパルスをカウントするため、この第２のカウ
ンタはリップル周期の時間に応じた値となる。したがっ
て第１カウンタの計数値を第２カウンタの計数値で除算
することにより、リップル周期の変動による誤差を除去
することができる。

（ａ実施例 第１図はこの発明の実施例である平均値検出装置のブロ
ック図を表す。

Ｖ／Ｆコンバータ１．カウンタ３．ラッチ回路４および
ＣＰＵ８の構成は従来例として図示した第７図の構成と
同様である。なお、カウンタ３はこの発明の第１のカウ
ンタに相当する。

電源同期検出回路２はＵ、Ｖ、Ｗの三相の同期電源の信
号に基づいて電源同期信号を発生する。

カウンタ６はシステムクロックパルスをカウントする回
路であり、この発明の第２のカウンタに相当する。ラッ
チ回路７はそのカウント値を一時的に保持する回路であ
る。

制御ロジック５は電源同期信号とシステムクロックパル
スを入力し、カウンタ３，６およびラッチ回路４，７ヘ
力ウント禁止信号、クリア信号およびラッチ信号を供給
するための回路である。なお、ラッチ信号はインバータ
Ｉを介してＣＰＵ８に対して割込み信号として与えられ
る。

第２図は第１図示した各部の波形およびタイミングを表
す。

図に示すように同期電源Ｕ、Ｖ、Ｗは三相交流信号であ
り、この信号に基づいて電源同期検出回路は電源同期信
号を発生する。この電源同期信号は第４図に示した・整
流回路におけるサイリスタのゲート制御の一周期に相当
する信号であり、平均値を求めるべき検出電圧Ｖｉｎか
らリップル周期を直接求めるのではなく、この電源同期
信号から間接的にリップル周期Ｔｒを求めている。

この電源同期信号に同期したカウント禁止信号の幅Ｔｉ
はクロックパルスの周期より短く、電源同期信号の周期
に対して無視できるため、カウンタ３，６がカウントす
る時間は電源同期信号の周期とほぼ同一である。

検出電圧ＶｉｎはＶ／Ｆコンバータ１によす検出電圧の
レベルに応じた周波数のパルス信号（ｆパルス）が発生
され、カウント禁止信号およびクリア信号が立ち下がっ
てから次のカウント禁止信号が立ち上がるまでの時間に
ｆパルスをカウントする。このときカウンタ６はシステ
ムクロックパルスの数をカウントする。

次サイクルのカウント禁止区間中にカウントデータをラ
ッチ回路４．７にラッチした後、各カウンタ３，６をク
リアして次サイクルのカウンタの準備をする。また、こ
のときデータがラッチ済みであることをＣＰＵに知らせ
る。これは第１図に示したようにラッチ信号の発生によ
ってＣＰＵ５に割込み信号が入力されることにより行わ
れる。

ｃｐｕｓは割込み処理にてランチ回路４，７のデータを
読み込んだ後、次に示す演算を行う。

Ｘ＝ＣＮ／ＣＴ ここでＣＮはカウンタ３の計数値、ＣＴはカウンタ６の
計数値を表す。

このように除算を行うことにより、求められた値Ｘは電
源周波数の変動による影響を除去した検出電圧の平均値
に対応する（比例する）（Ｊとなる第３図に第１図に示
した平均値検出装置を用いた検出電圧Ｖｉｎと、その検
出結果である平均値との関係を表す。このように検出電
圧に含まれているリップルによる影響を受けず、精度の
高い平均値を得ることができる。

（ｈ）発明の効果 以上のようにこの発明によれば、入力信号にリフプルが
含まれていても、その影響を受けずに精度の高い平均値
を求めることができる。また、リップル周期が変動して
も、その変動による誤差を除去して正確な平均値を求め
ることができる。これにより例えばサイリスクを用いた
整流回路においてサイリスクのゲート制御を正確に行う
ことができる。

【図面の簡単な説明】

第１図はこの発明の実施例である平均値検出装置のブロ
ック図、第２図は同検出装置の各部の波形およびタイミ
ングを表す図、第３図は同検出装置を用いた検出電圧と
平均値の関係を表す図である。第４図は平均値検出装置
が利用される例を表すもので、サイリスクを用いた整流
回路のブロック図を表す。第５図〜第８図は従来技術を
説明するための図であり、第５図はアナログ回路による
平均値検出装置の回路図、第６図はその特性を表す図、
第７図は従来のデジタル回路による平均値検出装置のブ
ロック図、第８図はその各部の波形味 １−Ｖ／Ｆコンバータ、 ２−電源同期検出回路、 ３．６−カウンタ、 ４．７−ラッチ回路、 ５−制御ロシック、 ８−ＣＰＵ。

Claims (1)

【特許請求の範囲】
1. （１）入力信号のレベルに応じた周波数のパルス信号を
   発生する周波数パルス信号発生回路と、入力信号のリッ
   プル周期を検出するリップル周期検出回路と、前記リッ
   プル周期毎に前記周波数パルス信号をカウントする第１
   のカウンタと、前記リップル周期毎にクロックパルスを
   カウントする第２のカウンタと、前記第１のカウンタの
   計数値を前記第２カウンタの計数値で除算した値を入力
   信号の平均値として設定する平均値設定手段とを設けて
   なる平均値検出装置。