JPS6343414A - 非回帰的デジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、各々がデシタルフィルタのクロック信号の
周期か、あるいはその倍数に等しい遅延を与える、信号
路の多数の同じような遅延素子の直列の組み合わせと、
その出力がフィルタ出力である加算器とを具備する非回
帰的デジタルフィルタに関する。

口従来技術］ このようなデジタルフィルタの原理はヨーロッパ特許Ｅ
Ｐ−Ａ１０５９９８号明細誉に記載されている。

しかし−足の乗算器の出力と共に、遅延素子のただ１つ
の任意のタップと中央夕、ｆに関して対称的に位置する
タップが加算器の入力に接続しており、一定の乗算器の
入力は直列の遅延素子の組み合わせの中央タップに接続
している。このようなフィルタはカラーテレビ受像機の
デジタル輝度チャネルのためのデジタルフィルタとして
溝底さｎている。

［発明の解決すべき問題点］ 本発明の目的はデジタル信号、特にビデオ信号における
雑音を抑制するのに適した非回帰的デジタルフィルタを
提供することである。

［問題点解決のための手段］ この目的は、本発明によって、各々がデジタルフィルタ
のクロック信号の周期か、あるいはその倍数に等しい遅
延を与える、信号パス内の多数の同じような遅延素子の
直列装置と、その出力がフィルタ出力である加算器とを
具備する非回帰的デジタルフィルタにおいて、各遅＃Ｆ
、素子が減算器とこの減算器に関連した読取り専用メモ
リ（ＲＯＭ）とを備え、遅延素子の第１の半分と関連す
る各ｇ算器の被減数入力が関連する遅延素子の入力に接
続さｎ１遅延素子の第２の半分と関連する各減算器の被
減数入力は関連する遅延素子の出力と接続され、総ての
減算器の減数入力は遅延素子の直列装置の中央タップお
よび加算器の第１の入力に接続され、各減算器の出力は
関連する読取シ専用メモリのアドレス入力に接続され、
各読取り専用メモリの出力はその出力が加算器の第２の
入力に接続している多重入力加算器の入力の１つに接続
され、各読取シ専用メモリには関数・＝ｂ　ｄ　（ここ
でｄは関連する減算器の出力信号を表し、ｂは中央タッ
プの信号値と第１の半分の各遅延素子の入力信号値ある
いは第２の半分の各遅延素子の出力信号値との間の差に
依存する値である。）が蓄積される非回帰的デジタルフ
ィルタによって達成される。

［実施例コ ここで本発明の詳細を添付図面を参照して説明する。

第１図には本発明のデジタルフィルタの実施例のブロッ
クダイヤグラム（デジタルフィルタ回路を表すのに通常
用いられる）が示さｎている。信号路には偶数、２ｎ個
の同じような遅延素子マ１、マｎ、マｎ−）１、マ２ｎ
が具備されている。従ってデジタルフィルタの入力ｅｇ
は第１の遅延素子ｖ１の入力に接続されている。これら
の遅延素子によって与えられる遅延はデジタルフィルタ
のクロック信号ｔｓの周期か、あるいはその間隔の倍数
に等しい（第５図ａ参照）。

各遅延素子には減算器及びＲＯＭが関連している。

第１の半分の遅延素子ｖｌ、ｖｎと関連する減算器の被
減数入力は関連する遅延素子の入力に接続され、又第２
の半分の遅延素子ｖｎ−）−１＋ｖ２ｎと関連する減算
器の被減数入力は関連する遅延素子の出力に接続されて
いる。従って減算器ｓ１とＲＯＭｒｌは遅延素子ｖ１と
関連し、減算器ｓ　ｎ　（！：　ＲＯＭｒｎは遅延素子
ｖｎと、減算器Ｉｎ＋ｌとＲＯＭｒｎ−１−１は遅延素
子マｎ　＋１と、又減算器ｓ２ｎとＲＯＭ　ｒ　２　ｎ
は遅延素子ｖ２ｎとそれぞれ関連している。すべての減
算器８１…ａ２ｎの減数入力は直列の遅延素子の組み合
わせの中央タラ７’　ｍ　ｐと加算器＆ｄの第１の入力
に接続している。加算器ａｄの出力はフィルタ出力ａｇ
である。減算器の出力は関連するＲＯＭのアドレス入力
に接続している。

各ＲＯＭには関数・＝ｂｄが記憶される。こζでｄは関
連する減算器の出力信号を表し、ｂは中央り、グｍｐに
おける信号値と第１の半分の遅延素子の各遅延素子の入
力信号あるいは第２の半分の遅延素子の各々の遅延素子
の出力信号値との差に依存した値である。各ＲＯＭの出
力は多重入力加算器部の入力の１つに接続され、多重入
力加算器ｍ＆の出力は加算器ａｄの第２の入力に接続さ
れている。

本発明によるデジタルフィルタでは、入力６ｇに到達す
るデジタルワードが直列接続の遅延素子を通過するため
、任意の特別な瞬間に中央タップｍｐに現れるデジタル
ワードにおいては、クロック信号のｎ倍の間隔だけこの
デシタルワードに先行するデジタルワードと、クロック
信号のｎ倍の間隔だけこのデジタルワードに後続するデ
ジタルワードが同時に利用可能となる。従って減算器は
これら個々のデジタルワードと中央タップのデシタルワ
ードとの差を形成する。この差によって各々のＲＯＭの
出力には関連する関数値５＝ｂｄが現れる。

次にこれらの関数値は多重入力加算器ｍａによって合計
され、合計値が中央タップのデジタルワードに加えらｎ
る。これがデジタルフィルタの適合動作の一定の形であ
る。

第３図はｔｂと値ｄにおける・＝ｂｄの可能な質的依存
性を表す。

第２図は第１図に示されたデジタルフィルタと同様のデ
ジタルフィルタの変形例のプロ、クダイヤグラムを表す
が、第１の半分のＲＯＭｒ　１　、　ｒ　ｎが第２の半
分のＲＯＭｒ　ｎ−１−１、ｒ　２ｎと対称的に配置さ
ｎているため、第１の半分のアドレスａｄｒＯｍ番目の
ＲＯＭの内容が第２の半分のアドレス−ａｄｒの（２ｎ
＋１−ｍ）番目のＲＯＭのネガティブな内容に等しくな
っている（ｍはｎより小さいかまたは等しい）。例えば
遅延素子が１０個の場合は、第１番目と第１０番目（ｍ
＝１）、第２番目と第９番目（ｍ＝２）…の遅延素子が
相互に対称的になっている。

このような場合第２の半分の遅延素子、すなわちマｎ−
）−１、マ２ｎ、第２の半分の減算器３ｎ＋１、ｓ２ｎ
及び第２の半分のＲＯＭ、　　ｒ　ｎ＋１．　ｒ　２ｎ
は省くこともできるため、第２図に示さｎた構成では第
１図に示された構成における中央タップに対応するタッ
プが、直列の遅［素子の組み合わせの最後のタップｅｐ
になる。

残っている各々のＲＯＭｒ　１　、　ｒ　ｎには付加遅
延素子ｚｌ、ｚｎが関連し、これら遅延素子ｚｌ、ｚｈ
の入力は各々のＲＯＭ’ｒ　１　、　ｒ　ｎの出力に接
続している。信号入力端で付加遅延素子ｚｌによって与
えられる遅延はクロック信号の間隔のｎ倍であり、後続
する付加遅延素子によって与えられる遅延はこの間隔の
ｎ−１倍（ｎは遅延素子ｖｌ、ｖｎの残シの数に等しい
）であり、…以下同様である。従って最後の付加遅延素
子ｚｎによって与えられる遅延はクロック信号ｔｓの間
隔に等しい。

第２図に示された変形例では、第１図に示された多重入
力加算器ｍａは、第１図に示されここでは除去されてい
るＲＯＭｒ　ｎ＋１　、　ｒ　２　ｎに割シ当てられた
加算された入力が、対応する負の符号によって指示され
るよりに減算器入力に変換されるため、多重入力加算器
／減算器ｍｓとして構成されている。

第４図にはＲＯＭが前記のように対称的に配置されてお
り、フィルタされるべきデジタル信号のデータ速度がク
ロック信号上１のＡ波数のｎ分の１に等しい場合の本発
明の実施例が示されている。

”データ速度”とはデジタル信号がデジタルフィルタの
入力・ｇに送られるクロック信号の周波数である。第４
図に示された実施例の場合ｎ＝４である。

第４図に示された実施例では第２図に示された配置とは
異なシ、遅延素子の第１の半分であるｖｌ。

ｖｎ、減算器の第１の半分であるａｌ、＋ｓｎ及びＲＯ
Ｍの第１の半分でらるｒ　１．ｒｎは除去され、第１図
に示さｎる中央タップｍｐに対応するタップが最初のタ
ラｆａｐになっている。残シの遅延素子ｖ５．ｖ６．ｖ
７及びｖ８は第２の半分の遅延素子の素子であり、これ
ら遅延素子の遅延はクロック信号ｔｓの周期のｎ倍、す
なわち４倍に等しい。対応する補助クロック信号は第５
図の（ｂ）に示されている。

ｎ個の減算器とＲＯＭの内、減算器Ｓ′及びＲＯＭ　ｒ
’だけがらシ、多重入力加算器／減算器ｍｓは付加減算
器ｍ　ｓ’で代替されている。これらのサブ回路はデー
タ速度に対応する期間において連続してｎ回、すなわち
４回使用され、加Ｘ器ａｄは多重入力加算器／減算器の
機能を果たすためにクロック信号のｎ−１周期の間、す
なわち３周期の閾減算器ｍ　ｓ’と協働する。

遅延素子ｖ５…マ８の出力は関連するスイッチ装置ｓｇ
５．ｓｇ６．ｓｇ７及び５ｇ１３を介して減算器Ｓ′の
被減数入力に送られる。これらスイッチ装置のコントロ
ール入力にはそれぞれｈ番目の、すなわち４番目の補助
クロック信号ｆ４、（ｎ−１）番目、すなわち３番目の
補助クロック信号ｆ３．２番目の補助クロック信号ｆ２
及び１番目の補助クロック信号ｆ１が与えられる。これ
ら補助クロック信号の周波数はクロック信号ｔｓの周波
数のｎ分の１１すなわち４分の１に等しく、又各補助ク
ロック信号の・量ルス幅はクロック信号の周期に等しく
、個々の補助りａ、り信号の実効ノクルスはこの周期だ
け相互にシフトし、インデックス番号が増加するにつれ
て相互に続く（第５図の（ｄ）及び（Ｘ）参照ン。

補助クロック信号ｆ１…ｆ４の実効ノ４ルスがＨレベル
の間、各々のスイッチ４＆＃　ａ　ｇ　５…ｓｇ８は導
通状態にある。

ＲＯＭ　ｒ’の出力は減算器ｍ　ｓ’の減数入力だけで
なく、第１及び第２のスイッチｕｌ、ｕ２の第１の入力
に接続している。最後の遅延素子ｖ８の出力は第１のス
イッチｕ１の第２の入力に接続されており、スイッチｕ
１の出力は加算器ａｄの第１の入力に接続されている。

加算器ａｄの出力は第３のスイッチｕ３の第１の入力に
与えられ、スイッチｕ３の出力はｎ−１個、すなわち３
個の直列の付加遅延素子ｖ’ｌ、ｖ’２、ｖ’　ｎ−１
の組み合わせの入力に接続され、加算器ａｄの出力はま
た付加スイッチ装置ａｙを通してデソタルフィルタの出
力ａｇに接続している。スイッチ？ｃｆｍ　ｗのコント
ロール入力には第１の補助クロック信号ｆ１が与えられ
る。

最後の付加遅延素子ｖ’　ｎ−１の出力は減算器ｍ　ｓ
’の被減数入力に接続されており、減／ｌＬ器ｍ　ｓ’
の出力は第３のスイッチｕ３の第２の入力に接続さｎて
いる。このスイッチｕ３の第２の入力は又第１の遅延ス
テージｖｓｌ及び定数分割器ｋｄを通して第２のスイッ
チｕｓ２の第２の入力に接続されており、第２のスイッ
チｕｓ２の出力は第２の遅延ステーシマｓ２を通して第
４のスイッチｕ４の第１の入力に接続している。この第
４のスイッチｕ４の第２の入力及び出力はそれぞれ第３
の遅延ステージｖｓ３を通して加算器ａｄの出力、およ
び加算器りの第２の入力に接続されている。

第１の遅延ステーシマｇｌによりて与えられる遅延はク
ロック信号ｔｓの周期のｎ−１倍、すなわち３倍に等し
い。第２及び第３の遅延ステージｖａ２Ｈｖｓ３及びｎ
−１個の付加遅延ステージｖ′ｌ…マ′ｎ−１の遅延は
それぞれクロック信号ｔｍの周期に等しい。

定数分割器ｋｄは第１の遅延ステージｖｓｌの出力に現
れるデジタルワードのビット数を、ＲＯＭ　ｒ’の出力
によって第２の遅延ステーシマｓ２の入力においてあら
かじめ定められたビット数に下げる。実際の回路では定
数分割器ｋｄに与えられた分割定数は十進法の８に相当
するデジタルワードであった。

第１のスイッチｕｌ及び付加スイッチ装置１１Ｗのコン
トロール入力には第１の補助クロック信号ｆ１が与えら
れ、第２及び第３のスイッチｕ２゜ｕ３のコントロール
入力にはｎ番目、すなわち４番目の補助クロック信号ｆ
４が与えられる。第４のスイッチｕ４のコントロール入
力には付加補助クロック信号ｆ５が与えられるが、この
信号のマーク／スペース割合は１：１であり周波数はク
ロック信号ｔ３の周波数のｎ分の１、すなわち４分の１
である。

第４図に示されるスイッチｕ１…ｕ４の位置は、補助ク
ロック信号ｆｌ、ｆ４．ｆ５がＬレベルにある場合のス
イッチの位置である。補助クロック信号ｆｌ、ｆ４．ｆ
５がＨレベルの場合は第１゜第３及び第４のスイッチｕ
ｌ、ｕ３．ｕ４の出力はそれぞｎのスイッチの第１の入
力に接続しており、第２のスイッチの出力はこのスイッ
チの第２の入力に、又付加スイッチｇ　ｆｌｌ　ｓ　ｗ
の出力はこのスイッチ装置の入力に接続している。

第４図に示さｎた配置では５つの補助クロック信号ｆ１
…ｆ５でクロックすることによってマルチプレクス操作
が達成されている。個々の丈７′回路をマルチグルに使
用し次結果、ｒノタルフィルタを集積回路として用いる
のに必要とさｎるチップの領域はマルチプレクス操作を
行わない場合よシかなり小さくてすむ。

第５図には第４図に示された実施例で用いられるクロッ
ク信号の波形および補助クロック信号の例示的な周期に
対する計算結果の一時的位置が概略的に示さｎている。

第５図を理解するためには第６図ないし第８図を見る必
要がある。これら第６図ないし第８図は第５図の説明の
一部と成っているからである。

第６図ないし第８図には個々の演算ステップの時間の分
配及び順番が示されている。従って以下単一の最ｉＭ果
が導かれる回路動作の典型的な説明では第５図ないし第
８図が一緒に考慮される。

加算器及び減算器の計算時間とＲＯＭからの情報を読み
取るのに必要な時間はクロック信号の間隔に比１狡して
短く、無視して良い程度であるとする。

第５図の（−）及び（ｂ）では、ｔと指示された直列の
”短い”間隔及びＴと指示され連続的に番号づけされた
”長い”間隔がそｎ−ｒｎクロック信号ｔｓと補助クロ
ック信号ｆ５に定義さｎている。簡略にするためにデジ
タルフィルタは補助クロック信号ｆ５の周期Ｔ１におい
て動作を開始し、第６図の表に示てれているようにＴＩ
…ＴＩ２の１２の周期の間に１２のデジタルワードｊ１
…１１２が入力ｅｇに連続的に現れる。

次に４つの遅延素子ｖ５…マ８の出力ｍ１…ｍ４におい
てデジタルワード１１…ｉ１２が補助クロック信号ｆ５
の直列の周期の後に現れる。このため第６図の表に示さ
れているように、デジタルワード１１…１１２の行が行
の数が１つ増えるたびに列を１つ右にずらせるようなデ
ジタルワードのマトリ、クスが形成さｎる。

長い周期Ｔ１…Ｔ１２の内、Ｔ４…ＴＩＯは第５図に示
されている。考えられる最終結果は周期Ｔ５…Ｔ９の間
に計算され、周期ＴＩＯの初めでは第５図の軸）に示さ
れているように出力ａｇに到達している。

これら６つの周期中の短いクロック信号の周期は周期Ｔ
５より始まって第５図（ＩＬ）及び第８図に示されてい
るようにｔｌ…ｔ２４として示されている。

示されている。

第８ａ図に示されているように、周期で５すなわち周期
ｔｌ…ｔ４の間には遅延素子ｖ５の出力にはデジタルワ
ード１４がある。このデジタルワード１４は周期Ｔ６に
おいては出力ｍ２に、周期Ｔ７においてはｍ３に、又周
期Ｔ８においてはｍ４に現詐る。デジタルワード１４の
直列の遅延素子の組み合わせｖ５…ｖ８における移動は
こうして終了する。一方遅延素子ｖ５の出力ｍ１からは
周期Ｔ５の間デシタルワードｉ４が与えられ、Ｔ６の闇
にはデジタルワード１５が、Ｔ７の間にはデジタルワー
ド１６が、Ｔ８の間にはデジタルワード１７が、Ｔ９の
間にはデジタルワード１８が、そしてＴＩＯの間にはデ
ジタルワード１９が与えられる。出力ｍ２…ｍ４におい
ても同様であり、周期Ｔ５…ＴＩＯにおいてそれぞｎデ
ジタルワード１３…１８．１２…１７及び１１…１６が
与えられる。

与えられる。

長い周期Ｔ５の間入力ｅｇＫ？ｉ、すなわち減算器Ｓ′
の減数入力にはデジタルワード１５があるため、ＲＯＭ
　ｒ’の出力において出力信号ｅ…（第８ａ図において
ｅｌ…ｅ４と符号づけされている）を与えるようなデジ
タルワード１１…１４と１５との間の差は、４つの短い
周期ｔ１…ｔ４中に決定される。同様にして第８ａ図及
び第８ｂ図の行ｅに示されるように各々の差に対応する
出力信号ａ　５　…ｅ　２４が、長い周期Ｔ　６−Ｔ　
１０中にＲＯＭｒ′によって生成される。第５図ではい
くつかのデジタルワードｅｌ…ｅ２４が各々の参照符号
で示されている。

されている。

補助クロック信号ｆ５の周期内のクロック信号ｔｓの第
２、第３及び第４周期、すなわち周期ｔ２…ｔ４及びｔ
６…ｔ８の間、例えば加算器ａｄは各々の４つの差＠ｌ
…ｅ４、ｅ５…ｅ８等の累算器として機能する。各々の
累算の結果として第８ａ図及び第８ｂ図の行ａｍの参照
符号が選ばｎ、これら参照符号の定義は第７図の表に示
さ九ている。この参照符号の体系は、文字Ｓに長い周期
内の第１の短い周期、すなわちｔｌ、ｔ５、 ｔ９等の期間に起こる差の連続番号ｅ…が先行し、文字
Ｓには長い周期内で累積した最後の差の連続番号が続く
というものになっている。

短い周期ｔ２…ｔ４の間第１及び第３のスイッチｕ１と
ｕ３は第４図に示された位置にあシ、一方周期ｔｌ、ｔ
２の間スイッチｕ４は図示されていない位置にあシ、周
期ｔ１…ｔ３中はスイッチｕ２は図示された位置にある
ため、デジタルワードｅ１は周期ｔ１の間遅延ステージ
ｖｇ２の入力に送られ、又周期ｔ２の初めにはこのステ
ージｖｓ２の出力に送られて、ｆソタルワードｅ１は加
算器ａｄの入力の１つに現れるようになっている。加算
器ａｄのもう一方の入力ＫＦｉ周期ｔ２の初めにデジタ
ルワードｅ２が与えられる。こうして加算器＆ｄの出力
からはデジタルワードｅ　１＋ｅ　２＝１　ｓ　２が与
えられ、これは遅延ステーシマｓ２によって遅延さｎた
後周期ｔ３の初めに加算器入力の１つに送られ、この時
加算器の別の入力にはデジタルワードｅ３が現詐る。こ
うして出力からはデジタルワード１ｓ３が与えられ、周
期ｔ４の初めには加算器の入力の１つに送られ、この特
別の入力にはデジタルワードｅ４が現れる。そして加算
器の出力からは周期ｔ４中にデジタルワード１ｓ４が出
力される。

れる。

周期ｔ４の間スイッチｕ３は図示されていない位置にあ
るため、このデジタルワードは遅延ステージｖｌ′の入
力に送られ、３周期後、すなわち周期ｔ８の初めに減算
器ｍ　ｓ’の被減数入力に送られる。この時減算器の減
数入力にはデジタルワード９ｅ８が現れる。こうして減
算器の出力からは差１ｓ４−・８＝に１が与えられる。

次の３個の周期ｔ９…ｔｌｌではこのデジタルワードに
１が３つの遅延素子ｖ１…ｖ’ｎ−１で遅延され、周期
ｔｌｌの初めにこのデジタルワードに１は減算器ｍ　ｓ
’の被減数入力に現れ、周期ｔ９中は第３のスイッチｕ
３が図示された位置にあるため、同時に減算器ｍ　ｓ’
の減数入力にはＲＯＭ　ｒ’からのデジタルワードｅｌ
ｌが与えられる。周期ｔｌｌの期間減算器ｍ　ｓ’の出
力からはデジタルワードに２＝ｋｌ−６１１が与えられ
、このデジタルワードは周期ｔｌｌ中はスイッチｕ３が
図示された位置にあるために３個の遅延素子ｖ′１…ｖ
’ｎ−１の入力に送られる。

こうして周期ｔ１４においてはデジタルワードに２が減
算器ｍ　ｓ’の被減数入力にあシ、同時にデジタルワー
ドｅ１４はこの減算器の減数入力にある。従って減算器
ｍ　ｓｔ’の出力からはデジタルワードｋ　３＝ｋ　２
−・１４が出力する。

このデジタルワードも又３つの遅延素子ｖ′１…ｖ’ｎ
−１を通過し、周期ｔ１７の量減算器ｍ　ｓ’の被減数
入力にある。同時にこの減算器の減数入力にはデジタル
ワードｅ１７が与えられるため、減算器の出力にはデジ
タルワードに４＝に３−ｅ１７が現れる。

このデジタルワードに４は第１の遅延ステージｖｓｌの
３つの短い周期だけ遅延され、定数分割器ｋｄにおいて
、例えば８で割り算されるため、周期ｔ２０の初めにお
いてはスイッチｕ２の第２の入力に（４）／８として与
えられる。この周期ｔ２０においてこのスイッチｕ２は
補助クロック信号ｆ４によって制御されるため図示され
ない位置に変わる。次の周期ｔ２１では、デジタルワー
ド（４）／８が周期ｔ２２の初めにおいて加算器＆ｄの
入力の１つに現れるように遅延ステージｖｓ２の１つの
短い周期だけ遅延される。加算器のもう１つの入力には
やは９図示されない位置にあるスイッチｕｌを通して、
周期ｔ２Ｑ中に遅延素子ｖ８の出力ｍ４に与えられるデ
ジタルワードｅ５が送られる。

周期ｔ２１の期間スイッチ装置８ｗは補助クロック信号
ｆ１によって導通状態に切り替えらｎ、最終結果（４）
／８＋ｉ　１５が加算器ａｄの出力からデジタルフィル
タの出力＆ｇに転送される。

第８ａ図及び第８ｂ図に示されているように、長い周期
Ｔ５…ＴＩＯのそれぞｎの第２ないし第４の短い周期に
おいて、減算器が動作しその結果デジタルワード・及び
そこから異なる値…Ｓ…が生成さｎる。

このような動作と同時Ｋ、前に述べたようにデジタルワ
ードｋ…が遅延素子ｖ′１…ｖ’ｎ−１及び減算器ｍ　
ｌ’で形成される。長い各周期内の第１の短い周期にお
いて加算器ａｄは最終結果のデジタルワードを形成する
ために用いられる。加算器ａｄの出力信号を与える第８
＆図及び第８ｂ図に示された行ａｍにおいて、結果は周
期ＴＩＯのみに現わｎる。何故ならば回路動作の説明は
上記のようにゼロ状態から開始するためである。

本発明によるデジタルフィルタでは信号が並列に処理さ
ｎる。すなわちデシタルワードの個々のビットは必要な
らパイプニングを用いて同時に処理される。

本発明のデジタルフィルタは半導体集積回路、望ましく
は絶縁ダート電界効果盟トランソスタ回路、すなわちＭ
Ｏ８技術を用いて簡単に溝底することができる。

関数ｅ＝ｂｄを、時にｂのｄへの依存性を適功に選択す
ることによシ、適合性に影響を与えることができる。第
３図に示されたｂがｄへ質的に依存することによジロー
・ぐス性が得られる。

本発明に従ったデジタルフィルタはｆソタルテレビジッ
ン受信回路、特にＳＥＣＡＭ標準方式回路に用いると利
点があるが、ビデオレコーダのデシタル回路にも用いる
ことができる。

【図面の簡単な説明】

第１図は本＠明の基礎となる！Ｉｘ埋を表すデジタルフ
ィルタのプロ、クダイヤグラムである。第２図は第１図
に示された構成を特定の応用のために開路化したもので
ある。第３図はＲＯＭに記憶され九関数の可能な依存を
示す図である。第４図は何個のフイルタテプネットワー
クがマルチプレクスモードで操作される本発明の実施例
を示す。第５図は第４図に示された構成に必要であり又
発生するいろいろな信号の波形を示す。第６図は第４図
に示された個々の入力信号の時間分配を示す。第７図は
第４図に示された部分的結果の信号の定義を示す。第８
ａ図および第８ｂ図は第６図及び第７図における信号の
時間分配と、別の部分的ｔｓ果および最終結果の時間分
配を示す。 ｖ　１　、　ｖｎ　、　ｖｎ＋１　＋　ｖ　２ｎ・＝遅
延紫子、ｓｌ、ａｎ。 ａ　ｎ＋１　＊　ｓ　２ｎ　、　ｍｓ’…減算器、？’
　＋　ｒ　１　ｐ　ｒ　ｎ　Ｈｒ　ｎ　＋　Ｉ　Ｈｒ２
ｎ…ＲＯＭ　、　ｍ　ｐ…中央タップ、ａｄ…加Ｘ器、
ｍａ…多重入力加算器、ａｇ５〜ｓｇ８…スイッチ装置
、ｕｌ〜ｕ４…スイッチ。 〜ｕ４・・・スイッチ。 □　　　■ −１υ

Claims (3)

【特許請求の範囲】
1. （１）各々がデジタルフィルタのクロック信号の周期か
   、あるいはその倍数に等しい遅延を与える、信号パス内
   の多数の同じような遅延素子の直列装置と、その出力が
   フィルタ出力である加算器とを具備する非回帰的デジタ
   ルフィルタにおいて、各遅延素子が減算器とこの減算器
   に関連した読取り専用メモリ（ＲＯＭ）とを備え、 遅延素子の第１の半分と関連する各減算器の被減数入力
   が関連する遅延素子の入力に接続され、遅延素子の第２
   の半分と関連する各減算器の被減数入力は関連する遅延
   素子の出力と接続され、総ての減算器の減数入力は遅延
   素子の直列装置の中央タップおよび加算器の第１の入力
   に接続され、各減算器の出力は関連する読取り専用メモ
   リのアドレス入力に接続され、 各読取り専用メモリの出力はその出力が加算器の第２の
   入力に接続している多重入力加算器の入力の１つに接続
   され、 各読取り専用メモリには関数ｅ＝ｂｄ（ここでｄは関連
   する減算器の出力信号を表し、ｂは中央タップの信号値
   と第１の半分の各遅延素子の入力信号値あるいは第２の
   半分の各遅延素子の出力信号値との間の差に依存する値
   である。）が蓄積されることを特徴とする非回帰的デジ
   タルフィルタ。
2. （２）読取り専用メモリの第１の半分が読取り専用メモ
   リの第２の半分に関して対称的なデジタルフィルタであ
   って、 遅延素子の第２の半分と、減算器の第２の半分及び読取
   り専用メモリの第２の半分が省略されており、 省略された読取り専用メモリと関連する加算入力を減数
   入力に変換することにより、多重入力加算器が多重入力
   加算器／減算器として構成されており、 残っている各読取り専用メモリには関連する遅延素子が
   付加されており、この遅延素子の入力は関連する読取り
   専用メモリの出力に接続され、又その出力は多重入力加
   算器／減算器の減数入力に接続され、 信号入力端に位置する付加された遅延素子によって与え
   られた遅延はクロック信号の周期のｎ倍に等しく、この
   遅延素子に続く遅延素子によって与えられた遅延はクロ
   ック信号の周期のｎ−１倍に等しく以下同様である特許
   請求の範囲第１項に記載の非回帰的デジタルフィルタ。
3. （３）読取り専用メモリの第１の半分が読取り専用メモ
   リの第２の半分に関して対称的であり、フィルタされる
   デジタル信号のデータ速度がクロック信号の周波数のｎ
   分の１に等しいデジタルフィルタであって、 遅延素子の第１の半分と、減算器の第１の半分及びＲＯ
   Ｍの第１の半分が省略されており、遅延素子の第２の半
   分の各々によって与えられる遅延がクロック信号の周期
   のｎ倍に等しく、ｎ個の減算器とｎ個の読取り専用メモ
   リの中でデータ速度に相当する期間内で連続してｎ回使
   用されるようなただ１個の減算器と、１個の別の読取り
   専用メモリと１個の付加減算器があり、加算器はクロッ
   ク信号の周期のｎ−１の期間付加減算器と協働して多重
   入力加算器／減算器の機能を遂行し、 遅延素子の出力が関連するスイッチ装置を通して減算器
   の被減数入力に与えられ、これらのスイッチ装置のコン
   トロール入力にはそれぞれｎ番目、ｎ−１番目…第１番
   目の補助クロック信号が与えられ、 補助クロック信号の周波数はクロック信号の周波数のｎ
   倍に等しく、 補助クロック信号のパルス幅はクロック信号の周期に等
   しく、 補助クロック信号のパルスはこの周期だけ相互にずれて
   後続しており、 補助クロック信号はそのＨレベルの期間に関連するスイ
   ッチ装置を導電状態に切り替え、 読取り専用メモリの出力も又第１のスイッチ及び第２の
   スイッチの第１の入力に接続されており、最後の遅延素
   子の出力は第１のスイッチの第２の入力に接続され、こ
   の第１のスイッチの出力は加算器の第１の入力に接続さ
   れ、 加算器の出力は第３のスイッチの第１の入力に接続し、
   この第３のスイッチの出力はｎ−１個の付加遅延素子の
   直列装置の入力に接続され、加算器の出力はまた付加ス
   イッチ装置を通してデジタルフィルタの出力に接続され
   ており、 最後の付加遅延素子の出力は付加減算器の被減数入力に
   接続され、この付加減算器の出力は第３のスイッチの第
   ２の入力に接続され、 この第３のスイッチの第２の入力は又第１の遅延ステー
   ジ及び定数分割器を通して第２のスイッチの第２の入力
   に接続され、この第２のスイッチの出力は第２の遅延ス
   テージを通して第４のスイッチの第１の入力に接続して
   おり、 第４のスイッチの第２の入力及び出力は、それぞれ第３
   の遅延ステージを通して加算器の出力へ、及び加算器の
   第２の入力に接続されており、第１の遅延ステージによ
   って与えられる遅延はクロック信号の周期のｎ−１倍に
   等しく、 第２、第３及びｎ−１番目の付加遅延素子の各々によっ
   て与えられる遅延はクロック信号の周期に等しく、 第１のスイッチ及び付加スイッチ装置のコントロール入
   力には第１の補助クロック信号が送られ、第２及び第３
   のスイッチのコントロール入力にはｎ番目の補助クロッ
   ク信号が送られ、第４のスイッチにはマーク／スペース
   比が１：１であり周波数がクロック信号のｎ分の１であ
   る付加補助クロック信号が送られ、 第１及び第４の補助クロック信号及び付加補助クロック
   信号がＨレベルの間、 第１、第３及び第４のスイッチの出力が各々のスイッチ
   の第１の入力に接続され、 第２のスイッチの出力がこのスイッチの第２の入力に接
   続され、 付加スイッチ装置の出力がこの装置の入力に接続される
   特許請求の範囲第１項記載の非回帰的デジタルフィルタ
   。